JP2000195871A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000195871A JP2000195871A JP10374567A JP37456798A JP2000195871A JP 2000195871 A JP2000195871 A JP 2000195871A JP 10374567 A JP10374567 A JP 10374567A JP 37456798 A JP37456798 A JP 37456798A JP 2000195871 A JP2000195871 A JP 2000195871A
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Abstract
(57)【要約】
【課題】 互いにしきい値電圧を異にする少なくとも２
つのＦＥＴを有する半導体装置を高精度に構成すること
ができ、更に、そのＦＥＴの少なくとも１つをＭＯＤＦ
ＥＴによって構成する場合においても、信頼性の向上を
図ることができるようにする。 【解決手段】 共通の基板３１に、しきい値電圧を異に
する少なくとも第１および第２の２つの電界効果トラン
ジスタが形成されて成る半導体装置であって、第１およ
び第２の電界効果トランジスタのゲート部に不純物導入
領域２６１および２６２による深さを異にするそれぞれ
ｐ−ｎ接合Ｊ1 およびＪ2 による第１および第２のゲー
ト接合が形成されて成る構成とする。
つのＦＥＴを有する半導体装置を高精度に構成すること
ができ、更に、そのＦＥＴの少なくとも１つをＭＯＤＦ
ＥＴによって構成する場合においても、信頼性の向上を
図ることができるようにする。 【解決手段】 共通の基板３１に、しきい値電圧を異に
する少なくとも第１および第２の２つの電界効果トラン
ジスタが形成されて成る半導体装置であって、第１およ
び第２の電界効果トランジスタのゲート部に不純物導入
領域２６１および２６２による深さを異にするそれぞれ
ｐ−ｎ接合Ｊ1 およびＪ2 による第１および第２のゲー
ト接合が形成されて成る構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に係わる。
造方法に係わる。
【０００２】
【従来の技術】携帯電話を初めとする移動体通信システ
ムでは、音声や画像の伝送のために、マイクロ波帯から
ミリ波帯の電波が利用されている。このような高周波信
号の送受信における増幅やスイッチング、ミキシングに
は、現在は、化合物半導体に形成されたショットキー型
電界効果トランジスタ（ＭＥＳＦＥＴ）や、接合型電界
効果トランジスタ（以下ＪＦＥＴという）などの電界効
果トランジスタ（ＦＥＴ）が多く使用されている。中で
も変調ドープ型ＦＥＴ（以下ＭＯＤＦＥＴという）は、
より高い周波数まで利得を確保できることや、構造的に
素子の雑音電力が低いこと、さらに、パワーアンプを構
成したときに高い効率が得られることや、スイッチを構
成したときに挿入損を下げられることから、ＭＭＩＣ(M
onolithicMicrowave Integrated Circuit) には広く利
用されている。
ムでは、音声や画像の伝送のために、マイクロ波帯から
ミリ波帯の電波が利用されている。このような高周波信
号の送受信における増幅やスイッチング、ミキシングに
は、現在は、化合物半導体に形成されたショットキー型
電界効果トランジスタ（ＭＥＳＦＥＴ）や、接合型電界
効果トランジスタ（以下ＪＦＥＴという）などの電界効
果トランジスタ（ＦＥＴ）が多く使用されている。中で
も変調ドープ型ＦＥＴ（以下ＭＯＤＦＥＴという）は、
より高い周波数まで利得を確保できることや、構造的に
素子の雑音電力が低いこと、さらに、パワーアンプを構
成したときに高い効率が得られることや、スイッチを構
成したときに挿入損を下げられることから、ＭＭＩＣ(M
onolithicMicrowave Integrated Circuit) には広く利
用されている。
【０００３】このようなＭＯＤＦＥＴを用いたＭＭＩＣ
において、比較的消費電力の低いＤＣＦＬ（Direct Cou
pled FET Logic) 型の論理回路を内蔵したものが要望さ
れるようになった。この論理回路は、例えばＳＰｎＴ
（ｎは、１，２，３，・・・）スイッチでは、内蔵する
デコーダを構成するために必要となる。
において、比較的消費電力の低いＤＣＦＬ（Direct Cou
pled FET Logic) 型の論理回路を内蔵したものが要望さ
れるようになった。この論理回路は、例えばＳＰｎＴ
（ｎは、１，２，３，・・・）スイッチでは、内蔵する
デコーダを構成するために必要となる。
【０００４】ＤＣＦＬ回路には、エンハンスメント型Ｆ
ＥＴ（以下ＥＦＥＴという）が必要であるが、前述した
パワーアンプなどは、主にデプリーション型ＦＥＴ（以
下ＤＦＥＴという）を用いて構成されるので、論理回路
を内蔵したＭＭＩＣでは、ＤＦＥＴとＥＦＥＴとを同一
基板上に構成することが必要となる。
ＥＴ（以下ＥＦＥＴという）が必要であるが、前述した
パワーアンプなどは、主にデプリーション型ＦＥＴ（以
下ＤＦＥＴという）を用いて構成されるので、論理回路
を内蔵したＭＭＩＣでは、ＤＦＥＴとＥＦＥＴとを同一
基板上に構成することが必要となる。
【０００５】このような、ＭＯＤＦＥＴによるＤＦＥＴ
とＥＦＥＴとを、同一基板上に形成する方法としては、
例えば米国特許第４，６１５，１０２号に開示された方
法がある。図１０は、この方法によって形成された半導
体装置の概略断面図を示す。この場合、例えば半絶縁性
ＧａＡｓ基体よりなる半絶縁性基体１上に、順次アンド
ープＧａＡｓによるチャネル層２、ｎ型のＡｌＧａＡｓ
による電子供給層３、ｎ型のＧａＡｓによるしきい値制
御層４、ｎ型ＡｌＧａＡｓ層による第１のエッチング停
止層５、ｎ型ＧａＡｓによる第１のオーミックコンタク
ト層６、ｎ型ＡｌＧａＡｓによる第２のエッチング停止
層７、ｎ型ＧａＡｓによる第２のオーミックコンタクト
層８をエピタキシャル成長した積層半導体を形成する。
そして、この積層半導体層を横切って、ＤＦＥＴとＥＦ
ＥＴとの形成部間を例えば溝形成によって素子間分離
し、ＥＦＥＴ形成部における第２のオーミックコンタク
ト層８を除去する。また、ＤＦＥＴとＥＦＥＴの各ゲー
ト形成部に、互いに深さを異にする凹部９Ｒおよび１０
Ｒを形成し、ここにショットキーゲート電極９および１
０を形成し、これら各ゲート電極９および１０をそれぞ
れ挟んでその両側に、それぞれソースないしはドレイン
電極（以下Ｓ／Ｄ電極という）１１、１２、１３、１４
をオーミックにコンタクトする。
とＥＦＥＴとを、同一基板上に形成する方法としては、
例えば米国特許第４，６１５，１０２号に開示された方
法がある。図１０は、この方法によって形成された半導
体装置の概略断面図を示す。この場合、例えば半絶縁性
ＧａＡｓ基体よりなる半絶縁性基体１上に、順次アンド
ープＧａＡｓによるチャネル層２、ｎ型のＡｌＧａＡｓ
による電子供給層３、ｎ型のＧａＡｓによるしきい値制
御層４、ｎ型ＡｌＧａＡｓ層による第１のエッチング停
止層５、ｎ型ＧａＡｓによる第１のオーミックコンタク
ト層６、ｎ型ＡｌＧａＡｓによる第２のエッチング停止
層７、ｎ型ＧａＡｓによる第２のオーミックコンタクト
層８をエピタキシャル成長した積層半導体を形成する。
そして、この積層半導体層を横切って、ＤＦＥＴとＥＦ
ＥＴとの形成部間を例えば溝形成によって素子間分離
し、ＥＦＥＴ形成部における第２のオーミックコンタク
ト層８を除去する。また、ＤＦＥＴとＥＦＥＴの各ゲー
ト形成部に、互いに深さを異にする凹部９Ｒおよび１０
Ｒを形成し、ここにショットキーゲート電極９および１
０を形成し、これら各ゲート電極９および１０をそれぞ
れ挟んでその両側に、それぞれソースないしはドレイン
電極（以下Ｓ／Ｄ電極という）１１、１２、１３、１４
をオーミックにコンタクトする。
【０００６】このようにして、それぞれゲート電極９お
よび１０とチャネル層との間隔、すなわちいわゆるバリ
ア層の厚さが異なることによるそれぞれ異なる所要のし
きい値電圧Ｖthを有するＤＦＥＴとＥＦＥＴとを構成し
ている。
よび１０とチャネル層との間隔、すなわちいわゆるバリ
ア層の厚さが異なることによるそれぞれ異なる所要のし
きい値電圧Ｖthを有するＤＦＥＴとＥＦＥＴとを構成し
ている。
【０００７】この場合、ＤＦＥＴとＥＦＥＴのしきい値
電圧Ｖthの差を精度よく制御するためには、ゲート電極
９および１０が形成される凹部９Ｒおよび１０Ｒの深さ
の差を精度よく制御する必要があり、このため、しきい
値制御層の厚さを正確に選定し、かつエッチング停止層
５による凹部の深さを高精度に制御する。
電圧Ｖthの差を精度よく制御するためには、ゲート電極
９および１０が形成される凹部９Ｒおよび１０Ｒの深さ
の差を精度よく制御する必要があり、このため、しきい
値制御層の厚さを正確に選定し、かつエッチング停止層
５による凹部の深さを高精度に制御する。
【０００８】しかしながら、この方法によって作製され
たＤＦＥＴは、第１および第２のエッチング停止層５お
よび７を横切って、すなわちしきい値電圧を異にするＦ
ＥＴの数に対応する２つのエッチング停止層を横切って
ドレイン電流を通ずるという構成が採られることから、
これらエッチング停止層の電位障壁に依存するあるいは
これらエッチング停止層５および７の厚さおよびキャリ
ア濃度に依存する直列抵抗が、ＤＦＥＴの特性、特にオ
ン抵抗や伝達利得を劣化させる原因となる。したがっ
て、ＥＦＥＴとＤＦＥＴとを同一基板上に混載させるが
ために、その特性、特に一方のＦＥＴ、上述の従来例で
はＤＦＥＴの特性に大きな犠牲が強いられることにな
る。
たＤＦＥＴは、第１および第２のエッチング停止層５お
よび７を横切って、すなわちしきい値電圧を異にするＦ
ＥＴの数に対応する２つのエッチング停止層を横切って
ドレイン電流を通ずるという構成が採られることから、
これらエッチング停止層の電位障壁に依存するあるいは
これらエッチング停止層５および７の厚さおよびキャリ
ア濃度に依存する直列抵抗が、ＤＦＥＴの特性、特にオ
ン抵抗や伝達利得を劣化させる原因となる。したがっ
て、ＥＦＥＴとＤＦＥＴとを同一基板上に混載させるが
ために、その特性、特に一方のＦＥＴ、上述の従来例で
はＤＦＥＴの特性に大きな犠牲が強いられることにな
る。
【０００９】これを回避する方法としては、上述した２
つのエッチング停止層を全て排除すか、あるいは少なく
ともその一のエッチング停止層を排除することが考えら
れるが、この場合は、両ＦＥＴのゲートの深さの制御に
問題が生じる。
つのエッチング停止層を全て排除すか、あるいは少なく
ともその一のエッチング停止層を排除することが考えら
れるが、この場合は、両ＦＥＴのゲートの深さの制御に
問題が生じる。
【００１０】また、ショットキーゲートによるＭＯＤＦ
ＥＴによってＤＦＥＴとＥＦＥＴによる半導体装置、す
なわち半導体集積回路においては、信頼性に問題があ
る。すなわち、ショットキー接合は、高温バイアス条件
下でショットキー電極材料が基板側に拡散し、整流性が
劣化することは知られているところであり、これによっ
て、信頼性に問題がある。
ＥＴによってＤＦＥＴとＥＦＥＴによる半導体装置、す
なわち半導体集積回路においては、信頼性に問題があ
る。すなわち、ショットキー接合は、高温バイアス条件
下でショットキー電極材料が基板側に拡散し、整流性が
劣化することは知られているところであり、これによっ
て、信頼性に問題がある。
【００１１】
【発明が解決しようとする課題】本発明は、互いにしき
い値電圧Ｖthを異にする少なくとも２つのＦＥＴを有す
る半導体装置を高精度に構成することができ、更に、そ
のＦＥＴの少なくとも１つをＭＯＤＦＥＴによって構成
する場合においても、信頼性の向上を図ることができる
ようにした半導体装置およびその製造方法を提供するも
のである。
い値電圧Ｖthを異にする少なくとも２つのＦＥＴを有す
る半導体装置を高精度に構成することができ、更に、そ
のＦＥＴの少なくとも１つをＭＯＤＦＥＴによって構成
する場合においても、信頼性の向上を図ることができる
ようにした半導体装置およびその製造方法を提供するも
のである。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置であって、第１および第２の電界効
果トランジスタのゲート部に第１および第２の不純物導
入領域による深さを異にするそれぞれｐ−ｎ接合による
第１および第２のゲート接合が形成されて成る構成とす
る。
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置であって、第１および第２の電界効
果トランジスタのゲート部に第１および第２の不純物導
入領域による深さを異にするそれぞれｐ−ｎ接合による
第１および第２のゲート接合が形成されて成る構成とす
る。
【００１３】また、本発明による半導体装置の製造方法
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置の製造方法であって、基体に、少な
くともゲート接合形成半導体層を有する半導体層を成膜
した共通の基板が用意される。この基板の半導体層上の
第１の電界効果トランジスタのゲート形成部に第１の不
純物導入窓が形成されたマスク層を形成する工程と、こ
のマスク層の第１の不純物導入窓を通じて不純物を拡散
する第１の不純物拡散工程と、このマスク層の第２の電
界効果トランジスタのゲート形成部に第２の不純物導入
窓を形成する工程とを有し、更に、これら第１および第
２の不純物導入窓を通じて同時に不純物を拡散する。こ
のようにして、第２の不純物導入窓に関しては、第２の
不純物拡散工程のみによる浅い不純物導入を行うに比
し、第１の不純物導入窓に関しては、第１および第２の
複数の不純物拡散工程がなされることによって深い不純
物導入を行って、第１および第２電界効果トランジスタ
のゲート部を、互いに深さを異にする第１および第２の
ゲート接合によって形成し、互いにしきい値電圧Ｖthを
異にする第１および第２電界効果トランジスタを有する
目的とする半導体装置を構成する。
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置の製造方法であって、基体に、少な
くともゲート接合形成半導体層を有する半導体層を成膜
した共通の基板が用意される。この基板の半導体層上の
第１の電界効果トランジスタのゲート形成部に第１の不
純物導入窓が形成されたマスク層を形成する工程と、こ
のマスク層の第１の不純物導入窓を通じて不純物を拡散
する第１の不純物拡散工程と、このマスク層の第２の電
界効果トランジスタのゲート形成部に第２の不純物導入
窓を形成する工程とを有し、更に、これら第１および第
２の不純物導入窓を通じて同時に不純物を拡散する。こ
のようにして、第２の不純物導入窓に関しては、第２の
不純物拡散工程のみによる浅い不純物導入を行うに比
し、第１の不純物導入窓に関しては、第１および第２の
複数の不純物拡散工程がなされることによって深い不純
物導入を行って、第１および第２電界効果トランジスタ
のゲート部を、互いに深さを異にする第１および第２の
ゲート接合によって形成し、互いにしきい値電圧Ｖthを
異にする第１および第２電界効果トランジスタを有する
目的とする半導体装置を構成する。
【００１４】すなわち、本発明においては、しきい値電
圧Ｖthが相違する少なくとも２つのＦＥＴを構成する
に、そのゲート部を、不純物導入領域によるｐ−ｎ接合
によって構成することにより、ゲート金属が半導体中に
拡散することを回避する。また、このｐ−ｎ接合構成に
したことにより、ショットキー接合を用いた場合よりも
高い障壁電位を得ることができることによって、よりオ
ン抵抗の低減化が図られる。
圧Ｖthが相違する少なくとも２つのＦＥＴを構成する
に、そのゲート部を、不純物導入領域によるｐ−ｎ接合
によって構成することにより、ゲート金属が半導体中に
拡散することを回避する。また、このｐ−ｎ接合構成に
したことにより、ショットキー接合を用いた場合よりも
高い障壁電位を得ることができることによって、よりオ
ン抵抗の低減化が図られる。
【００１５】また、本発明製造方法においては、第１お
よび第２の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちｐ−ｎ接合の深さの設定
を行うようにしたことによって、いずれのＦＥＴに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
よび第２の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちｐ−ｎ接合の深さの設定
を行うようにしたことによって、いずれのＦＥＴに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
【００１６】
【発明の実施の形態】本発明の実施形態を説明する。 〔第１の実施形態〕この実施形態においては、しきい値
電圧Ｖthを異にするそれぞれＭＯＤＦＥＴ構造のＥＦＥ
ＴとＤＦＥＴとによる第１および第２のＦＥＴが、共通
の基板上に形成された半導体装置、すなわち半導体集積
回路装置を構成する。この半導体装置の一例を、図１の
概略断面図を参照して説明するが、この例に限られるも
のではない。この場合、例えば半絶縁性ＧａＡｓ基体よ
りなる基体２１上に、例えばバッファ層２２を介して順
次電子走行層となるチャネル層２３、電子供給層となり
かつゲート接合が形成される第１導電型例えばｎ型のゲ
ート接合形成層２４とが形成された基板３１が構成され
る。
電圧Ｖthを異にするそれぞれＭＯＤＦＥＴ構造のＥＦＥ
ＴとＤＦＥＴとによる第１および第２のＦＥＴが、共通
の基板上に形成された半導体装置、すなわち半導体集積
回路装置を構成する。この半導体装置の一例を、図１の
概略断面図を参照して説明するが、この例に限られるも
のではない。この場合、例えば半絶縁性ＧａＡｓ基体よ
りなる基体２１上に、例えばバッファ層２２を介して順
次電子走行層となるチャネル層２３、電子供給層となり
かつゲート接合が形成される第１導電型例えばｎ型のゲ
ート接合形成層２４とが形成された基板３１が構成され
る。
【００１７】２次元電子ガス層２９を横切って、図示の
例ではゲート接合形成層２４、チャネル層２３、バッフ
ァ層２２を横切って、ＥＦＥＴの形成部とＤＦＥＴの形
成部とを電気的に分離する分離領域２５が形成され、こ
の分離領域２５によって分離された各ＥＦＥＴの形成部
とＤＦＥＴの形成部にそれぞれ互いに深さを異にする第
２導電型例えばｐ型の第１および第２の不純物導入領域
２６１および２６２が形成され、これら領域２６１およ
び２６２と、ゲート接合形成層、このＭＯＤＦＥＴにお
いては電子供給層２４との間にそれぞれｐ−ｎ接合によ
る深さを異にする第１および第２のゲート接合Ｊ1 およ
びＪ2 を形成する。
例ではゲート接合形成層２４、チャネル層２３、バッフ
ァ層２２を横切って、ＥＦＥＴの形成部とＤＦＥＴの形
成部とを電気的に分離する分離領域２５が形成され、こ
の分離領域２５によって分離された各ＥＦＥＴの形成部
とＤＦＥＴの形成部にそれぞれ互いに深さを異にする第
２導電型例えばｐ型の第１および第２の不純物導入領域
２６１および２６２が形成され、これら領域２６１およ
び２６２と、ゲート接合形成層、このＭＯＤＦＥＴにお
いては電子供給層２４との間にそれぞれｐ−ｎ接合によ
る深さを異にする第１および第２のゲート接合Ｊ1 およ
びＪ2 を形成する。
【００１８】第１および第２の不純物導入領域２６１お
よび２６２上には、それぞれ第１および第２ゲート電極
２７１および２７２をオーミックにコンタクトし、各第
１および第２の不純物導入領域２６１および２６２を挟
んでその両側の電子供給層（ゲート接合形成層）２４上
に、それぞれ第１および第２のＳ／Ｄ領域電極２８１
Ａ，２８１Ｂ、および２８２Ａ，２８２Ｂをオーミック
にコンタクトする。
よび２６２上には、それぞれ第１および第２ゲート電極
２７１および２７２をオーミックにコンタクトし、各第
１および第２の不純物導入領域２６１および２６２を挟
んでその両側の電子供給層（ゲート接合形成層）２４上
に、それぞれ第１および第２のＳ／Ｄ領域電極２８１
Ａ，２８１Ｂ、および２８２Ａ，２８２Ｂをオーミック
にコンタクトする。
【００１９】この構成による半導体装置は、共通の基板
３１上の、それぞれ分離領域２５によって電気的に分離
された領域に、それぞれチャネル層２４の、電子供給層
すなわちゲート接合形成層２４との界面に２次元電子ガ
ス層２９が形成され、これら２次元電子層２９に対向し
てゲート接合Ｊ1 およびＪ2 が形成された第１および第
２のＭＯＤＦＥＴが形成される。これらＭＯＤＦＥＴ
は、それぞれそのゲート接合Ｊ1 およびＪ2 と２次元電
子層２９との距離ｄ1 およびｄ2 が、ｄ1 ＜ｄ2とされ
ていることにより、そのしきい値電圧が相違するＭＯＤ
ＦＥＴが構成される。すなわち、ＥＦＥＴとＤＦＥＴと
が構成される。
３１上の、それぞれ分離領域２５によって電気的に分離
された領域に、それぞれチャネル層２４の、電子供給層
すなわちゲート接合形成層２４との界面に２次元電子ガ
ス層２９が形成され、これら２次元電子層２９に対向し
てゲート接合Ｊ1 およびＪ2 が形成された第１および第
２のＭＯＤＦＥＴが形成される。これらＭＯＤＦＥＴ
は、それぞれそのゲート接合Ｊ1 およびＪ2 と２次元電
子層２９との距離ｄ1 およびｄ2 が、ｄ1 ＜ｄ2とされ
ていることにより、そのしきい値電圧が相違するＭＯＤ
ＦＥＴが構成される。すなわち、ＥＦＥＴとＤＦＥＴと
が構成される。
【００２０】次に、図２および図３を参照して、図１に
示した半導体装置を製造する本発明による半導体装置の
製造方法の一実施形態の一例を説明する。この場合、先
ず図２Ａに示すように、例えば半絶縁性ＧａＡｓ基体よ
り成る基体２１上に、全面的に順次、例えばＭＯＣＶＤ
（Metalorganic Chemical VaporDeposition: 有機金属
気相成長）法、あるいはＭＢＥ（Molecular Beam Epita
xy: 分子線エピタキシー）法等によってバッファ層２
２、チャネル層２３、ゲート接合形成層２４すなわち電
子供給層とを順次エピタキシャル成長した積層半導体層
を形成し、この上に絶縁層３０を成膜する。
示した半導体装置を製造する本発明による半導体装置の
製造方法の一実施形態の一例を説明する。この場合、先
ず図２Ａに示すように、例えば半絶縁性ＧａＡｓ基体よ
り成る基体２１上に、全面的に順次、例えばＭＯＣＶＤ
（Metalorganic Chemical VaporDeposition: 有機金属
気相成長）法、あるいはＭＢＥ（Molecular Beam Epita
xy: 分子線エピタキシー）法等によってバッファ層２
２、チャネル層２３、ゲート接合形成層２４すなわち電
子供給層とを順次エピタキシャル成長した積層半導体層
を形成し、この上に絶縁層３０を成膜する。
【００２１】バッファ層２２は、例えばそれぞれアンド
ープの厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡｓ層とが
交互に５層ずつ積層された構成による。チャネル層２３
は、アンドープの例えば厚さ２０ｎｍのＧａＡｓ層によ
って構成される。ゲート接合形成層２４すなわち電子供
給層は、例えば厚さ５ｎｍのｎ型のＡｌＧａＡｓ層によ
って構成する。この場合のドーパントは例えばＳｉと
し、そのドーピング濃度は、例えば１〜５×１０18atom
s ／cm3 の範囲とする。このゲート接合形成層２４すな
わち電子供給層の不純物濃度は、目的とする一方のＦＥ
Ｔ、特にＤＦＥＴのしきい値電圧と２端子ドレイン耐圧
の要求に応じて選ぶ。このようにして、チャネル層２３
と電子供給層２４との界面付近に、両者の電子親和力の
相違によって、２次元電子ガス層２９が形成される。
ープの厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡｓ層とが
交互に５層ずつ積層された構成による。チャネル層２３
は、アンドープの例えば厚さ２０ｎｍのＧａＡｓ層によ
って構成される。ゲート接合形成層２４すなわち電子供
給層は、例えば厚さ５ｎｍのｎ型のＡｌＧａＡｓ層によ
って構成する。この場合のドーパントは例えばＳｉと
し、そのドーピング濃度は、例えば１〜５×１０18atom
s ／cm3 の範囲とする。このゲート接合形成層２４すな
わち電子供給層の不純物濃度は、目的とする一方のＦＥ
Ｔ、特にＤＦＥＴのしきい値電圧と２端子ドレイン耐圧
の要求に応じて選ぶ。このようにして、チャネル層２３
と電子供給層２４との界面付近に、両者の電子親和力の
相違によって、２次元電子ガス層２９が形成される。
【００２２】また、この場合、図示しないが、電子供給
層２４とチャネル層２３との間に、クーロン散乱を低減
させるためのスペーサ層を、電子供給層２４と同じ材料
で、例えば１〜４ｎｍの厚さに介在させた構成とするこ
ともできる。
層２４とチャネル層２３との間に、クーロン散乱を低減
させるためのスペーサ層を、電子供給層２４と同じ材料
で、例えば１〜４ｎｍの厚さに介在させた構成とするこ
ともできる。
【００２３】絶縁層３０は、後述する不純物拡散のマス
クとして用いられることから、この不純物、例えばＺｎ
の拡散に対するマスク効果を奏する材料および厚さに選
定される。このような絶縁層３０としては、厚さ１０ｎ
ｍ以上、例えば５０ｎｍの厚さを有する例えばＳｉＮ単
層膜、あるいはＳｉＮ層上にＳｉＯ2 層を積層した積層
膜構造とすることができる。
クとして用いられることから、この不純物、例えばＺｎ
の拡散に対するマスク効果を奏する材料および厚さに選
定される。このような絶縁層３０としては、厚さ１０ｎ
ｍ以上、例えば５０ｎｍの厚さを有する例えばＳｉＮ単
層膜、あるいはＳｉＮ層上にＳｉＯ2 層を積層した積層
膜構造とすることができる。
【００２４】このようにして、基体２１上に、積層半導
体層が形成されて構成された基板３１に対し、図２Ｂに
示すように、素子間分離を行う分離領域２５を形成す
る。この分離領域２５の形成は、例えば酸素原子を、第
１および第２のＦＥＴ、この例ではＥＦＥＴとＤＦＥＴ
の各形成領域を囲んでその平面パターンが格子状をなす
ように、絶縁層３０を通じてイオン注入する。この場合
の注入エネルギーは、濃度分布のピークが、電子供給層
すなわちゲート接合形成層２４と重なるか、あるいは多
少電子供給層より深い所に位置するように選ぶ。この注
入エネルギーは、例えば１５０〜２５０ｋｅＶとし、ド
ーズ量は、電子供給層のキャリア濃度が十分低下する程
度に、例えば５×１０12〜１×１０13cm-2とする。
体層が形成されて構成された基板３１に対し、図２Ｂに
示すように、素子間分離を行う分離領域２５を形成す
る。この分離領域２５の形成は、例えば酸素原子を、第
１および第２のＦＥＴ、この例ではＥＦＥＴとＤＦＥＴ
の各形成領域を囲んでその平面パターンが格子状をなす
ように、絶縁層３０を通じてイオン注入する。この場合
の注入エネルギーは、濃度分布のピークが、電子供給層
すなわちゲート接合形成層２４と重なるか、あるいは多
少電子供給層より深い所に位置するように選ぶ。この注
入エネルギーは、例えば１５０〜２５０ｋｅＶとし、ド
ーズ量は、電子供給層のキャリア濃度が十分低下する程
度に、例えば５×１０12〜１×１０13cm-2とする。
【００２５】次に、ゲート接合を構成する第１の拡散工
程を行う。このため、先ず、図２Ｃに示すように、絶縁
層３０の、ＤＦＥＴの形成部のゲート部を形成する部分
に、第１の不純物導入窓３０Ｗ1 を形成する。この窓３
０Ｗ1 の開口は、フォトリソグラフィによるパターンエ
ッチングによって行うことができる。すなわち、絶縁層
３０上に、フォトレジスト（図示せず）を塗布し、これ
にパターン露光を行って後現像処理して、例えば露光部
におけるフォトレジストを除去し、此処に開口を形成
し、このフォトレジストをエッチングマスクとしてこの
開口を通じて露呈した絶縁層３０を、エッチング除去
し、此処に不純物導入窓３０Ｗ1 を穿設する。このエッ
チングは、例えばＣＦ4 とＨ2 （またはＯ2 ）によるガ
ス系を用いた反応性イオンエッチング、あるいはＢＨＦ
（バッファ−ドフッ酸）に基板３１を浸漬するウエット
エッチングによることができる。
程を行う。このため、先ず、図２Ｃに示すように、絶縁
層３０の、ＤＦＥＴの形成部のゲート部を形成する部分
に、第１の不純物導入窓３０Ｗ1 を形成する。この窓３
０Ｗ1 の開口は、フォトリソグラフィによるパターンエ
ッチングによって行うことができる。すなわち、絶縁層
３０上に、フォトレジスト（図示せず）を塗布し、これ
にパターン露光を行って後現像処理して、例えば露光部
におけるフォトレジストを除去し、此処に開口を形成
し、このフォトレジストをエッチングマスクとしてこの
開口を通じて露呈した絶縁層３０を、エッチング除去
し、此処に不純物導入窓３０Ｗ1 を穿設する。このエッ
チングは、例えばＣＦ4 とＨ2 （またはＯ2 ）によるガ
ス系を用いた反応性イオンエッチング、あるいはＢＨＦ
（バッファ−ドフッ酸）に基板３１を浸漬するウエット
エッチングによることができる。
【００２６】その後、上述のフォトレジスト（図示せ
ず）を除去し、その後、このようにして形成した絶縁層
３０の不純物導入窓３０Ｗ1 を通じて、第１の不純物拡
散工程を行って、不純物導入窓３０Ｗ1 下に不純物導入
領域２６を形成する。この不純物導入は、例えばｐ型不
純物のＺｎを、水素を搬送ガスとして供給し、更に、基
板からの砒素の脱離を防ぐため、雰囲気には、所要のガ
ス分圧でアルシン（ＡｓＨ3 ）を添加する。すなわち、
この不純物導入は、例えば基板温度６００℃で、ジエチ
ル亜鉛Ｚｎ（ＣＨ3 ）2 とアルシンＡｓＨ3 とＨ2 との
ガスを供給することによって行う。
ず）を除去し、その後、このようにして形成した絶縁層
３０の不純物導入窓３０Ｗ1 を通じて、第１の不純物拡
散工程を行って、不純物導入窓３０Ｗ1 下に不純物導入
領域２６を形成する。この不純物導入は、例えばｐ型不
純物のＺｎを、水素を搬送ガスとして供給し、更に、基
板からの砒素の脱離を防ぐため、雰囲気には、所要のガ
ス分圧でアルシン（ＡｓＨ3 ）を添加する。すなわち、
この不純物導入は、例えば基板温度６００℃で、ジエチ
ル亜鉛Ｚｎ（ＣＨ3 ）2 とアルシンＡｓＨ3 とＨ2 との
ガスを供給することによって行う。
【００２７】拡散の終了点の制御は、正味の拡散時間に
よって、あるいは、本出願人による出願に係る特開平１
０−２８４５６２号に開示された方法、または周知の水
銀プローブ法による所定のピンチオフ電圧に達したこと
を確認することによって行うことができる。そして、こ
の第１の不純物拡散の終了点の設定は、後述する第２の
不純物拡散が、第１の不純物導入窓３０Ｗ1 を通じて重
ねてなされた状態で、最終的に得るＥＦＥＴにおいて、
目的とするしきい値電圧が得られるように選定される。
よって、あるいは、本出願人による出願に係る特開平１
０−２８４５６２号に開示された方法、または周知の水
銀プローブ法による所定のピンチオフ電圧に達したこと
を確認することによって行うことができる。そして、こ
の第１の不純物拡散の終了点の設定は、後述する第２の
不純物拡散が、第１の不純物導入窓３０Ｗ1 を通じて重
ねてなされた状態で、最終的に得るＥＦＥＴにおいて、
目的とするしきい値電圧が得られるように選定される。
【００２８】次に、図３Ａに示すように、更に、絶縁層
３０に対し、基板３１のＤＦＥＴの形成部のゲート形成
部に、第２の不純物導入窓３０Ｗ2 を形成する。この窓
３０Ｗ2 の開口は、前述の第１の不純物導入窓３０Ｗ1
の形成と同様の方法によることができる。
３０に対し、基板３１のＤＦＥＴの形成部のゲート形成
部に、第２の不純物導入窓３０Ｗ2 を形成する。この窓
３０Ｗ2 の開口は、前述の第１の不純物導入窓３０Ｗ1
の形成と同様の方法によることができる。
【００２９】そして、この場合においても、第２の不純
物導入窓３０Ｗ2 を形成するためのフォトレジストを除
去した後、絶縁層３０をマスクとして、両第１および第
２の不純物導入窓３０Ｗ1 および３０Ｗ2 を通じて不純
物を拡散する第２の不純物拡散工程を行う。この第２の
不純物拡散工程は、先の第１の不純物拡散工程と同様の
方法によることができる。
物導入窓３０Ｗ2 を形成するためのフォトレジストを除
去した後、絶縁層３０をマスクとして、両第１および第
２の不純物導入窓３０Ｗ1 および３０Ｗ2 を通じて不純
物を拡散する第２の不純物拡散工程を行う。この第２の
不純物拡散工程は、先の第１の不純物拡散工程と同様の
方法によることができる。
【００３０】このようにして、ＤＦＥＴとＥＦＥＴの両
ゲート部に、それぞれｐ型の高不純物濃度の第１および
第２の不純物導入領域２６１および２６２によってｐ−
ｎ接合による第１および第２のゲート接合Ｊ1 およびＪ
2 を形成する。
ゲート部に、それぞれｐ型の高不純物濃度の第１および
第２の不純物導入領域２６１および２６２によってｐ−
ｎ接合による第１および第２のゲート接合Ｊ1 およびＪ
2 を形成する。
【００３１】このようにして形成された第１および第２
の不純物導入領域２６１および２６２は、第１の不純物
導入領域２６１においては、第１および第２の不純物拡
散工程がなされることによって、第２の不純物拡散工程
のみによって形成された第２の不純物導入領域２６２に
比して、深く拡散され、第１のゲート接合Ｊ1 は、第２
のゲート接合Ｊ2 より深い位置に形成される。すなわ
ち、第１および第２のゲート接合Ｊ1 およびＪ2 と２次
元電子ガス層２９との間隔ｄ1 およびｄ2 は、ｄ 1 ＜ｄ
2 となる。
の不純物導入領域２６１および２６２は、第１の不純物
導入領域２６１においては、第１および第２の不純物拡
散工程がなされることによって、第２の不純物拡散工程
のみによって形成された第２の不純物導入領域２６２に
比して、深く拡散され、第１のゲート接合Ｊ1 は、第２
のゲート接合Ｊ2 より深い位置に形成される。すなわ
ち、第１および第２のゲート接合Ｊ1 およびＪ2 と２次
元電子ガス層２９との間隔ｄ1 およびｄ2 は、ｄ 1 ＜ｄ
2 となる。
【００３２】この拡散の終了点の制御は、第１の不純物
拡散工程におけると同様の方法によることができるが、
この場合、第１の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第１および第２不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Ｖthが得られるように制御される。
拡散工程におけると同様の方法によることができるが、
この場合、第１の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第１および第２不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Ｖthが得られるように制御される。
【００３３】その後、図３Ｂに示すように、各窓３０Ｗ
1 および３０Ｗ2 を通じて各第１および第２の不純物導
入領域２６１および２６２上に第１および第２のゲート
電極２７１および２７２をオーミックにコンタクトす
る。
1 および３０Ｗ2 を通じて各第１および第２の不純物導
入領域２６１および２６２上に第１および第２のゲート
電極２７１および２７２をオーミックにコンタクトす
る。
【００３４】第１および第２のゲート電極２７１および
２７２は、例えば下層から順次Ｔｉ、Ｐｔ、Ａｕの各金
属膜による３層金属層を、それぞれの膜厚を、５０ｎ
ｍ、５０ｎｍ、３００ｎｍとして例えば電子線蒸着法に
よって、各窓３０Ｗ1 および３０Ｗ2 を内を含んで全面
的に形成し、その後、この金属層をフォトリソグラフィ
を用いてパターン化することによって形成できる。すな
わち、この場合、全面的に形成したＴｉ、Ｐｔ、Ａｕの
各金属膜による金属層上に、全面的にフォトレジスト層
を塗布し、パターン露光、現像を行って、ゲート電極の
形成部を残し他部を除去し、このフォトレジスト層をマ
スクとして例えば中性Ａｒビームでスパッタリングする
イオンミリングを行い、マスク下の金属膜を残して他部
を除去することによって金属膜のパターン化、すなわち
第１および第２のゲート電極２７１および２７２の形成
を同時に形成することができる。
２７２は、例えば下層から順次Ｔｉ、Ｐｔ、Ａｕの各金
属膜による３層金属層を、それぞれの膜厚を、５０ｎ
ｍ、５０ｎｍ、３００ｎｍとして例えば電子線蒸着法に
よって、各窓３０Ｗ1 および３０Ｗ2 を内を含んで全面
的に形成し、その後、この金属層をフォトリソグラフィ
を用いてパターン化することによって形成できる。すな
わち、この場合、全面的に形成したＴｉ、Ｐｔ、Ａｕの
各金属膜による金属層上に、全面的にフォトレジスト層
を塗布し、パターン露光、現像を行って、ゲート電極の
形成部を残し他部を除去し、このフォトレジスト層をマ
スクとして例えば中性Ａｒビームでスパッタリングする
イオンミリングを行い、マスク下の金属膜を残して他部
を除去することによって金属膜のパターン化、すなわち
第１および第２のゲート電極２７１および２７２の形成
を同時に形成することができる。
【００３５】その後、図１に示すように、ゲート接合形
成層２４、すなわち電子供給層に対して、両不純物導入
領域２６１および２６２を挟んで、かつこれら領域２６
１および２６２と所要の間隔を保持する位置に、電極コ
ンタクト窓３０Ｗｃを開口し、これら電極コンタクト窓
３０Ｗｃを通じて電子供給層２４にＳ／Ｄ電極２８１Ａ
および２８１Ｂ、２８２Ａおよび２８２Ｂをオーミック
にコンタクトする。
成層２４、すなわち電子供給層に対して、両不純物導入
領域２６１および２６２を挟んで、かつこれら領域２６
１および２６２と所要の間隔を保持する位置に、電極コ
ンタクト窓３０Ｗｃを開口し、これら電極コンタクト窓
３０Ｗｃを通じて電子供給層２４にＳ／Ｄ電極２８１Ａ
および２８１Ｂ、２８２Ａおよび２８２Ｂをオーミック
にコンタクトする。
【００３６】これら電極コンタクト窓３０ＷｃおよびＳ
／Ｄ電極２８１Ａ、２８１Ｂ、２８２Ａ、２８２Ｂの形
成は、図３Ｂで示したゲート電極２７１および２７２の
形成後に、図示しないが、これらゲート電極２７１およ
び２７２を覆って全面的にフォトレジスト層を塗布し、
フォトリソグラフィによってフォトレジスト層に、電極
コンタクト窓３０Ｗｃの形成部上に開口を形成し、先
ず、このフォトレジスト層をマスクとしてこのフォトレ
ジスト層に形成した開口を通じて絶縁層３０に対するエ
ッチングを行って電極コンタクト窓３０Ｗｃを開口す
る。このエッチングは、前述した第２の不純物導入窓３
０Ｗ1 および３０Ｗ2 の形成と同様の手法によって形成
することができる。この場合、好ましくは、エッチング
時間を例えば５０％程度過剰に設定するか、中性ラジカ
ルか、ＢＨＦを用いた等方性エッチングを加えることに
より、絶縁層３０に対してわずかに横方向のエッチング
を進行させ、各窓３０Ｗｃの縁部にフォトレジスト層が
ひさし状に突出するオーバーハングが生じるようにす
る。
／Ｄ電極２８１Ａ、２８１Ｂ、２８２Ａ、２８２Ｂの形
成は、図３Ｂで示したゲート電極２７１および２７２の
形成後に、図示しないが、これらゲート電極２７１およ
び２７２を覆って全面的にフォトレジスト層を塗布し、
フォトリソグラフィによってフォトレジスト層に、電極
コンタクト窓３０Ｗｃの形成部上に開口を形成し、先
ず、このフォトレジスト層をマスクとしてこのフォトレ
ジスト層に形成した開口を通じて絶縁層３０に対するエ
ッチングを行って電極コンタクト窓３０Ｗｃを開口す
る。このエッチングは、前述した第２の不純物導入窓３
０Ｗ1 および３０Ｗ2 の形成と同様の手法によって形成
することができる。この場合、好ましくは、エッチング
時間を例えば５０％程度過剰に設定するか、中性ラジカ
ルか、ＢＨＦを用いた等方性エッチングを加えることに
より、絶縁層３０に対してわずかに横方向のエッチング
を進行させ、各窓３０Ｗｃの縁部にフォトレジスト層が
ひさし状に突出するオーバーハングが生じるようにす
る。
【００３７】次に、更にこのフォトレジスト層を用いて
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓３０Ｗｃを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にＳ／Ｄ電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去と共に、このフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓３０Ｗｃを通じてゲ
ート接合形成層、すなわち電子供給層２４に各Ｓ／Ｄ電
極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂの
被着がなされる。この電極材料は、例えばＡｕＧｅ合金
とＮｉの２層膜とし、それぞれの膜厚は、例えば、１７
０ｎｍと４５ｎｍとする。電極材料の堆積には、抵抗加
熱蒸着法などの基板温度上昇の少ない方法を用いること
が好ましい。
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓３０Ｗｃを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にＳ／Ｄ電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去と共に、このフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓３０Ｗｃを通じてゲ
ート接合形成層、すなわち電子供給層２４に各Ｓ／Ｄ電
極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂの
被着がなされる。この電極材料は、例えばＡｕＧｅ合金
とＮｉの２層膜とし、それぞれの膜厚は、例えば、１７
０ｎｍと４５ｎｍとする。電極材料の堆積には、抵抗加
熱蒸着法などの基板温度上昇の少ない方法を用いること
が好ましい。
【００３８】その後、基板３１を、フォーミングガス雰
囲気中で、４００〜４５０℃で３０秒〜９０秒間加熱
し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電極
のオーミックコンタクトを行う。
囲気中で、４００〜４５０℃で３０秒〜９０秒間加熱
し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電極
のオーミックコンタクトを行う。
【００３９】上述して得た半導体装置は、ＤＦＥＴとし
て最適化されたエピタキシャル半導体層を有する基板３
１を用いて、しきい値電圧が相違する、すなわち、上述
の例ではＤＦＥＴとＥＦＥＴによる第１および第２のＦ
ＥＴが形成される。
て最適化されたエピタキシャル半導体層を有する基板３
１を用いて、しきい値電圧が相違する、すなわち、上述
の例ではＤＦＥＴとＥＦＥＴによる第１および第２のＦ
ＥＴが形成される。
【００４０】そして、上述の本発明装置およびその製造
方法の例では、エッチング停止層を用いていないことか
ら、基板３１の構成が簡潔であり、したがって、その製
造が簡潔となることから、基板３１の製造コスト、エピ
タキシャル技術に関係する不良品の発生率の低減化が図
られる。
方法の例では、エッチング停止層を用いていないことか
ら、基板３１の構成が簡潔であり、したがって、その製
造が簡潔となることから、基板３１の製造コスト、エピ
タキシャル技術に関係する不良品の発生率の低減化が図
られる。
【００４１】さらに、冒頭に述べたエッチング停止層に
起因する直列抵抗が除去されるため、より低いオン抵抗
や伝達利得、遮断周波数などを得ることができる。
起因する直列抵抗が除去されるため、より低いオン抵抗
や伝達利得、遮断周波数などを得ることができる。
【００４２】また、ＤＦＥＴを構成する基板３１に、Ｅ
ＦＥＴを混載させるために増加する工程は、図３で説明
した第２の不純物導入窓３０Ｗ2 の形成と、第１および
第２不純物導入領域２６１および２６２を形成する第２
回目の拡散工程のみであることから、その製造工程も簡
単となる。
ＦＥＴを混載させるために増加する工程は、図３で説明
した第２の不純物導入窓３０Ｗ2 の形成と、第１および
第２不純物導入領域２６１および２６２を形成する第２
回目の拡散工程のみであることから、その製造工程も簡
単となる。
【００４３】また、これらのＤＦＥＴとＥＦＥＴは、共
にゲートがｐ−ｎ接合で構成されているため、ショット
キーゲートによる場合におけるショットキー電極材料が
基板に拡散することによるショットキー特性の劣化が回
避されることから、特性劣化の耐性の向上、信頼性の向
上を図ることができる。
にゲートがｐ−ｎ接合で構成されているため、ショット
キーゲートによる場合におけるショットキー電極材料が
基板に拡散することによるショットキー特性の劣化が回
避されることから、特性劣化の耐性の向上、信頼性の向
上を図ることができる。
【００４４】更に、ｐ−ｎ接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【００４５】上述した例では、Ｓ／Ｄ電極２８１Ａ，２
８１Ｂ、および２８２Ａ，２８２Ｂを、直接ゲート接合
形成層（電子供給層）２４にコンタクトする構成とした
場合であるが、ゲート接合形成層（電子供給層）２４上
に高不純物濃度のキャップ層を設け、これにＳ／Ｄ電極
２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂを形
成することによってよりコンタクト抵抗の低減化を図る
ことができる。
８１Ｂ、および２８２Ａ，２８２Ｂを、直接ゲート接合
形成層（電子供給層）２４にコンタクトする構成とした
場合であるが、ゲート接合形成層（電子供給層）２４上
に高不純物濃度のキャップ層を設け、これにＳ／Ｄ電極
２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂを形
成することによってよりコンタクト抵抗の低減化を図る
ことができる。
【００４６】また、上述の実施形態においては、ゲート
接合形成層２４を、ＭＯＤＦＥＴの電子供給層自体によ
って構成した場合であるが、このゲート接合形成層を、
電子供給層上に形成した構成とすることもできる。次
に、この実施形態を挙げる。
接合形成層２４を、ＭＯＤＦＥＴの電子供給層自体によ
って構成した場合であるが、このゲート接合形成層を、
電子供給層上に形成した構成とすることもできる。次
に、この実施形態を挙げる。
【００４７】〔第２の実施形態〕この実施形態において
も、共通の基板に、しきい値電圧が相違するＦＥＴとし
て、それぞれＭＯＤＦＥＴ構造のＥＦＥＴとＤＦＥＴに
よる第１および第２のＦＥＴが、共通の基板上に形成す
る構成を有するものであるが、この実施形態において
は、ゲート接合形成層を、ＭＯＤＦＥＴの電子供給層上
に設けた構成とした場合である。
も、共通の基板に、しきい値電圧が相違するＦＥＴとし
て、それぞれＭＯＤＦＥＴ構造のＥＦＥＴとＤＦＥＴに
よる第１および第２のＦＥＴが、共通の基板上に形成す
る構成を有するものであるが、この実施形態において
は、ゲート接合形成層を、ＭＯＤＦＥＴの電子供給層上
に設けた構成とした場合である。
【００４８】その一例を、図４の概略断面図を参照して
説明する。しかしながら、この実施形態においても、図
４の例に限られるものではない。この例においては、ゲ
ート接合形成層２４を、ＭＯＤＦＥＴの電子供給層４３
上に設けた構成とした場合で、また高不純物濃度のキャ
ップ層４５を設け、この上に、Ｓ／Ｄ電極２８１Ａ，２
８１Ｂ、および２８２Ａ，２８２Ｂをコンタクトする構
成とした場合である。また、この例では、チャネル層２
３すなわち電子走行層と、電子供給層４３との間に、ス
ペーサ層４２を介在させた構成とした場合である。
説明する。しかしながら、この実施形態においても、図
４の例に限られるものではない。この例においては、ゲ
ート接合形成層２４を、ＭＯＤＦＥＴの電子供給層４３
上に設けた構成とした場合で、また高不純物濃度のキャ
ップ層４５を設け、この上に、Ｓ／Ｄ電極２８１Ａ，２
８１Ｂ、および２８２Ａ，２８２Ｂをコンタクトする構
成とした場合である。また、この例では、チャネル層２
３すなわち電子走行層と、電子供給層４３との間に、ス
ペーサ層４２を介在させた構成とした場合である。
【００４９】この例においても、例えば半絶縁性ＧａＡ
ｓ基体よりなる基体２１上に、例えばバッファ層２２を
介して順次電子走行層となるアンドープのチャネル層２
３、アンドープのスペーサ層４２、第１導電型例えばｎ
型の電子供給層４３、第１導電型例えばｎ型のゲート接
合形成層２４と、更にこの例では、第１導電型例えばｎ
型のエッチング停止層４４と、第１導電型例えばｎ型の
高濃度のキャップ層４５が形成された基板３１が構成さ
れる。
ｓ基体よりなる基体２１上に、例えばバッファ層２２を
介して順次電子走行層となるアンドープのチャネル層２
３、アンドープのスペーサ層４２、第１導電型例えばｎ
型の電子供給層４３、第１導電型例えばｎ型のゲート接
合形成層２４と、更にこの例では、第１導電型例えばｎ
型のエッチング停止層４４と、第１導電型例えばｎ型の
高濃度のキャップ層４５が形成された基板３１が構成さ
れる。
【００５０】キャップ層４５からバッファ層２２を横切
って、ＥＦＥＴの形成部とＤＦＥＴの形成部とを電気的
に分離する分離領域２５が形成され、この分離領域２５
によって分離された各ＥＦＥＴの形成部とＤＦＥＴの形
成部において、ゲート接合形成層２４に、それぞれ互い
に深さを異にする第２導電型例えばｐ型の第１および第
２の不純物導入領域２６１および２６２が形成され、こ
れら領域２６１および２６２によって、ｐ−ｎ接合によ
る深さを異にする第１および第２のゲート接合Ｊ1 およ
びＪ2 を形成する。
って、ＥＦＥＴの形成部とＤＦＥＴの形成部とを電気的
に分離する分離領域２５が形成され、この分離領域２５
によって分離された各ＥＦＥＴの形成部とＤＦＥＴの形
成部において、ゲート接合形成層２４に、それぞれ互い
に深さを異にする第２導電型例えばｐ型の第１および第
２の不純物導入領域２６１および２６２が形成され、こ
れら領域２６１および２６２によって、ｐ−ｎ接合によ
る深さを異にする第１および第２のゲート接合Ｊ1 およ
びＪ2 を形成する。
【００５１】第１および第２の不純物導入領域２６１お
よび２６２上には、それぞれ第１および第２ゲート電極
２７１および２７２をオーミックにコンタクトし、これ
らを挟んでその両側のキャップ層４５にそれぞれ第１お
よび第２のＳ／Ｄ領域電極２８１Ａおよび２８１Ｂ、２
８２Ａおよび２８２Ｂをオーミックにコンタクトする。
よび２６２上には、それぞれ第１および第２ゲート電極
２７１および２７２をオーミックにコンタクトし、これ
らを挟んでその両側のキャップ層４５にそれぞれ第１お
よび第２のＳ／Ｄ領域電極２８１Ａおよび２８１Ｂ、２
８２Ａおよび２８２Ｂをオーミックにコンタクトする。
【００５２】この構成による半導体装置は、共通の基板
３１上の、それぞれ分離領域２５によって電気的に分離
された領域に、それぞれチャネル層２４んスペーサ層４
２との界面に２次元電子ガス層２９が形成され、これら
２次元電子層２９に対向してゲート接合Ｊ1 およびＪ2
が形成された第１および第２のＭＯＤＦＥＴが形成され
る。これらＭＯＤＦＥＴは、それぞれそのゲート接合Ｊ
1 およびＪ2 と２次元電子層２９との距離ｄ1 およびｄ
2 が、ｄ1 ＜ｄ2 とされていることにより、そのしきい
値電圧Ｖthが相違するＭＯＤＦＥＴが構成される。すな
わち、ＥＦＥＴとＤＦＥＴとが構成される。
３１上の、それぞれ分離領域２５によって電気的に分離
された領域に、それぞれチャネル層２４んスペーサ層４
２との界面に２次元電子ガス層２９が形成され、これら
２次元電子層２９に対向してゲート接合Ｊ1 およびＪ2
が形成された第１および第２のＭＯＤＦＥＴが形成され
る。これらＭＯＤＦＥＴは、それぞれそのゲート接合Ｊ
1 およびＪ2 と２次元電子層２９との距離ｄ1 およびｄ
2 が、ｄ1 ＜ｄ2 とされていることにより、そのしきい
値電圧Ｖthが相違するＭＯＤＦＥＴが構成される。すな
わち、ＥＦＥＴとＤＦＥＴとが構成される。
【００５３】次に、図５および図６を参照して、図４に
示した半導体装置を製造する本発明製造方法の一実施形
態の一例を説明する。この場合、先ず図５Ａに示すよう
に、例えば半絶縁性ＧａＡｓ基体より成る基体２１上
に、全面的に順次、例えばＭＯＣＶＤ法、あるいはＭＢ
Ｅ法等によってバッファ層２２、チャネル層２３、スペ
ーサ４３、電子供給層４４、ゲート接合形成層２４、キ
ャップ層４５とを順次エピタキシャル成長した積層半導
体層を形成して基板３１を構成する。
示した半導体装置を製造する本発明製造方法の一実施形
態の一例を説明する。この場合、先ず図５Ａに示すよう
に、例えば半絶縁性ＧａＡｓ基体より成る基体２１上
に、全面的に順次、例えばＭＯＣＶＤ法、あるいはＭＢ
Ｅ法等によってバッファ層２２、チャネル層２３、スペ
ーサ４３、電子供給層４４、ゲート接合形成層２４、キ
ャップ層４５とを順次エピタキシャル成長した積層半導
体層を形成して基板３１を構成する。
【００５４】バッファ層２２は、例えばそれぞれアンド
ープの厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡｓ層とが
交互に５層ずつ積層された構成による。チャネル層２３
は、アンドープの例えば厚さ２０ｎｍのＧａＡｓ層によ
って構成される。スペーサ層４３は、例えば厚さ１〜４
ｎｍのアンドープのＡｌＧａＡｓ層によって構成され
る。
ープの厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡｓ層とが
交互に５層ずつ積層された構成による。チャネル層２３
は、アンドープの例えば厚さ２０ｎｍのＧａＡｓ層によ
って構成される。スペーサ層４３は、例えば厚さ１〜４
ｎｍのアンドープのＡｌＧａＡｓ層によって構成され
る。
【００５５】電子供給層４４は、例えば厚さ５ｎｍのｎ
型のＡｌＧａＡｓ層によって構成する。この場合のドー
パントは例えばＳｉとし、そのドーピング濃度は、例え
ば１〜５×１０18atomｓ／cm3 の範囲とする。このゲー
ト接合形成層２４すなわち電子供給層の不純物濃度は、
目的とする一方のＦＥＴ、特にＤＦＥＴのしきい値電圧
と２端子ドレイン耐圧の要求に応じて選ぶ。
型のＡｌＧａＡｓ層によって構成する。この場合のドー
パントは例えばＳｉとし、そのドーピング濃度は、例え
ば１〜５×１０18atomｓ／cm3 の範囲とする。このゲー
ト接合形成層２４すなわち電子供給層の不純物濃度は、
目的とする一方のＦＥＴ、特にＤＦＥＴのしきい値電圧
と２端子ドレイン耐圧の要求に応じて選ぶ。
【００５６】ゲート接合形成層２４は、例えばｎ型の厚
さ８０ｎｍのＧａＡｓ層によって構成する。この場合、
ドーパントは例えばＳｉとし、そのドーピング濃度は、
目的とする一方のＦＥＴ、特にＤＦＥＴのしきい値電圧
と２端子ドレイン耐圧の要求に応じて選びものであり、
例えば３×１０17atomｓ／cm3 とする。
さ８０ｎｍのＧａＡｓ層によって構成する。この場合、
ドーパントは例えばＳｉとし、そのドーピング濃度は、
目的とする一方のＦＥＴ、特にＤＦＥＴのしきい値電圧
と２端子ドレイン耐圧の要求に応じて選びものであり、
例えば３×１０17atomｓ／cm3 とする。
【００５７】エッチング停止層４４は、例えば厚さ５ｎ
ｍのｎ型のＡｌＧａＡｓ層によって構成する。ｎ型のド
ーパントは、例えばＳｉとし、その濃度は、目的とする
一方のＦＥＴ、特にＤＦＥＴのしきい値電圧と２端子ド
レイン耐圧の要求に応じて選びものであり、例えば５×
１０17atomｓ／cm3 とする。
ｍのｎ型のＡｌＧａＡｓ層によって構成する。ｎ型のド
ーパントは、例えばＳｉとし、その濃度は、目的とする
一方のＦＥＴ、特にＤＦＥＴのしきい値電圧と２端子ド
レイン耐圧の要求に応じて選びものであり、例えば５×
１０17atomｓ／cm3 とする。
【００５８】キャップ層４５は、例えばｎ型の厚さ例え
ば３０ｎｍのＧａＡｓ層によって構成する。この場合の
ドーパントも、例えばＳｉとし、その濃度は、Ｓ／Ｄ電
極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂ
を、十分低い低抵抗コンタクトし得る濃度の例えば５×
１０18atomｓ／cm3 とする。
ば３０ｎｍのＧａＡｓ層によって構成する。この場合の
ドーパントも、例えばＳｉとし、その濃度は、Ｓ／Ｄ電
極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂ
を、十分低い低抵抗コンタクトし得る濃度の例えば５×
１０18atomｓ／cm3 とする。
【００５９】このようにして、基板２１上に半導体層の
エピタキシャル成長がなされて形成された基板３１に、
図５Ｂに示すように、素子間分離を行う分離領域２５を
形成する。この分離領域２５の形成は、例えば酸素原子
を、第１および第２のＦＥＴ、この例ではＥＦＥＴとＤ
ＦＥＴの各形成領域を囲んでその平面パターンが格子状
をなすように、絶縁層３０を通じてイオン注入する。こ
の場合の注入エネルギーは、濃度分布のピークが、電子
供給層すなわちゲート接合形成層２４と重なるか、ある
いは多少電子供給層より深い所に位置するように選ぶ。
この注入エネルギーは、例えば１５０〜２５０ｋｅＶと
し、ドーズ量は、電子供給層のキャリア濃度が十分低下
する程度に、例えば５×１０12〜１×１０13cm-2とす
る。
エピタキシャル成長がなされて形成された基板３１に、
図５Ｂに示すように、素子間分離を行う分離領域２５を
形成する。この分離領域２５の形成は、例えば酸素原子
を、第１および第２のＦＥＴ、この例ではＥＦＥＴとＤ
ＦＥＴの各形成領域を囲んでその平面パターンが格子状
をなすように、絶縁層３０を通じてイオン注入する。こ
の場合の注入エネルギーは、濃度分布のピークが、電子
供給層すなわちゲート接合形成層２４と重なるか、ある
いは多少電子供給層より深い所に位置するように選ぶ。
この注入エネルギーは、例えば１５０〜２５０ｋｅＶと
し、ドーズ量は、電子供給層のキャリア濃度が十分低下
する程度に、例えば５×１０12〜１×１０13cm-2とす
る。
【００６０】次に、ＤＦＥＴのゲート形成部に対するゲ
ート接合を構成する第１の拡散工程を行う。このため、
先ず、図５Ｂに示すように、ＥＦＥＴとＤＦＥＴの各ゲ
ート形成部のキャップ層４５に、第１および第２の開口
４５Ｗ1 および４５Ｗ2 を形成する。この開口の形成
は、ＧａＡｓによるキャップ層４５と、この下に配置さ
れたＡｌＧａＡｓによるエッチング停止層とのエッチン
グ性の相違を用いた例えばクエン酸系のエッチング液に
よる選択性エッチングによって行うことができる。すな
わち、まず、図示しないがキャップ層４５上に全面的に
フォトレジスト層を塗布し、フォトリソグラフィによっ
て、開口４５Ｗ1 および４５Ｗ2 の形成部上に開口を形
成し、このフォトレジスト層をエッチングマスクとし
て、上述の選択性エッチングを行って、エッチング停止
層４４におけるエッチング速度が低下した時点で、この
エッチング停止層４が除去される程度のオーバーエッチ
ングを行ってゲート接合形成層２４を露出する開口４５
Ｗ1 および４５Ｗ2 を穿設する。あるいは、例えばＳｉ
Ｃｌ4 とＣＦ4 とＨ2 とのガスを用いたＲＩＥ（反応性
イオンエッチング）によって開口４５Ｗ1 および４５Ｗ
2 を穿設する。
ート接合を構成する第１の拡散工程を行う。このため、
先ず、図５Ｂに示すように、ＥＦＥＴとＤＦＥＴの各ゲ
ート形成部のキャップ層４５に、第１および第２の開口
４５Ｗ1 および４５Ｗ2 を形成する。この開口の形成
は、ＧａＡｓによるキャップ層４５と、この下に配置さ
れたＡｌＧａＡｓによるエッチング停止層とのエッチン
グ性の相違を用いた例えばクエン酸系のエッチング液に
よる選択性エッチングによって行うことができる。すな
わち、まず、図示しないがキャップ層４５上に全面的に
フォトレジスト層を塗布し、フォトリソグラフィによっ
て、開口４５Ｗ1 および４５Ｗ2 の形成部上に開口を形
成し、このフォトレジスト層をエッチングマスクとし
て、上述の選択性エッチングを行って、エッチング停止
層４４におけるエッチング速度が低下した時点で、この
エッチング停止層４が除去される程度のオーバーエッチ
ングを行ってゲート接合形成層２４を露出する開口４５
Ｗ1 および４５Ｗ2 を穿設する。あるいは、例えばＳｉ
Ｃｌ4 とＣＦ4 とＨ2 とのガスを用いたＲＩＥ（反応性
イオンエッチング）によって開口４５Ｗ1 および４５Ｗ
2 を穿設する。
【００６１】その後、図５Ｃに示すように、開口４５Ｗ
1 および４５Ｗ2 内を含めて全面的に絶縁層３０を被着
し、更にフォトリソグラフィによって開口４５Ｗ1 内に
この開口４５Ｗ1 の内縁部より内側に位置して第１の不
純物導入窓３０Ｗ1 を形成する。
1 および４５Ｗ2 内を含めて全面的に絶縁層３０を被着
し、更にフォトリソグラフィによって開口４５Ｗ1 内に
この開口４５Ｗ1 の内縁部より内側に位置して第１の不
純物導入窓３０Ｗ1 を形成する。
【００６２】絶縁層３０は、例えばプラズマＣＶＤ法に
よって形成したＳｉＮによって構成する。このプラズマ
ＣＶＤ法は、例えば基板温度３００℃とし、５．３Ｐａ
とし、ＳｉＨ4 を１１５ｓｃｃｍ、Ｎ2 を４４ｓｃcmで
供給し、約６０ｍＷ／cm2 のパワー密度で行うことがで
きる。
よって形成したＳｉＮによって構成する。このプラズマ
ＣＶＤ法は、例えば基板温度３００℃とし、５．３Ｐａ
とし、ＳｉＨ4 を１１５ｓｃｃｍ、Ｎ2 を４４ｓｃcmで
供給し、約６０ｍＷ／cm2 のパワー密度で行うことがで
きる。
【００６３】この絶縁層３０に対する第１の不純物導入
窓３０Ｗ1 の形成は、例えばＲＩＥによって行うことが
できる。このＲＩＥは、例えばＣＦ4 を２１ｓｃｃｍ
で、Ｈ 2 を３ｓｃｃｍで供給し、約３０ｍＷ／cm2 、
２．５Ｐａの条件で行うことができる。
窓３０Ｗ1 の形成は、例えばＲＩＥによって行うことが
できる。このＲＩＥは、例えばＣＦ4 を２１ｓｃｃｍ
で、Ｈ 2 を３ｓｃｃｍで供給し、約３０ｍＷ／cm2 、
２．５Ｐａの条件で行うことができる。
【００６４】そして、この絶縁層３０の不純物導入窓３
０Ｗ1 を通じて、第１の不純物拡散を行う。この拡散お
よびその停止は、前述の第１の実施形態と同様の方法に
よることができる。すなわち、この場合においても、こ
の第１の不純物拡散の終了点の設定は、後述する第２の
不純物拡散が、第１の不純物導入窓３０Ｗ1 を通じて重
ねてなされた状態で、最終的に得るＥＦＥＴにおいて、
目的とするしきい値電圧Ｖthが得られるように選定され
る。
０Ｗ1 を通じて、第１の不純物拡散を行う。この拡散お
よびその停止は、前述の第１の実施形態と同様の方法に
よることができる。すなわち、この場合においても、こ
の第１の不純物拡散の終了点の設定は、後述する第２の
不純物拡散が、第１の不純物導入窓３０Ｗ1 を通じて重
ねてなされた状態で、最終的に得るＥＦＥＴにおいて、
目的とするしきい値電圧Ｖthが得られるように選定され
る。
【００６５】次に、図６Ａに示すように、更に、絶縁層
３０に対し、基板３１のＤＦＥＴの形成部のゲート形成
部に、第２の不純物導入窓３０Ｗ2 を、この場合におい
ても開口４５Ｗ2 の内縁部より内側に位置して第２の不
純物導入窓３０Ｗ2 を形成する。この第２の不純物導入
窓３０Ｗ2 は、前述の第１の不純物導入窓３０Ｗ1 の形
成と同様の方法によることができる。そして、第１およ
び第２の不純物導入窓３０Ｗ1 および３０Ｗ2 を通じて
不純物を拡散する第２の不純物拡散工程を行う。この第
２の不純物拡散工程は、先の第１の不純物拡散工程と同
様の方法によることができる。
３０に対し、基板３１のＤＦＥＴの形成部のゲート形成
部に、第２の不純物導入窓３０Ｗ2 を、この場合におい
ても開口４５Ｗ2 の内縁部より内側に位置して第２の不
純物導入窓３０Ｗ2 を形成する。この第２の不純物導入
窓３０Ｗ2 は、前述の第１の不純物導入窓３０Ｗ1 の形
成と同様の方法によることができる。そして、第１およ
び第２の不純物導入窓３０Ｗ1 および３０Ｗ2 を通じて
不純物を拡散する第２の不純物拡散工程を行う。この第
２の不純物拡散工程は、先の第１の不純物拡散工程と同
様の方法によることができる。
【００６６】このようにして、ＤＦＥＴとＥＦＥＴの両
ゲート部に、それぞれｐ型の高不純物濃度の第１および
第２の不純物導入領域２６１および２６２によってｐ−
ｎ接合による第１および第２のゲート接合Ｊ1 およびＪ
2 を形成する。
ゲート部に、それぞれｐ型の高不純物濃度の第１および
第２の不純物導入領域２６１および２６２によってｐ−
ｎ接合による第１および第２のゲート接合Ｊ1 およびＪ
2 を形成する。
【００６７】このようにして形成された第１および第２
の不純物導入領域２６１および２６２は、第１の不純物
導入領域２６１においては、第１および第２の不純物拡
散工程がなされることによって、第２の不純物拡散工程
のみによって形成された第２の不純物導入領域２６２に
比して、深く拡散され、第１のゲート接合Ｊ1 は、第２
のゲート接合Ｊ2 より深い位置に形成される。すなわ
ち、第１および第２のゲート接合Ｊ1 およびＪ2 と２次
元電子ガス層２９との間隔ｄ1 およびｄ2 は、ｄ 1 ＜ｄ
2 となる。
の不純物導入領域２６１および２６２は、第１の不純物
導入領域２６１においては、第１および第２の不純物拡
散工程がなされることによって、第２の不純物拡散工程
のみによって形成された第２の不純物導入領域２６２に
比して、深く拡散され、第１のゲート接合Ｊ1 は、第２
のゲート接合Ｊ2 より深い位置に形成される。すなわ
ち、第１および第２のゲート接合Ｊ1 およびＪ2 と２次
元電子ガス層２９との間隔ｄ1 およびｄ2 は、ｄ 1 ＜ｄ
2 となる。
【００６８】この拡散の終了点の制御は、第１の不純物
拡散工程におけると同様の方法によることができるが、
この場合、第１の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第１および第２不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Ｖthが得られるように制御される。
拡散工程におけると同様の方法によることができるが、
この場合、第１の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第１および第２不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Ｖthが得られるように制御される。
【００６９】その後、図６Ｂに示すように、各窓３０Ｗ
1 および３０Ｗ2 を通じて各第１および第２の不純物導
入領域２６１および２６２上に第１および第２のゲート
電極２７１および２７２をオーミックにコンタクトす
る。
1 および３０Ｗ2 を通じて各第１および第２の不純物導
入領域２６１および２６２上に第１および第２のゲート
電極２７１および２７２をオーミックにコンタクトす
る。
【００７０】これら第１および第２のゲート電極２７１
および２７２は、図３Ｂで説明したと同様の方法および
構成とすることができる。
および２７２は、図３Ｂで説明したと同様の方法および
構成とすることができる。
【００７１】このようにして、不純物導入領域２６１お
よび２６２上にそれぞれ第１および第２のゲート電極２
７１および２７２が形成された各ＥＦＥＴおよびＤＦＥ
Ｔのゲートが構成される。その後、図４に示すように、
これら各ＥＦＥＴおよびＤＦＥＴの形成部において、各
ゲートを挟んでその両側のキャップ層４５に、それぞれ
Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２８
２Ｂを形成する。これら電極コンタクト窓３０Ｗｃおよ
びＳ／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２
８２Ｂの形成は、前述した第１の実施形態における例で
説明したと同様に、図示しないが、これらゲート電極２
７１および２７２を覆って全面的にフォトレジスト層を
形成し、フォトリソグラフィによって電極コンタクト窓
３０Ｗｃの形成部上に開口を形成し、先ず、このフォト
レジスト層をマスクとしてこのフォトレジスト層に形成
した開口を通じて絶縁層３０に対するエッチングを行っ
て電極コンタクト窓３０Ｗｃを開口する。この場合にお
いても、好ましくは、エッチング時間を例えば５０％程
度過剰に設定するか、中性ラジカルか、ＢＨＦを用いた
等方性エッチングを加えることにより、絶縁層３０に対
してわずかに横方向のエッチングを進行させ、各窓３０
Ｗｃの縁部にフォトレジスト層がひさし状に突出するオ
ーバーハングが生じるようにする。
よび２６２上にそれぞれ第１および第２のゲート電極２
７１および２７２が形成された各ＥＦＥＴおよびＤＦＥ
Ｔのゲートが構成される。その後、図４に示すように、
これら各ＥＦＥＴおよびＤＦＥＴの形成部において、各
ゲートを挟んでその両側のキャップ層４５に、それぞれ
Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２８
２Ｂを形成する。これら電極コンタクト窓３０Ｗｃおよ
びＳ／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２
８２Ｂの形成は、前述した第１の実施形態における例で
説明したと同様に、図示しないが、これらゲート電極２
７１および２７２を覆って全面的にフォトレジスト層を
形成し、フォトリソグラフィによって電極コンタクト窓
３０Ｗｃの形成部上に開口を形成し、先ず、このフォト
レジスト層をマスクとしてこのフォトレジスト層に形成
した開口を通じて絶縁層３０に対するエッチングを行っ
て電極コンタクト窓３０Ｗｃを開口する。この場合にお
いても、好ましくは、エッチング時間を例えば５０％程
度過剰に設定するか、中性ラジカルか、ＢＨＦを用いた
等方性エッチングを加えることにより、絶縁層３０に対
してわずかに横方向のエッチングを進行させ、各窓３０
Ｗｃの縁部にフォトレジスト層がひさし状に突出するオ
ーバーハングが生じるようにする。
【００７２】次に、更にこのフォトレジスト層を用いて
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓３０Ｗｃを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にＳ／Ｄ電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去とともにこのフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓３０Ｗｃを通じてキ
ャップ層４５に各Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、およ
び２８２Ａ，２８２Ｂの被着がなされる。この電極材料
は、前述したと同様に、例えばＡｕＧｅ合金とＮｉの２
層膜とし、それぞれの膜厚は、例えば、１７０ｎｍと４
５ｎｍとする。電極材料の堆積には、抵抗加熱蒸着法な
どの基板温度上昇の少ない方法を用いることが好まし
い。
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓３０Ｗｃを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にＳ／Ｄ電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去とともにこのフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓３０Ｗｃを通じてキ
ャップ層４５に各Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、およ
び２８２Ａ，２８２Ｂの被着がなされる。この電極材料
は、前述したと同様に、例えばＡｕＧｅ合金とＮｉの２
層膜とし、それぞれの膜厚は、例えば、１７０ｎｍと４
５ｎｍとする。電極材料の堆積には、抵抗加熱蒸着法な
どの基板温度上昇の少ない方法を用いることが好まし
い。
【００７３】その後、基板３１を、フォーミングガス雰
囲気中で、４００〜４５０℃で３０秒〜９０秒間加熱
し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電極
のオーミックコンタクトを行う。
囲気中で、４００〜４５０℃で３０秒〜９０秒間加熱
し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電極
のオーミックコンタクトを行う。
【００７４】このようにして、ＤＦＥＴとして最適化さ
れたエピタキシャル半導体層を有する基板３１を用い
て、しきい値電圧Ｖthを異にする、すなわち、上述の例
では、ＤＦＥＴとＥＦＥＴの両方が形成される。
れたエピタキシャル半導体層を有する基板３１を用い
て、しきい値電圧Ｖthを異にする、すなわち、上述の例
では、ＤＦＥＴとＥＦＥＴの両方が形成される。
【００７５】この第２の実施形態の図４〜図５で説明し
た例では、エッチング停止層４４を設けたことにより、
ゲート接合Ｊ1 およびＪ2 の形成、すなわち不純物導入
領域２６１および２６２の形成の第１および第２の拡散
工程における不純物拡散の開始点が、エッチング停止層
４４によって規定されるため、ＤＦＥＴとＥＦＥＴのし
きい値電圧の差を、より精度よく制御できる。
た例では、エッチング停止層４４を設けたことにより、
ゲート接合Ｊ1 およびＪ2 の形成、すなわち不純物導入
領域２６１および２６２の形成の第１および第２の拡散
工程における不純物拡散の開始点が、エッチング停止層
４４によって規定されるため、ＤＦＥＴとＥＦＥＴのし
きい値電圧の差を、より精度よく制御できる。
【００７６】また、上述の第１および第２実施形態にお
いては、第１および第２のＦＥＴ、すなわちＤＦＥＴと
ＥＦＥＴが、ともにＭＯＤＦＥＴである場合であるが、
これら第１および第２のＦＥＴの例えばＤＦＥＴとＥＦ
ＥＴが、ドープドチャネル型ＭＩＳＦＥＴいわゆるＨＦ
ＥＴである場合、あるいは接合ゲート型のＪＦＥＴによ
って構成する場合、あるいはこれらの組み合わせによる
構成とすることができる。
いては、第１および第２のＦＥＴ、すなわちＤＦＥＴと
ＥＦＥＴが、ともにＭＯＤＦＥＴである場合であるが、
これら第１および第２のＦＥＴの例えばＤＦＥＴとＥＦ
ＥＴが、ドープドチャネル型ＭＩＳＦＥＴいわゆるＨＦ
ＥＴである場合、あるいは接合ゲート型のＪＦＥＴによ
って構成する場合、あるいはこれらの組み合わせによる
構成とすることができる。
【００７７】〔第３の実施形態〕この実施形態において
は、第１および第２のＦＥＴとしてのＤＦＥＴとＥＦＥ
Ｔを、共にＨＦＥＴとした場合である。図７を参照して
この場合の一例を説明するが、この例に限られるもので
はない。図７において、図４と対応する部分には同一符
号を付して重複説明を省略するが、この例においては、
基板３１が、同様に例えば半絶縁性のＧａＡｓ基板より
成り、これの上に、前述したように、例えばアンドープ
のＡｌＧａＡｓ層とＧａＡｓ層の繰り返し積層によるバ
ッファ層２２、第１導電型例えばｎ型のＧａＡｓあるい
はＡｌＧａＡｓによるチャネル層２３、バンドギャップ
がチャネル層２３に比し大のアンドープのＩｎＧａＡｓ
層によるバリア層を構成するゲート接合形成層２４、ｎ
型の高濃度のＧａＡｓによるキャップ層４５を順次前述
したと同様に、ＭＯＣＶＤ、ＭＢＥ法等によってエピタ
キシャル成長して基板３１を構成する。
は、第１および第２のＦＥＴとしてのＤＦＥＴとＥＦＥ
Ｔを、共にＨＦＥＴとした場合である。図７を参照して
この場合の一例を説明するが、この例に限られるもので
はない。図７において、図４と対応する部分には同一符
号を付して重複説明を省略するが、この例においては、
基板３１が、同様に例えば半絶縁性のＧａＡｓ基板より
成り、これの上に、前述したように、例えばアンドープ
のＡｌＧａＡｓ層とＧａＡｓ層の繰り返し積層によるバ
ッファ層２２、第１導電型例えばｎ型のＧａＡｓあるい
はＡｌＧａＡｓによるチャネル層２３、バンドギャップ
がチャネル層２３に比し大のアンドープのＩｎＧａＡｓ
層によるバリア層を構成するゲート接合形成層２４、ｎ
型の高濃度のＧａＡｓによるキャップ層４５を順次前述
したと同様に、ＭＯＣＶＤ、ＭＢＥ法等によってエピタ
キシャル成長して基板３１を構成する。
【００７８】その後は、第２の実施形態において説明し
たと同様の方法によって、分離領域２５の形成、第１お
よび第２の拡散工程によって不純物導入領域２６１およ
び２６２の形成、第１および第２のゲート電極２７１お
よび２７２の形成、Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、お
よび２８２Ａ，２８２Ｂの形成を行う。
たと同様の方法によって、分離領域２５の形成、第１お
よび第２の拡散工程によって不純物導入領域２６１およ
び２６２の形成、第１および第２のゲート電極２７１お
よび２７２の形成、Ｓ／Ｄ電極２８１Ａ，２８１Ｂ、お
よび２８２Ａ，２８２Ｂの形成を行う。
【００７９】尚、この図７に示す例においては、エッチ
ング停止層の形成を省略した場合であるが、この場合に
おいても、必要に応じて、図４におけるエッチング停止
層４４を形成することもできる。
ング停止層の形成を省略した場合であるが、この場合に
おいても、必要に応じて、図４におけるエッチング停止
層４４を形成することもできる。
【００８０】〔第４の実施形態〕この実施形態において
は、第１および第２のＦＥＴとしてのＤＦＥＴとＥＦＥ
Ｔを、共にＪＦＥＴとした場合である。図８および図９
を参照してその製造方法と共にその一例を説明するが、
この例に限られるものではない。先ず図８Ａに示すよう
に、例えば半絶縁性の（１００）結晶面によるＧａＡｓ
による基体２１を用意し、その表面に例えば厚さ５０ｎ
ｍの例えばＳｉＮ膜による表面層２０を、ＳｉＨ4 とＮ
2 のガス系による温度３００℃でのプラズマＣＶＤ法等
によって形成する。
は、第１および第２のＦＥＴとしてのＤＦＥＴとＥＦＥ
Ｔを、共にＪＦＥＴとした場合である。図８および図９
を参照してその製造方法と共にその一例を説明するが、
この例に限られるものではない。先ず図８Ａに示すよう
に、例えば半絶縁性の（１００）結晶面によるＧａＡｓ
による基体２１を用意し、その表面に例えば厚さ５０ｎ
ｍの例えばＳｉＮ膜による表面層２０を、ＳｉＨ4 とＮ
2 のガス系による温度３００℃でのプラズマＣＶＤ法等
によって形成する。
【００８１】図８Ｂに示すように、この基体２１の表面
層２０を有する一主面側に、表面層２０を通じてＥＦＥ
ＴとＤＦＥＴの形成部にそれぞれ第１導電型例えばｎ型
のゲート接合形成層２４を、イオン注入によって形成し
て、基板３１を構成する。このイオン注入は、例えばＳ
ｉ+ を１００ｋｅＶで１．５×１０13cm-2のドーズ量で
イオン注入するかあるいはＭｇ+ + を２２０ｋｅＶで
１．５×１０12cm-2のドーズ量でイオン注入することに
よって形成する。
層２０を有する一主面側に、表面層２０を通じてＥＦＥ
ＴとＤＦＥＴの形成部にそれぞれ第１導電型例えばｎ型
のゲート接合形成層２４を、イオン注入によって形成し
て、基板３１を構成する。このイオン注入は、例えばＳ
ｉ+ を１００ｋｅＶで１．５×１０13cm-2のドーズ量で
イオン注入するかあるいはＭｇ+ + を２２０ｋｅＶで
１．５×１０12cm-2のドーズ量でイオン注入することに
よって形成する。
【００８２】図８Ｃに示すように、図８Ｂの表面層２０
を例えばＢＨＦに基板３１を浸漬して除去し、ＡｓＨ3
中で８００℃のアニールを行ってイオン注入した不純物
の活性化を行う。
を例えばＢＨＦに基板３１を浸漬して除去し、ＡｓＨ3
中で８００℃のアニールを行ってイオン注入した不純物
の活性化を行う。
【００８３】図８Ｄに示すように、ゲート接合形成層２
４が形成された基板３１の表面に拡散マスク層となる絶
縁層３０を、上述した表面層２０の形成と同様の方法に
よって形成し、この絶縁層３０のＥＦＥＴの形成部側の
ゲート接合形成層２４上に、第１の不純物導入窓３０Ｗ
1 を開口する。この窓３０Ｗ1 の形成は、例えばＣＦ 4
を２１sccm、Ｈ2 を３sccmで供給し、２．５Ｐａ、３０
ｍＷ／cm-2のパワーによる反応性イオンエッチングによ
って形成することができる。
４が形成された基板３１の表面に拡散マスク層となる絶
縁層３０を、上述した表面層２０の形成と同様の方法に
よって形成し、この絶縁層３０のＥＦＥＴの形成部側の
ゲート接合形成層２４上に、第１の不純物導入窓３０Ｗ
1 を開口する。この窓３０Ｗ1 の形成は、例えばＣＦ 4
を２１sccm、Ｈ2 を３sccmで供給し、２．５Ｐａ、３０
ｍＷ／cm-2のパワーによる反応性イオンエッチングによ
って形成することができる。
【００８４】その後、図９Ａに示すように、第１の不純
物導入窓３０Ｗ1 を通じて、気相拡散によって不純物導
入領域２６を形成する。この気相拡散は、例えばＺｎ
（ＣＨ 3 ）2 とＡｓＨ3 とＨ2 とを供給し、基板温度６
００℃で行うことができる。
物導入窓３０Ｗ1 を通じて、気相拡散によって不純物導
入領域２６を形成する。この気相拡散は、例えばＺｎ
（ＣＨ 3 ）2 とＡｓＨ3 とＨ2 とを供給し、基板温度６
００℃で行うことができる。
【００８５】次に、図９Ｂに示すように、絶縁層３０に
対し、第２の不純物導入窓３０Ｗ2を開口し、両窓３０
Ｗ1 および３０Ｗ2 を通じて不純物の気相拡散を行う。
この場合の窓３０Ｗ2 の開口と、不純物の気相拡散は、
図９Ａの工程と同様の方法によることができる。
対し、第２の不純物導入窓３０Ｗ2を開口し、両窓３０
Ｗ1 および３０Ｗ2 を通じて不純物の気相拡散を行う。
この場合の窓３０Ｗ2 の開口と、不純物の気相拡散は、
図９Ａの工程と同様の方法によることができる。
【００８６】このようにすると、各窓３０Ｗ1 および３
０Ｗ2 下にそれぞれ第１および第２の不純物導入領域２
６１および２６２が形成され、それぞれ第１および第２
ｐ−ｎ接合Ｊ1 およびＪ2 が形成される。そして、この
例においても第１の不純物導入窓３０Ｗ1 に関しては２
度の拡散がなされたことにより、接合Ｊ1 の深さは、Ｊ
2 の深さより深くなり、それぞれしきい値電圧を異にす
る第１および第２のＦＥＴが構成される。
０Ｗ2 下にそれぞれ第１および第２の不純物導入領域２
６１および２６２が形成され、それぞれ第１および第２
ｐ−ｎ接合Ｊ1 およびＪ2 が形成される。そして、この
例においても第１の不純物導入窓３０Ｗ1 に関しては２
度の拡散がなされたことにより、接合Ｊ1 の深さは、Ｊ
2 の深さより深くなり、それぞれしきい値電圧を異にす
る第１および第２のＦＥＴが構成される。
【００８７】一方、第１の実施形態で説明したと同様の
方法によって、電極コンタクト窓３０ｃを形成して、Ｓ
／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２８２
Ｂを形成する。
方法によって、電極コンタクト窓３０ｃを形成して、Ｓ
／Ｄ電極２８１Ａ，２８１Ｂ、および２８２Ａ，２８２
Ｂを形成する。
【００８８】尚、上述した各例においては、所望のしき
い値電圧を有する２つＦＥＴを形成する場合について示
したが、３つのＦＥＴを構成する場合に適用することも
できるし、他の回路素子を、共通の基板３１に形成する
こともできる。
い値電圧を有する２つＦＥＴを形成する場合について示
したが、３つのＦＥＴを構成する場合に適用することも
できるし、他の回路素子を、共通の基板３１に形成する
こともできる。
【００８９】また、上述した例では、第１導電型がｎ型
とした場合であるが、第１導電型がｐ型で第２導電型が
ｎ型とすることもできなど、本発明装置および方法は、
上述した例に限られるものではない。
とした場合であるが、第１導電型がｐ型で第２導電型が
ｎ型とすることもできなど、本発明装置および方法は、
上述した例に限られるものではない。
【００９０】
【発明の効果】上述したように、本発明においては、共
通の基板に形成したしきい値電圧を異にする少なくとも
第１および第２の２つのＦＥＴ、例えばＤＦＥＴとＥＦ
ＥＴは、ともにゲートがｐ−ｎ接合で構成されているた
め、ショットキーゲート構成とする場合におけるショッ
トキー電極材料が基板に拡散することによるショットキ
ー特性の劣化が回避されることから、特性劣化の耐性の
向上、信頼性の向上を図ることができる。
通の基板に形成したしきい値電圧を異にする少なくとも
第１および第２の２つのＦＥＴ、例えばＤＦＥＴとＥＦ
ＥＴは、ともにゲートがｐ−ｎ接合で構成されているた
め、ショットキーゲート構成とする場合におけるショッ
トキー電極材料が基板に拡散することによるショットキ
ー特性の劣化が回避されることから、特性劣化の耐性の
向上、信頼性の向上を図ることができる。
【００９１】更に、ｐ−ｎ接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【００９２】また、本発明製造方法においては、第１お
よび第２の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちｐ−ｎ接合の深さの設定
を行うようにしたことによって、いずれのＦＥＴに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
よび第２の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちｐ−ｎ接合の深さの設定
を行うようにしたことによって、いずれのＦＥＴに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
【００９３】また、基板構造が簡潔化されることによ
り、その作製が容易となるので、製造コストの低下と、
不良品の発生率の低減化をはかることができる。
り、その作製が容易となるので、製造コストの低下と、
不良品の発生率の低減化をはかることができる。
【００９４】更に、エッチング停止層は、第１および第
２の電界効果トランジスタに関してそれぞれ設けること
がなく、少なくとも一方に関して、このエッチング停止
層が用いられない構成としたことにより、このエッチン
グ停止層に起因する直列抵抗の低減、したがって、ＦＥ
ＴとＥＦＥＴの両方において、より低いオン抵抗や伝達
利得、遮断周波数などを得ることができる。
２の電界効果トランジスタに関してそれぞれ設けること
がなく、少なくとも一方に関して、このエッチング停止
層が用いられない構成としたことにより、このエッチン
グ停止層に起因する直列抵抗の低減、したがって、ＦＥ
ＴとＥＦＥＴの両方において、より低いオン抵抗や伝達
利得、遮断周波数などを得ることができる。
【００９５】また、２つ以上のしきい値電圧Ｖthを異に
するＦＥＴを混載させるために必要な工程数の増加は、
第２の不純物導入窓の形成工程だけであるから、工程数
の減少を図ることができ、量産性の向上を図ることがで
きる。
するＦＥＴを混載させるために必要な工程数の増加は、
第２の不純物導入窓の形成工程だけであるから、工程数
の減少を図ることができ、量産性の向上を図ることがで
きる。
【図１】本発明による半導体装置の一例の概略断面図で
ある。
ある。
【図２】Ａ〜Ｃは、本発明による半導体装置の一例の一
製造方法の工程図（その１）である。
製造方法の工程図（その１）である。
【図３】ＡおよびＢは、本発明による半導体装置の一例
の一製造方法の工程図（その２）である。
の一製造方法の工程図（その２）である。
【図４】本発明による半導体装置の他の一例の概略断面
図である。
図である。
【図５】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の工程図（その１）である。
の一例の工程図（その１）である。
【図６】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の工程図（その２）である。
方法の一例の工程図（その２）である。
【図７】本発明による半導体装置の他の例の概略断面図
である。
である。
【図８】Ａ〜Ｄは、本発明による半導体装置の例の製造
方法の一例の工程図（その１）である。
方法の一例の工程図（その１）である。
【図９】Ａ〜Ｄは、本発明による半導体装置の例の製造
方法の一例の工程図（その２）である。
方法の一例の工程図（その２）である。
【図１０】従来の半導体装置の概略断面図である。
【符号の説明】 １・・・半絶縁性基体、２・・・チャネル層、３・・・
電極供給層、４・・・しきい値制御層、５・・・第１の
エッチング停止層、６・・・第１のオーミックコンタク
ト層、７・・・第２のエッチング停止層、８・・・第２
のオーミックコンタクト層、９Ｒ，１０Ｒ・・・凹部、
９，１０・・・ゲート電極、１１〜１４ソースないしは
ドレイン電極、２０・・・表面層、２１・・・基体、２
２・・・バッファ層、２３・・・チャネル層、２４・・
・ゲート接合形成層、２５・・・分離領域、２６１・・
・第１の不純物導入領域、２６２・・・第２の不純物導
入領域、２６・・・不純物導入領域、２７１・・・第１
のゲート電極、２７２・・・第２のゲート電極、２８１
Ａおよび２８１Ｂ・・・第１のソースないしはドレイン
領域、２８２Ａおよび２８２Ｂ・・・第２のソースない
しはドレイン領域、２９・・・２次元電子ガス層、３０
・・・絶縁層（マスク層）、３０Ｗ1 ・・・第１の不純
物導入窓、３０Ｗ2 ・・・第２の不純物導入窓、３０Ｗ
ｃ・・・電極コンタクト窓、３１・・・基板、４２・・
・スペーサ層、４３・・・電子供給層、４４・・・エッ
チング停止層、４５・・・キャップ層、Ｊ1 ・・・第１
のゲート接合、Ｊ2 ・・・第２のゲート接合
電極供給層、４・・・しきい値制御層、５・・・第１の
エッチング停止層、６・・・第１のオーミックコンタク
ト層、７・・・第２のエッチング停止層、８・・・第２
のオーミックコンタクト層、９Ｒ，１０Ｒ・・・凹部、
９，１０・・・ゲート電極、１１〜１４ソースないしは
ドレイン電極、２０・・・表面層、２１・・・基体、２
２・・・バッファ層、２３・・・チャネル層、２４・・
・ゲート接合形成層、２５・・・分離領域、２６１・・
・第１の不純物導入領域、２６２・・・第２の不純物導
入領域、２６・・・不純物導入領域、２７１・・・第１
のゲート電極、２７２・・・第２のゲート電極、２８１
Ａおよび２８１Ｂ・・・第１のソースないしはドレイン
領域、２８２Ａおよび２８２Ｂ・・・第２のソースない
しはドレイン領域、２９・・・２次元電子ガス層、３０
・・・絶縁層（マスク層）、３０Ｗ1 ・・・第１の不純
物導入窓、３０Ｗ2 ・・・第２の不純物導入窓、３０Ｗ
ｃ・・・電極コンタクト窓、３１・・・基板、４２・・
・スペーサ層、４３・・・電子供給層、４４・・・エッ
チング停止層、４５・・・キャップ層、Ｊ1 ・・・第１
のゲート接合、Ｊ2 ・・・第２のゲート接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/812 Ｆターム(参考） 5F032 AA03 AA07 CA06 CA10 CA16 DA43 5F102 GA02 GA04 GB01 GC01 GD04 GD10 GJ05 GK05 GK06 GK08 GL05 GM06 GN05 GQ01 GR01 GR10 GS02 GS04 GT03 GV06 GV07 GV08 HC01 HC05 HC07 HC15 HC19
Claims (12)
- 【請求項１】 共通の基板に、しきい値電圧を異にする
少なくとも第１および第２の２つの電界効果トランジス
タが形成されて成る半導体装置であって、 上記第１および第２の電界効果トランジスタのゲート部
に第１および第２の不純物導入領域による深さを異にす
るそれぞれｐ−ｎ接合による第１および第２のゲート接
合が形成されて成ることを特徴とする半導体装置。 - 【請求項２】 上記第１および第２の電界効果トランジ
スタの少なくとも一方が、変調ドープ型電界効果トラン
ジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 上記第１および第２の電界効果トランジ
スタの少なくとも一方が、ドープドチャネル型の金属−
真性半導体−半導体構造ゲート部を有する電界効果トラ
ンジスタ（ドープドチャネル型ＭＩＳＦＥＴ）であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 上記第１および第２の電界効果トランジ
スタが、接合型電界効果トランジスタ（ＪＦＥＴ）であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 共通の基板に、しきい値電圧を異にする
少なくとも第１および第２の２つの電界効果トランジス
タが形成されて成る半導体装置の製造方法であって、 基体上に、少なくともゲート接合形成半導体層を有する
半導体層を形成する半導体基板が用意され、 上記半導体層上に、上記第１の電界効果トランジスタの
ゲート形成部に第１の不純物導入窓が形成されたマスク
層を形成する工程と、 該マスク層の上記第１の不純物導入窓を通じて不純物を
拡散する第１の不純物拡散工程と、 上記マスク層の上記第２の電界効果トランジスタのゲー
ト形成部に第２の不純物導入窓を形成する工程と、 上記第１および第２の不純物導入窓を通じて同時に不純
物を拡散して上記第１および第２の不純物導入窓下に、
互いに深さを異にする第１および第２の不純物導入領域
を形成して上記第１および第２電界効果トランジスタの
ゲート部を形成する第１および第２のゲート接合を形成
する不純物拡散工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項６】 上記基体上の上記半導体層の成膜工程に
おいて、該半導体層の上面から所定の深さにエッチング
停止層を設け、上記マスク層に対する上記第２の不純物
導入窓の形成工程で、上記半導体層の表面から、上記エ
ッチング停止層までエッチングする工程を含むことを特
徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 上記第１および第２の不純物拡散工程
が、Ｚｎの気相拡散によることを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項８】 上記マスク層が、ＳｉＮ層によることを
特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項９】 上記基体が、ＧａＡｓ基体であることを
特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項１０】 上記第１および第２の電界効果トラン
ジスタの少なくとも一方が、変調ドープ型電界効果トラ
ンジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求
項５に記載の半導体装置の製造方法。 - 【請求項１１】 上記第１および第２の電界効果トラン
ジスタの少なくとも一方が、ドープドチャネル型の金属
−真性半導体−半導体構造ゲート部を有する電界効果ト
ランジスタ（ドープドチャネル型ＭＩＳＦＥＴ）である
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項１２】 上記第１および第２の電界効果トラン
ジスタが、接合型電界効果トランジスタ（ＪＦＥＴ）で
あることを特徴とする請求項５に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374567A JP2000195871A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374567A JP2000195871A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195871A true JP2000195871A (ja) | 2000-07-14 |
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ID=18504061
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|---|---|---|---|
| JP10374567A Pending JP2000195871A (ja) | 1998-12-28 | 1998-12-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195871A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203119A (ja) * | 2005-01-24 | 2006-08-03 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタ |
| JP2007534163A (ja) * | 2004-01-23 | 2007-11-22 | インターナショナル・レクチファイヤー・コーポレーション | エンハンスメント型ｉｉｉ族窒化物デバイス |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
| JP2013106018A (ja) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | 半導体装置 |
-
1998
- 1998-12-28 JP JP10374567A patent/JP2000195871A/ja active Pending
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|---|---|---|---|---|
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