JP2000195871A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JP2000195871A
JP2000195871A JP10374567A JP37456798A JP2000195871A JP 2000195871 A JP2000195871 A JP 2000195871A JP 10374567 A JP10374567 A JP 10374567A JP 37456798 A JP37456798 A JP 37456798A JP 2000195871 A JP2000195871 A JP 2000195871A
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layer
gate
field
semiconductor device
impurity
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Tsutomu Imoto
努 井本
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Sony Corp
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Abstract

(57)【要約】 【課題】 互いにしきい値電圧を異にする少なくとも2
つのFETを有する半導体装置を高精度に構成すること
ができ、更に、そのFETの少なくとも1つをMODF
ETによって構成する場合においても、信頼性の向上を
図ることができるようにする。 【解決手段】 共通の基板31に、しきい値電圧を異に
する少なくとも第1および第2の2つの電界効果トラン
ジスタが形成されて成る半導体装置であって、第1およ
び第2の電界効果トランジスタのゲート部に不純物導入
領域261および262による深さを異にするそれぞれ
p−n接合J1 およびJ2 による第1および第2のゲー
ト接合が形成されて成る構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に係わる。
【0002】
【従来の技術】携帯電話を初めとする移動体通信システ
ムでは、音声や画像の伝送のために、マイクロ波帯から
ミリ波帯の電波が利用されている。このような高周波信
号の送受信における増幅やスイッチング、ミキシングに
は、現在は、化合物半導体に形成されたショットキー型
電界効果トランジスタ(MESFET)や、接合型電界
効果トランジスタ(以下JFETという)などの電界効
果トランジスタ(FET)が多く使用されている。中で
も変調ドープ型FET(以下MODFETという)は、
より高い周波数まで利得を確保できることや、構造的に
素子の雑音電力が低いこと、さらに、パワーアンプを構
成したときに高い効率が得られることや、スイッチを構
成したときに挿入損を下げられることから、MMIC(M
onolithicMicrowave Integrated Circuit) には広く利
用されている。
【0003】このようなMODFETを用いたMMIC
において、比較的消費電力の低いDCFL(Direct Cou
pled FET Logic) 型の論理回路を内蔵したものが要望さ
れるようになった。この論理回路は、例えばSPnT
(nは、1,2,3,・・・)スイッチでは、内蔵する
デコーダを構成するために必要となる。
【0004】DCFL回路には、エンハンスメント型F
ET(以下EFETという)が必要であるが、前述した
パワーアンプなどは、主にデプリーション型FET(以
下DFETという)を用いて構成されるので、論理回路
を内蔵したMMICでは、DFETとEFETとを同一
基板上に構成することが必要となる。
【0005】このような、MODFETによるDFET
とEFETとを、同一基板上に形成する方法としては、
例えば米国特許第4,615,102号に開示された方
法がある。図10は、この方法によって形成された半導
体装置の概略断面図を示す。この場合、例えば半絶縁性
GaAs基体よりなる半絶縁性基体1上に、順次アンド
ープGaAsによるチャネル層2、n型のAlGaAs
による電子供給層3、n型のGaAsによるしきい値制
御層4、n型AlGaAs層による第1のエッチング停
止層5、n型GaAsによる第1のオーミックコンタク
ト層6、n型AlGaAsによる第2のエッチング停止
層7、n型GaAsによる第2のオーミックコンタクト
層8をエピタキシャル成長した積層半導体を形成する。
そして、この積層半導体層を横切って、DFETとEF
ETとの形成部間を例えば溝形成によって素子間分離
し、EFET形成部における第2のオーミックコンタク
ト層8を除去する。また、DFETとEFETの各ゲー
ト形成部に、互いに深さを異にする凹部9Rおよび10
Rを形成し、ここにショットキーゲート電極9および1
0を形成し、これら各ゲート電極9および10をそれぞ
れ挟んでその両側に、それぞれソースないしはドレイン
電極(以下S/D電極という)11、12、13、14
をオーミックにコンタクトする。
【0006】このようにして、それぞれゲート電極9お
よび10とチャネル層との間隔、すなわちいわゆるバリ
ア層の厚さが異なることによるそれぞれ異なる所要のし
きい値電圧Vthを有するDFETとEFETとを構成し
ている。
【0007】この場合、DFETとEFETのしきい値
電圧Vthの差を精度よく制御するためには、ゲート電極
9および10が形成される凹部9Rおよび10Rの深さ
の差を精度よく制御する必要があり、このため、しきい
値制御層の厚さを正確に選定し、かつエッチング停止層
5による凹部の深さを高精度に制御する。
【0008】しかしながら、この方法によって作製され
たDFETは、第1および第2のエッチング停止層5お
よび7を横切って、すなわちしきい値電圧を異にするF
ETの数に対応する2つのエッチング停止層を横切って
ドレイン電流を通ずるという構成が採られることから、
これらエッチング停止層の電位障壁に依存するあるいは
これらエッチング停止層5および7の厚さおよびキャリ
ア濃度に依存する直列抵抗が、DFETの特性、特にオ
ン抵抗や伝達利得を劣化させる原因となる。したがっ
て、EFETとDFETとを同一基板上に混載させるが
ために、その特性、特に一方のFET、上述の従来例で
はDFETの特性に大きな犠牲が強いられることにな
る。
【0009】これを回避する方法としては、上述した2
つのエッチング停止層を全て排除すか、あるいは少なく
ともその一のエッチング停止層を排除することが考えら
れるが、この場合は、両FETのゲートの深さの制御に
問題が生じる。
【0010】また、ショットキーゲートによるMODF
ETによってDFETとEFETによる半導体装置、す
なわち半導体集積回路においては、信頼性に問題があ
る。すなわち、ショットキー接合は、高温バイアス条件
下でショットキー電極材料が基板側に拡散し、整流性が
劣化することは知られているところであり、これによっ
て、信頼性に問題がある。
【0011】
【発明が解決しようとする課題】本発明は、互いにしき
い値電圧Vthを異にする少なくとも2つのFETを有す
る半導体装置を高精度に構成することができ、更に、そ
のFETの少なくとも1つをMODFETによって構成
する場合においても、信頼性の向上を図ることができる
ようにした半導体装置およびその製造方法を提供するも
のである。
【0012】
【課題を解決するための手段】本発明による半導体装置
は、共通の基板に、しきい値電圧を異にする少なくとも
第1および第2の2つの電界効果トランジスタが形成さ
れて成る半導体装置であって、第1および第2の電界効
果トランジスタのゲート部に第1および第2の不純物導
入領域による深さを異にするそれぞれp−n接合による
第1および第2のゲート接合が形成されて成る構成とす
る。
【0013】また、本発明による半導体装置の製造方法
は、共通の基板に、しきい値電圧を異にする少なくとも
第1および第2の2つの電界効果トランジスタが形成さ
れて成る半導体装置の製造方法であって、基体に、少な
くともゲート接合形成半導体層を有する半導体層を成膜
した共通の基板が用意される。この基板の半導体層上の
第1の電界効果トランジスタのゲート形成部に第1の不
純物導入窓が形成されたマスク層を形成する工程と、こ
のマスク層の第1の不純物導入窓を通じて不純物を拡散
する第1の不純物拡散工程と、このマスク層の第2の電
界効果トランジスタのゲート形成部に第2の不純物導入
窓を形成する工程とを有し、更に、これら第1および第
2の不純物導入窓を通じて同時に不純物を拡散する。こ
のようにして、第2の不純物導入窓に関しては、第2の
不純物拡散工程のみによる浅い不純物導入を行うに比
し、第1の不純物導入窓に関しては、第1および第2の
複数の不純物拡散工程がなされることによって深い不純
物導入を行って、第1および第2電界効果トランジスタ
のゲート部を、互いに深さを異にする第1および第2の
ゲート接合によって形成し、互いにしきい値電圧Vth
異にする第1および第2電界効果トランジスタを有する
目的とする半導体装置を構成する。
【0014】すなわち、本発明においては、しきい値電
圧Vthが相違する少なくとも2つのFETを構成する
に、そのゲート部を、不純物導入領域によるp−n接合
によって構成することにより、ゲート金属が半導体中に
拡散することを回避する。また、このp−n接合構成に
したことにより、ショットキー接合を用いた場合よりも
高い障壁電位を得ることができることによって、よりオ
ン抵抗の低減化が図られる。
【0015】また、本発明製造方法においては、第1お
よび第2の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちp−n接合の深さの設定
を行うようにしたことによって、いずれのFETに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
【0016】
【発明の実施の形態】本発明の実施形態を説明する。 〔第1の実施形態〕この実施形態においては、しきい値
電圧Vthを異にするそれぞれMODFET構造のEFE
TとDFETとによる第1および第2のFETが、共通
の基板上に形成された半導体装置、すなわち半導体集積
回路装置を構成する。この半導体装置の一例を、図1の
概略断面図を参照して説明するが、この例に限られるも
のではない。この場合、例えば半絶縁性GaAs基体よ
りなる基体21上に、例えばバッファ層22を介して順
次電子走行層となるチャネル層23、電子供給層となり
かつゲート接合が形成される第1導電型例えばn型のゲ
ート接合形成層24とが形成された基板31が構成され
る。
【0017】2次元電子ガス層29を横切って、図示の
例ではゲート接合形成層24、チャネル層23、バッフ
ァ層22を横切って、EFETの形成部とDFETの形
成部とを電気的に分離する分離領域25が形成され、こ
の分離領域25によって分離された各EFETの形成部
とDFETの形成部にそれぞれ互いに深さを異にする第
2導電型例えばp型の第1および第2の不純物導入領域
261および262が形成され、これら領域261およ
び262と、ゲート接合形成層、このMODFETにお
いては電子供給層24との間にそれぞれp−n接合によ
る深さを異にする第1および第2のゲート接合J1 およ
びJ2 を形成する。
【0018】第1および第2の不純物導入領域261お
よび262上には、それぞれ第1および第2ゲート電極
271および272をオーミックにコンタクトし、各第
1および第2の不純物導入領域261および262を挟
んでその両側の電子供給層(ゲート接合形成層)24上
に、それぞれ第1および第2のS/D領域電極281
A,281B、および282A,282Bをオーミック
にコンタクトする。
【0019】この構成による半導体装置は、共通の基板
31上の、それぞれ分離領域25によって電気的に分離
された領域に、それぞれチャネル層24の、電子供給層
すなわちゲート接合形成層24との界面に2次元電子ガ
ス層29が形成され、これら2次元電子層29に対向し
てゲート接合J1 およびJ2 が形成された第1および第
2のMODFETが形成される。これらMODFET
は、それぞれそのゲート接合J1 およびJ2 と2次元電
子層29との距離d1 およびd2 が、d1 <d2とされ
ていることにより、そのしきい値電圧が相違するMOD
FETが構成される。すなわち、EFETとDFETと
が構成される。
【0020】次に、図2および図3を参照して、図1に
示した半導体装置を製造する本発明による半導体装置の
製造方法の一実施形態の一例を説明する。この場合、先
ず図2Aに示すように、例えば半絶縁性GaAs基体よ
り成る基体21上に、全面的に順次、例えばMOCVD
(Metalorganic Chemical VaporDeposition: 有機金属
気相成長)法、あるいはMBE(Molecular Beam Epita
xy: 分子線エピタキシー)法等によってバッファ層2
2、チャネル層23、ゲート接合形成層24すなわち電
子供給層とを順次エピタキシャル成長した積層半導体層
を形成し、この上に絶縁層30を成膜する。
【0021】バッファ層22は、例えばそれぞれアンド
ープの厚さ50nmのAlGaAs層とGaAs層とが
交互に5層ずつ積層された構成による。チャネル層23
は、アンドープの例えば厚さ20nmのGaAs層によ
って構成される。ゲート接合形成層24すなわち電子供
給層は、例えば厚さ5nmのn型のAlGaAs層によ
って構成する。この場合のドーパントは例えばSiと
し、そのドーピング濃度は、例えば1〜5×1018atom
s /cm3 の範囲とする。このゲート接合形成層24すな
わち電子供給層の不純物濃度は、目的とする一方のFE
T、特にDFETのしきい値電圧と2端子ドレイン耐圧
の要求に応じて選ぶ。このようにして、チャネル層23
と電子供給層24との界面付近に、両者の電子親和力の
相違によって、2次元電子ガス層29が形成される。
【0022】また、この場合、図示しないが、電子供給
層24とチャネル層23との間に、クーロン散乱を低減
させるためのスペーサ層を、電子供給層24と同じ材料
で、例えば1〜4nmの厚さに介在させた構成とするこ
ともできる。
【0023】絶縁層30は、後述する不純物拡散のマス
クとして用いられることから、この不純物、例えばZn
の拡散に対するマスク効果を奏する材料および厚さに選
定される。このような絶縁層30としては、厚さ10n
m以上、例えば50nmの厚さを有する例えばSiN単
層膜、あるいはSiN層上にSiO2 層を積層した積層
膜構造とすることができる。
【0024】このようにして、基体21上に、積層半導
体層が形成されて構成された基板31に対し、図2Bに
示すように、素子間分離を行う分離領域25を形成す
る。この分離領域25の形成は、例えば酸素原子を、第
1および第2のFET、この例ではEFETとDFET
の各形成領域を囲んでその平面パターンが格子状をなす
ように、絶縁層30を通じてイオン注入する。この場合
の注入エネルギーは、濃度分布のピークが、電子供給層
すなわちゲート接合形成層24と重なるか、あるいは多
少電子供給層より深い所に位置するように選ぶ。この注
入エネルギーは、例えば150〜250keVとし、ド
ーズ量は、電子供給層のキャリア濃度が十分低下する程
度に、例えば5×1012〜1×1013cm-2とする。
【0025】次に、ゲート接合を構成する第1の拡散工
程を行う。このため、先ず、図2Cに示すように、絶縁
層30の、DFETの形成部のゲート部を形成する部分
に、第1の不純物導入窓30W1 を形成する。この窓3
0W1 の開口は、フォトリソグラフィによるパターンエ
ッチングによって行うことができる。すなわち、絶縁層
30上に、フォトレジスト(図示せず)を塗布し、これ
にパターン露光を行って後現像処理して、例えば露光部
におけるフォトレジストを除去し、此処に開口を形成
し、このフォトレジストをエッチングマスクとしてこの
開口を通じて露呈した絶縁層30を、エッチング除去
し、此処に不純物導入窓30W1 を穿設する。このエッ
チングは、例えばCF4 とH2 (またはO2 )によるガ
ス系を用いた反応性イオンエッチング、あるいはBHF
(バッファ−ドフッ酸)に基板31を浸漬するウエット
エッチングによることができる。
【0026】その後、上述のフォトレジスト(図示せ
ず)を除去し、その後、このようにして形成した絶縁層
30の不純物導入窓30W1 を通じて、第1の不純物拡
散工程を行って、不純物導入窓30W1 下に不純物導入
領域26を形成する。この不純物導入は、例えばp型不
純物のZnを、水素を搬送ガスとして供給し、更に、基
板からの砒素の脱離を防ぐため、雰囲気には、所要のガ
ス分圧でアルシン(AsH3 )を添加する。すなわち、
この不純物導入は、例えば基板温度600℃で、ジエチ
ル亜鉛Zn(CH3 2 とアルシンAsH3 とH2 との
ガスを供給することによって行う。
【0027】拡散の終了点の制御は、正味の拡散時間に
よって、あるいは、本出願人による出願に係る特開平1
0−284562号に開示された方法、または周知の水
銀プローブ法による所定のピンチオフ電圧に達したこと
を確認することによって行うことができる。そして、こ
の第1の不純物拡散の終了点の設定は、後述する第2の
不純物拡散が、第1の不純物導入窓30W1 を通じて重
ねてなされた状態で、最終的に得るEFETにおいて、
目的とするしきい値電圧が得られるように選定される。
【0028】次に、図3Aに示すように、更に、絶縁層
30に対し、基板31のDFETの形成部のゲート形成
部に、第2の不純物導入窓30W2 を形成する。この窓
30W2 の開口は、前述の第1の不純物導入窓30W1
の形成と同様の方法によることができる。
【0029】そして、この場合においても、第2の不純
物導入窓30W2 を形成するためのフォトレジストを除
去した後、絶縁層30をマスクとして、両第1および第
2の不純物導入窓30W1 および30W2 を通じて不純
物を拡散する第2の不純物拡散工程を行う。この第2の
不純物拡散工程は、先の第1の不純物拡散工程と同様の
方法によることができる。
【0030】このようにして、DFETとEFETの両
ゲート部に、それぞれp型の高不純物濃度の第1および
第2の不純物導入領域261および262によってp−
n接合による第1および第2のゲート接合J1 およびJ
2 を形成する。
【0031】このようにして形成された第1および第2
の不純物導入領域261および262は、第1の不純物
導入領域261においては、第1および第2の不純物拡
散工程がなされることによって、第2の不純物拡散工程
のみによって形成された第2の不純物導入領域262に
比して、深く拡散され、第1のゲート接合J1 は、第2
のゲート接合J2 より深い位置に形成される。すなわ
ち、第1および第2のゲート接合J1 およびJ2 と2次
元電子ガス層29との間隔d1 およびd2 は、d 1 <d
2 となる。
【0032】この拡散の終了点の制御は、第1の不純物
拡散工程におけると同様の方法によることができるが、
この場合、第1の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第1および第2不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Vthが得られるように制御される。
【0033】その後、図3Bに示すように、各窓30W
1 および30W2 を通じて各第1および第2の不純物導
入領域261および262上に第1および第2のゲート
電極271および272をオーミックにコンタクトす
る。
【0034】第1および第2のゲート電極271および
272は、例えば下層から順次Ti、Pt、Auの各金
属膜による3層金属層を、それぞれの膜厚を、50n
m、50nm、300nmとして例えば電子線蒸着法に
よって、各窓30W1 および30W2 を内を含んで全面
的に形成し、その後、この金属層をフォトリソグラフィ
を用いてパターン化することによって形成できる。すな
わち、この場合、全面的に形成したTi、Pt、Auの
各金属膜による金属層上に、全面的にフォトレジスト層
を塗布し、パターン露光、現像を行って、ゲート電極の
形成部を残し他部を除去し、このフォトレジスト層をマ
スクとして例えば中性Arビームでスパッタリングする
イオンミリングを行い、マスク下の金属膜を残して他部
を除去することによって金属膜のパターン化、すなわち
第1および第2のゲート電極271および272の形成
を同時に形成することができる。
【0035】その後、図1に示すように、ゲート接合形
成層24、すなわち電子供給層に対して、両不純物導入
領域261および262を挟んで、かつこれら領域26
1および262と所要の間隔を保持する位置に、電極コ
ンタクト窓30Wcを開口し、これら電極コンタクト窓
30Wcを通じて電子供給層24にS/D電極281A
および281B、282Aおよび282Bをオーミック
にコンタクトする。
【0036】これら電極コンタクト窓30WcおよびS
/D電極281A、281B、282A、282Bの形
成は、図3Bで示したゲート電極271および272の
形成後に、図示しないが、これらゲート電極271およ
び272を覆って全面的にフォトレジスト層を塗布し、
フォトリソグラフィによってフォトレジスト層に、電極
コンタクト窓30Wcの形成部上に開口を形成し、先
ず、このフォトレジスト層をマスクとしてこのフォトレ
ジスト層に形成した開口を通じて絶縁層30に対するエ
ッチングを行って電極コンタクト窓30Wcを開口す
る。このエッチングは、前述した第2の不純物導入窓3
0W1 および30W2 の形成と同様の手法によって形成
することができる。この場合、好ましくは、エッチング
時間を例えば50%程度過剰に設定するか、中性ラジカ
ルか、BHFを用いた等方性エッチングを加えることに
より、絶縁層30に対してわずかに横方向のエッチング
を進行させ、各窓30Wcの縁部にフォトレジスト層が
ひさし状に突出するオーバーハングが生じるようにす
る。
【0037】次に、更にこのフォトレジスト層を用いて
S/D電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓30Wcを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にS/D電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去と共に、このフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓30Wcを通じてゲ
ート接合形成層、すなわち電子供給層24に各S/D電
極281Aおよび281B、282Aおよび282Bの
被着がなされる。この電極材料は、例えばAuGe合金
とNiの2層膜とし、それぞれの膜厚は、例えば、17
0nmと45nmとする。電極材料の堆積には、抵抗加
熱蒸着法などの基板温度上昇の少ない方法を用いること
が好ましい。
【0038】その後、基板31を、フォーミングガス雰
囲気中で、400〜450℃で30秒〜90秒間加熱
し、S/D電極281Aおよび281B、282Aおよ
び282Bと、基板材料とを合金化させ、各S/D電極
のオーミックコンタクトを行う。
【0039】上述して得た半導体装置は、DFETとし
て最適化されたエピタキシャル半導体層を有する基板3
1を用いて、しきい値電圧が相違する、すなわち、上述
の例ではDFETとEFETによる第1および第2のF
ETが形成される。
【0040】そして、上述の本発明装置およびその製造
方法の例では、エッチング停止層を用いていないことか
ら、基板31の構成が簡潔であり、したがって、その製
造が簡潔となることから、基板31の製造コスト、エピ
タキシャル技術に関係する不良品の発生率の低減化が図
られる。
【0041】さらに、冒頭に述べたエッチング停止層に
起因する直列抵抗が除去されるため、より低いオン抵抗
や伝達利得、遮断周波数などを得ることができる。
【0042】また、DFETを構成する基板31に、E
FETを混載させるために増加する工程は、図3で説明
した第2の不純物導入窓30W2 の形成と、第1および
第2不純物導入領域261および262を形成する第2
回目の拡散工程のみであることから、その製造工程も簡
単となる。
【0043】また、これらのDFETとEFETは、共
にゲートがp−n接合で構成されているため、ショット
キーゲートによる場合におけるショットキー電極材料が
基板に拡散することによるショットキー特性の劣化が回
避されることから、特性劣化の耐性の向上、信頼性の向
上を図ることができる。
【0044】更に、p−n接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、EFETで構成したDCF
L型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、DFETにおいては、より低いオン抵
抗を得られる。この結果、RFスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【0045】上述した例では、S/D電極281A,2
81B、および282A,282Bを、直接ゲート接合
形成層(電子供給層)24にコンタクトする構成とした
場合であるが、ゲート接合形成層(電子供給層)24上
に高不純物濃度のキャップ層を設け、これにS/D電極
281Aおよび281B、282Aおよび282Bを形
成することによってよりコンタクト抵抗の低減化を図る
ことができる。
【0046】また、上述の実施形態においては、ゲート
接合形成層24を、MODFETの電子供給層自体によ
って構成した場合であるが、このゲート接合形成層を、
電子供給層上に形成した構成とすることもできる。次
に、この実施形態を挙げる。
【0047】〔第2の実施形態〕この実施形態において
も、共通の基板に、しきい値電圧が相違するFETとし
て、それぞれMODFET構造のEFETとDFETに
よる第1および第2のFETが、共通の基板上に形成す
る構成を有するものであるが、この実施形態において
は、ゲート接合形成層を、MODFETの電子供給層上
に設けた構成とした場合である。
【0048】その一例を、図4の概略断面図を参照して
説明する。しかしながら、この実施形態においても、図
4の例に限られるものではない。この例においては、ゲ
ート接合形成層24を、MODFETの電子供給層43
上に設けた構成とした場合で、また高不純物濃度のキャ
ップ層45を設け、この上に、S/D電極281A,2
81B、および282A,282Bをコンタクトする構
成とした場合である。また、この例では、チャネル層2
3すなわち電子走行層と、電子供給層43との間に、ス
ペーサ層42を介在させた構成とした場合である。
【0049】この例においても、例えば半絶縁性GaA
s基体よりなる基体21上に、例えばバッファ層22を
介して順次電子走行層となるアンドープのチャネル層2
3、アンドープのスペーサ層42、第1導電型例えばn
型の電子供給層43、第1導電型例えばn型のゲート接
合形成層24と、更にこの例では、第1導電型例えばn
型のエッチング停止層44と、第1導電型例えばn型の
高濃度のキャップ層45が形成された基板31が構成さ
れる。
【0050】キャップ層45からバッファ層22を横切
って、EFETの形成部とDFETの形成部とを電気的
に分離する分離領域25が形成され、この分離領域25
によって分離された各EFETの形成部とDFETの形
成部において、ゲート接合形成層24に、それぞれ互い
に深さを異にする第2導電型例えばp型の第1および第
2の不純物導入領域261および262が形成され、こ
れら領域261および262によって、p−n接合によ
る深さを異にする第1および第2のゲート接合J1 およ
びJ2 を形成する。
【0051】第1および第2の不純物導入領域261お
よび262上には、それぞれ第1および第2ゲート電極
271および272をオーミックにコンタクトし、これ
らを挟んでその両側のキャップ層45にそれぞれ第1お
よび第2のS/D領域電極281Aおよび281B、2
82Aおよび282Bをオーミックにコンタクトする。
【0052】この構成による半導体装置は、共通の基板
31上の、それぞれ分離領域25によって電気的に分離
された領域に、それぞれチャネル層24んスペーサ層4
2との界面に2次元電子ガス層29が形成され、これら
2次元電子層29に対向してゲート接合J1 およびJ2
が形成された第1および第2のMODFETが形成され
る。これらMODFETは、それぞれそのゲート接合J
1 およびJ2 と2次元電子層29との距離d1 およびd
2 が、d1 <d2 とされていることにより、そのしきい
値電圧Vthが相違するMODFETが構成される。すな
わち、EFETとDFETとが構成される。
【0053】次に、図5および図6を参照して、図4に
示した半導体装置を製造する本発明製造方法の一実施形
態の一例を説明する。この場合、先ず図5Aに示すよう
に、例えば半絶縁性GaAs基体より成る基体21上
に、全面的に順次、例えばMOCVD法、あるいはMB
E法等によってバッファ層22、チャネル層23、スペ
ーサ43、電子供給層44、ゲート接合形成層24、キ
ャップ層45とを順次エピタキシャル成長した積層半導
体層を形成して基板31を構成する。
【0054】バッファ層22は、例えばそれぞれアンド
ープの厚さ50nmのAlGaAs層とGaAs層とが
交互に5層ずつ積層された構成による。チャネル層23
は、アンドープの例えば厚さ20nmのGaAs層によ
って構成される。スペーサ層43は、例えば厚さ1〜4
nmのアンドープのAlGaAs層によって構成され
る。
【0055】電子供給層44は、例えば厚さ5nmのn
型のAlGaAs層によって構成する。この場合のドー
パントは例えばSiとし、そのドーピング濃度は、例え
ば1〜5×1018atoms/cm3 の範囲とする。このゲー
ト接合形成層24すなわち電子供給層の不純物濃度は、
目的とする一方のFET、特にDFETのしきい値電圧
と2端子ドレイン耐圧の要求に応じて選ぶ。
【0056】ゲート接合形成層24は、例えばn型の厚
さ80nmのGaAs層によって構成する。この場合、
ドーパントは例えばSiとし、そのドーピング濃度は、
目的とする一方のFET、特にDFETのしきい値電圧
と2端子ドレイン耐圧の要求に応じて選びものであり、
例えば3×1017atoms/cm3 とする。
【0057】エッチング停止層44は、例えば厚さ5n
mのn型のAlGaAs層によって構成する。n型のド
ーパントは、例えばSiとし、その濃度は、目的とする
一方のFET、特にDFETのしきい値電圧と2端子ド
レイン耐圧の要求に応じて選びものであり、例えば5×
1017atoms/cm3 とする。
【0058】キャップ層45は、例えばn型の厚さ例え
ば30nmのGaAs層によって構成する。この場合の
ドーパントも、例えばSiとし、その濃度は、S/D電
極281Aおよび281B、282Aおよび282B
を、十分低い低抵抗コンタクトし得る濃度の例えば5×
1018atoms/cm3 とする。
【0059】このようにして、基板21上に半導体層の
エピタキシャル成長がなされて形成された基板31に、
図5Bに示すように、素子間分離を行う分離領域25を
形成する。この分離領域25の形成は、例えば酸素原子
を、第1および第2のFET、この例ではEFETとD
FETの各形成領域を囲んでその平面パターンが格子状
をなすように、絶縁層30を通じてイオン注入する。こ
の場合の注入エネルギーは、濃度分布のピークが、電子
供給層すなわちゲート接合形成層24と重なるか、ある
いは多少電子供給層より深い所に位置するように選ぶ。
この注入エネルギーは、例えば150〜250keVと
し、ドーズ量は、電子供給層のキャリア濃度が十分低下
する程度に、例えば5×1012〜1×1013cm-2とす
る。
【0060】次に、DFETのゲート形成部に対するゲ
ート接合を構成する第1の拡散工程を行う。このため、
先ず、図5Bに示すように、EFETとDFETの各ゲ
ート形成部のキャップ層45に、第1および第2の開口
45W1 および45W2 を形成する。この開口の形成
は、GaAsによるキャップ層45と、この下に配置さ
れたAlGaAsによるエッチング停止層とのエッチン
グ性の相違を用いた例えばクエン酸系のエッチング液に
よる選択性エッチングによって行うことができる。すな
わち、まず、図示しないがキャップ層45上に全面的に
フォトレジスト層を塗布し、フォトリソグラフィによっ
て、開口45W1 および45W2 の形成部上に開口を形
成し、このフォトレジスト層をエッチングマスクとし
て、上述の選択性エッチングを行って、エッチング停止
層44におけるエッチング速度が低下した時点で、この
エッチング停止層4が除去される程度のオーバーエッチ
ングを行ってゲート接合形成層24を露出する開口45
1 および45W2 を穿設する。あるいは、例えばSi
Cl4 とCF4 とH2 とのガスを用いたRIE(反応性
イオンエッチング)によって開口45W1 および45W
2 を穿設する。
【0061】その後、図5Cに示すように、開口45W
1 および45W2 内を含めて全面的に絶縁層30を被着
し、更にフォトリソグラフィによって開口45W1 内に
この開口45W1 の内縁部より内側に位置して第1の不
純物導入窓30W1 を形成する。
【0062】絶縁層30は、例えばプラズマCVD法に
よって形成したSiNによって構成する。このプラズマ
CVD法は、例えば基板温度300℃とし、5.3Pa
とし、SiH4 を115sccm、N2 を44sccmで
供給し、約60mW/cm2 のパワー密度で行うことがで
きる。
【0063】この絶縁層30に対する第1の不純物導入
窓30W1 の形成は、例えばRIEによって行うことが
できる。このRIEは、例えばCF4 を21sccm
で、H 2 を3sccmで供給し、約30mW/cm2
2.5Paの条件で行うことができる。
【0064】そして、この絶縁層30の不純物導入窓3
0W1 を通じて、第1の不純物拡散を行う。この拡散お
よびその停止は、前述の第1の実施形態と同様の方法に
よることができる。すなわち、この場合においても、こ
の第1の不純物拡散の終了点の設定は、後述する第2の
不純物拡散が、第1の不純物導入窓30W1 を通じて重
ねてなされた状態で、最終的に得るEFETにおいて、
目的とするしきい値電圧Vthが得られるように選定され
る。
【0065】次に、図6Aに示すように、更に、絶縁層
30に対し、基板31のDFETの形成部のゲート形成
部に、第2の不純物導入窓30W2 を、この場合におい
ても開口45W2 の内縁部より内側に位置して第2の不
純物導入窓30W2 を形成する。この第2の不純物導入
窓30W2 は、前述の第1の不純物導入窓30W1 の形
成と同様の方法によることができる。そして、第1およ
び第2の不純物導入窓30W1 および30W2 を通じて
不純物を拡散する第2の不純物拡散工程を行う。この第
2の不純物拡散工程は、先の第1の不純物拡散工程と同
様の方法によることができる。
【0066】このようにして、DFETとEFETの両
ゲート部に、それぞれp型の高不純物濃度の第1および
第2の不純物導入領域261および262によってp−
n接合による第1および第2のゲート接合J1 およびJ
2 を形成する。
【0067】このようにして形成された第1および第2
の不純物導入領域261および262は、第1の不純物
導入領域261においては、第1および第2の不純物拡
散工程がなされることによって、第2の不純物拡散工程
のみによって形成された第2の不純物導入領域262に
比して、深く拡散され、第1のゲート接合J1 は、第2
のゲート接合J2 より深い位置に形成される。すなわ
ち、第1および第2のゲート接合J1 およびJ2 と2次
元電子ガス層29との間隔d1 およびd2 は、d 1 <d
2 となる。
【0068】この拡散の終了点の制御は、第1の不純物
拡散工程におけると同様の方法によることができるが、
この場合、第1の不純物拡散工程で、その拡散深さが所
要の深さに制御されて、これら第1および第2不純物拡
散工程後において、両ゲートに関して、それぞれ同時に
所望のしきい値電圧Vthが得られるように制御される。
【0069】その後、図6Bに示すように、各窓30W
1 および30W2 を通じて各第1および第2の不純物導
入領域261および262上に第1および第2のゲート
電極271および272をオーミックにコンタクトす
る。
【0070】これら第1および第2のゲート電極271
および272は、図3Bで説明したと同様の方法および
構成とすることができる。
【0071】このようにして、不純物導入領域261お
よび262上にそれぞれ第1および第2のゲート電極2
71および272が形成された各EFETおよびDFE
Tのゲートが構成される。その後、図4に示すように、
これら各EFETおよびDFETの形成部において、各
ゲートを挟んでその両側のキャップ層45に、それぞれ
S/D電極281A,281B、および282A,28
2Bを形成する。これら電極コンタクト窓30Wcおよ
びS/D電極281A,281B、および282A,2
82Bの形成は、前述した第1の実施形態における例で
説明したと同様に、図示しないが、これらゲート電極2
71および272を覆って全面的にフォトレジスト層を
形成し、フォトリソグラフィによって電極コンタクト窓
30Wcの形成部上に開口を形成し、先ず、このフォト
レジスト層をマスクとしてこのフォトレジスト層に形成
した開口を通じて絶縁層30に対するエッチングを行っ
て電極コンタクト窓30Wcを開口する。この場合にお
いても、好ましくは、エッチング時間を例えば50%程
度過剰に設定するか、中性ラジカルか、BHFを用いた
等方性エッチングを加えることにより、絶縁層30に対
してわずかに横方向のエッチングを進行させ、各窓30
Wcの縁部にフォトレジスト層がひさし状に突出するオ
ーバーハングが生じるようにする。
【0072】次に、更にこのフォトレジスト層を用いて
S/D電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓30Wcを通じて、ゲート接合形
成層の表面に被着するように、フォトレジスト層上に渡
って全面的にS/D電極を構成するオーミック電極材料
を堆積させる。次に、アセトンなどの有機溶剤を用いて
フォトレジストを層を除去し、このフォトレジスト層の
除去とともにこのフォトレジスト層上に形成された部分
の電極材料を除去する。すなわち、リフトオフする。こ
のようにして、各電極コンタクト窓30Wcを通じてキ
ャップ層45に各S/D電極281A,281B、およ
び282A,282Bの被着がなされる。この電極材料
は、前述したと同様に、例えばAuGe合金とNiの2
層膜とし、それぞれの膜厚は、例えば、170nmと4
5nmとする。電極材料の堆積には、抵抗加熱蒸着法な
どの基板温度上昇の少ない方法を用いることが好まし
い。
【0073】その後、基板31を、フォーミングガス雰
囲気中で、400〜450℃で30秒〜90秒間加熱
し、S/D電極281Aおよび281B、282Aおよ
び282Bと、基板材料とを合金化させ、各S/D電極
のオーミックコンタクトを行う。
【0074】このようにして、DFETとして最適化さ
れたエピタキシャル半導体層を有する基板31を用い
て、しきい値電圧Vthを異にする、すなわち、上述の例
では、DFETとEFETの両方が形成される。
【0075】この第2の実施形態の図4〜図5で説明し
た例では、エッチング停止層44を設けたことにより、
ゲート接合J1 およびJ2 の形成、すなわち不純物導入
領域261および262の形成の第1および第2の拡散
工程における不純物拡散の開始点が、エッチング停止層
44によって規定されるため、DFETとEFETのし
きい値電圧の差を、より精度よく制御できる。
【0076】また、上述の第1および第2実施形態にお
いては、第1および第2のFET、すなわちDFETと
EFETが、ともにMODFETである場合であるが、
これら第1および第2のFETの例えばDFETとEF
ETが、ドープドチャネル型MISFETいわゆるHF
ETである場合、あるいは接合ゲート型のJFETによ
って構成する場合、あるいはこれらの組み合わせによる
構成とすることができる。
【0077】〔第3の実施形態〕この実施形態において
は、第1および第2のFETとしてのDFETとEFE
Tを、共にHFETとした場合である。図7を参照して
この場合の一例を説明するが、この例に限られるもので
はない。図7において、図4と対応する部分には同一符
号を付して重複説明を省略するが、この例においては、
基板31が、同様に例えば半絶縁性のGaAs基板より
成り、これの上に、前述したように、例えばアンドープ
のAlGaAs層とGaAs層の繰り返し積層によるバ
ッファ層22、第1導電型例えばn型のGaAsあるい
はAlGaAsによるチャネル層23、バンドギャップ
がチャネル層23に比し大のアンドープのInGaAs
層によるバリア層を構成するゲート接合形成層24、n
型の高濃度のGaAsによるキャップ層45を順次前述
したと同様に、MOCVD、MBE法等によってエピタ
キシャル成長して基板31を構成する。
【0078】その後は、第2の実施形態において説明し
たと同様の方法によって、分離領域25の形成、第1お
よび第2の拡散工程によって不純物導入領域261およ
び262の形成、第1および第2のゲート電極271お
よび272の形成、S/D電極281A,281B、お
よび282A,282Bの形成を行う。
【0079】尚、この図7に示す例においては、エッチ
ング停止層の形成を省略した場合であるが、この場合に
おいても、必要に応じて、図4におけるエッチング停止
層44を形成することもできる。
【0080】〔第4の実施形態〕この実施形態において
は、第1および第2のFETとしてのDFETとEFE
Tを、共にJFETとした場合である。図8および図9
を参照してその製造方法と共にその一例を説明するが、
この例に限られるものではない。先ず図8Aに示すよう
に、例えば半絶縁性の(100)結晶面によるGaAs
による基体21を用意し、その表面に例えば厚さ50n
mの例えばSiN膜による表面層20を、SiH4 とN
2 のガス系による温度300℃でのプラズマCVD法等
によって形成する。
【0081】図8Bに示すように、この基体21の表面
層20を有する一主面側に、表面層20を通じてEFE
TとDFETの形成部にそれぞれ第1導電型例えばn型
のゲート接合形成層24を、イオン注入によって形成し
て、基板31を構成する。このイオン注入は、例えばS
+ を100keVで1.5×1013cm-2のドーズ量で
イオン注入するかあるいはMg+ + を220keVで
1.5×1012cm-2のドーズ量でイオン注入することに
よって形成する。
【0082】図8Cに示すように、図8Bの表面層20
を例えばBHFに基板31を浸漬して除去し、AsH3
中で800℃のアニールを行ってイオン注入した不純物
の活性化を行う。
【0083】図8Dに示すように、ゲート接合形成層2
4が形成された基板31の表面に拡散マスク層となる絶
縁層30を、上述した表面層20の形成と同様の方法に
よって形成し、この絶縁層30のEFETの形成部側の
ゲート接合形成層24上に、第1の不純物導入窓30W
1 を開口する。この窓30W1 の形成は、例えばCF 4
を21sccm、H2 を3sccmで供給し、2.5Pa、30
mW/cm-2のパワーによる反応性イオンエッチングによ
って形成することができる。
【0084】その後、図9Aに示すように、第1の不純
物導入窓30W1 を通じて、気相拡散によって不純物導
入領域26を形成する。この気相拡散は、例えばZn
(CH 3 2 とAsH3 とH2 とを供給し、基板温度6
00℃で行うことができる。
【0085】次に、図9Bに示すように、絶縁層30に
対し、第2の不純物導入窓30W2を開口し、両窓30
1 および30W2 を通じて不純物の気相拡散を行う。
この場合の窓30W2 の開口と、不純物の気相拡散は、
図9Aの工程と同様の方法によることができる。
【0086】このようにすると、各窓30W1 および3
0W2 下にそれぞれ第1および第2の不純物導入領域2
61および262が形成され、それぞれ第1および第2
p−n接合J1 およびJ2 が形成される。そして、この
例においても第1の不純物導入窓30W1 に関しては2
度の拡散がなされたことにより、接合J1 の深さは、J
2 の深さより深くなり、それぞれしきい値電圧を異にす
る第1および第2のFETが構成される。
【0087】一方、第1の実施形態で説明したと同様の
方法によって、電極コンタクト窓30cを形成して、S
/D電極281A,281B、および282A,282
Bを形成する。
【0088】尚、上述した各例においては、所望のしき
い値電圧を有する2つFETを形成する場合について示
したが、3つのFETを構成する場合に適用することも
できるし、他の回路素子を、共通の基板31に形成する
こともできる。
【0089】また、上述した例では、第1導電型がn型
とした場合であるが、第1導電型がp型で第2導電型が
n型とすることもできなど、本発明装置および方法は、
上述した例に限られるものではない。
【0090】
【発明の効果】上述したように、本発明においては、共
通の基板に形成したしきい値電圧を異にする少なくとも
第1および第2の2つのFET、例えばDFETとEF
ETは、ともにゲートがp−n接合で構成されているた
め、ショットキーゲート構成とする場合におけるショッ
トキー電極材料が基板に拡散することによるショットキ
ー特性の劣化が回避されることから、特性劣化の耐性の
向上、信頼性の向上を図ることができる。
【0091】更に、p−n接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、EFETで構成したDCF
L型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、DFETにおいては、より低いオン抵
抗を得られる。この結果、RFスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【0092】また、本発明製造方法においては、第1お
よび第2の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちp−n接合の深さの設定
を行うようにしたことによって、いずれのFETに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
【0093】また、基板構造が簡潔化されることによ
り、その作製が容易となるので、製造コストの低下と、
不良品の発生率の低減化をはかることができる。
【0094】更に、エッチング停止層は、第1および第
2の電界効果トランジスタに関してそれぞれ設けること
がなく、少なくとも一方に関して、このエッチング停止
層が用いられない構成としたことにより、このエッチン
グ停止層に起因する直列抵抗の低減、したがって、FE
TとEFETの両方において、より低いオン抵抗や伝達
利得、遮断周波数などを得ることができる。
【0095】また、2つ以上のしきい値電圧Vthを異に
するFETを混載させるために必要な工程数の増加は、
第2の不純物導入窓の形成工程だけであるから、工程数
の減少を図ることができ、量産性の向上を図ることがで
きる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一例の概略断面図で
ある。
【図2】A〜Cは、本発明による半導体装置の一例の一
製造方法の工程図(その1)である。
【図3】AおよびBは、本発明による半導体装置の一例
の一製造方法の工程図(その2)である。
【図4】本発明による半導体装置の他の一例の概略断面
図である。
【図5】A〜Cは、本発明による半導体装置の製造方法
の一例の工程図(その1)である。
【図6】AおよびBは、本発明による半導体装置の製造
方法の一例の工程図(その2)である。
【図7】本発明による半導体装置の他の例の概略断面図
である。
【図8】A〜Dは、本発明による半導体装置の例の製造
方法の一例の工程図(その1)である。
【図9】A〜Dは、本発明による半導体装置の例の製造
方法の一例の工程図(その2)である。
【図10】従来の半導体装置の概略断面図である。
【符号の説明】 1・・・半絶縁性基体、2・・・チャネル層、3・・・
電極供給層、4・・・しきい値制御層、5・・・第1の
エッチング停止層、6・・・第1のオーミックコンタク
ト層、7・・・第2のエッチング停止層、8・・・第2
のオーミックコンタクト層、9R,10R・・・凹部、
9,10・・・ゲート電極、11〜14ソースないしは
ドレイン電極、20・・・表面層、21・・・基体、2
2・・・バッファ層、23・・・チャネル層、24・・
・ゲート接合形成層、25・・・分離領域、261・・
・第1の不純物導入領域、262・・・第2の不純物導
入領域、26・・・不純物導入領域、271・・・第1
のゲート電極、272・・・第2のゲート電極、281
Aおよび281B・・・第1のソースないしはドレイン
領域、282Aおよび282B・・・第2のソースない
しはドレイン領域、29・・・2次元電子ガス層、30
・・・絶縁層(マスク層)、30W1 ・・・第1の不純
物導入窓、30W2 ・・・第2の不純物導入窓、30W
c・・・電極コンタクト窓、31・・・基板、42・・
・スペーサ層、43・・・電子供給層、44・・・エッ
チング停止層、45・・・キャップ層、J1 ・・・第1
のゲート接合、J2 ・・・第2のゲート接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/812 Fターム(参考) 5F032 AA03 AA07 CA06 CA10 CA16 DA43 5F102 GA02 GA04 GB01 GC01 GD04 GD10 GJ05 GK05 GK06 GK08 GL05 GM06 GN05 GQ01 GR01 GR10 GS02 GS04 GT03 GV06 GV07 GV08 HC01 HC05 HC07 HC15 HC19

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 共通の基板に、しきい値電圧を異にする
    少なくとも第1および第2の2つの電界効果トランジス
    タが形成されて成る半導体装置であって、 上記第1および第2の電界効果トランジスタのゲート部
    に第1および第2の不純物導入領域による深さを異にす
    るそれぞれp−n接合による第1および第2のゲート接
    合が形成されて成ることを特徴とする半導体装置。
  2. 【請求項2】 上記第1および第2の電界効果トランジ
    スタの少なくとも一方が、変調ドープ型電界効果トラン
    ジスタ(MODFET)であることを特徴とする請求項
    1に記載の半導体装置。
  3. 【請求項3】 上記第1および第2の電界効果トランジ
    スタの少なくとも一方が、ドープドチャネル型の金属−
    真性半導体−半導体構造ゲート部を有する電界効果トラ
    ンジスタ(ドープドチャネル型MISFET)であるこ
    とを特徴とする請求項1に記載の半導体装置。
  4. 【請求項4】 上記第1および第2の電界効果トランジ
    スタが、接合型電界効果トランジスタ(JFET)であ
    ることを特徴とする請求項1に記載の半導体装置。
  5. 【請求項5】 共通の基板に、しきい値電圧を異にする
    少なくとも第1および第2の2つの電界効果トランジス
    タが形成されて成る半導体装置の製造方法であって、 基体上に、少なくともゲート接合形成半導体層を有する
    半導体層を形成する半導体基板が用意され、 上記半導体層上に、上記第1の電界効果トランジスタの
    ゲート形成部に第1の不純物導入窓が形成されたマスク
    層を形成する工程と、 該マスク層の上記第1の不純物導入窓を通じて不純物を
    拡散する第1の不純物拡散工程と、 上記マスク層の上記第2の電界効果トランジスタのゲー
    ト形成部に第2の不純物導入窓を形成する工程と、 上記第1および第2の不純物導入窓を通じて同時に不純
    物を拡散して上記第1および第2の不純物導入窓下に、
    互いに深さを異にする第1および第2の不純物導入領域
    を形成して上記第1および第2電界効果トランジスタの
    ゲート部を形成する第1および第2のゲート接合を形成
    する不純物拡散工程とを有することを特徴とする半導体
    装置の製造方法。
  6. 【請求項6】 上記基体上の上記半導体層の成膜工程に
    おいて、該半導体層の上面から所定の深さにエッチング
    停止層を設け、上記マスク層に対する上記第2の不純物
    導入窓の形成工程で、上記半導体層の表面から、上記エ
    ッチング停止層までエッチングする工程を含むことを特
    徴とする請求項5に記載の半導体装置の製造方法。
  7. 【請求項7】 上記第1および第2の不純物拡散工程
    が、Znの気相拡散によることを特徴とする請求項5に
    記載の半導体装置の製造方法。
  8. 【請求項8】 上記マスク層が、SiN層によることを
    特徴とする請求項5に記載の半導体装置の製造方法。
  9. 【請求項9】 上記基体が、GaAs基体であることを
    特徴とする請求項5に記載の半導体装置の製造方法。
  10. 【請求項10】 上記第1および第2の電界効果トラン
    ジスタの少なくとも一方が、変調ドープ型電界効果トラ
    ンジスタ(MODFET)であることを特徴とする請求
    項5に記載の半導体装置の製造方法。
  11. 【請求項11】 上記第1および第2の電界効果トラン
    ジスタの少なくとも一方が、ドープドチャネル型の金属
    −真性半導体−半導体構造ゲート部を有する電界効果ト
    ランジスタ(ドープドチャネル型MISFET)である
    ことを特徴とする請求項5に記載の半導体装置の製造方
    法。
  12. 【請求項12】 上記第1および第2の電界効果トラン
    ジスタが、接合型電界効果トランジスタ(JFET)で
    あることを特徴とする請求項5に記載の半導体装置の製
    造方法。
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