JP2000196028A

JP2000196028A - 半導体装置とその製造方法

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Publication number: JP2000196028A
Application number: JP10374568A
Authority: JP
Inventors: Tsutomu Imoto; 努井本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-14

Abstract

(57)【要約】【課題】互いにしきい値電圧を異にする少なくとも２
つのＦＥＴを有する半導体装置を、簡潔に、高い信頼性
をもって構成することができるようにする。【解決手段】共通の基板７１に、しきい値電圧を異に
する少なくとも第１および第２の２つの電界効果トラン
ジスタが形成される半導体装置であって、第１の電界効
果トランジスタは、そのゲートが非合金化ショットキー
接合Ｊ₁による構成とされ、第２の電界効果トランジス
タは、そのゲートが合金化ショットキー接合Ｊ₂による
構成として、しきい値電圧を異にする電界効果トランジ
スタを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置とその製
造方法、特に共通の基板にしきい値電圧を異にする少な
くとも２つの電界効果トランジスタ（ＦＥＴ）を有する
半導体装置とその製造方法に係わる。

【０００２】

【従来の技術】携帯電話を初めとする移動体通信システ
ムでは、音声や画像の伝送のために、マイクロ波帯から
ミリ波帯の電波が利用されている。このような高周波信
号の送受信における増幅やスイッチング、ミキシングに
は、現在は、化合物半導体に形成されたショットキー型
電界効果トランジスタ（ＭＥＳＦＥＴ）や、接合型電界
効果トランジスタ（以下ＪＦＥＴという）などの電界効
果トランジスタ（ＦＥＴ）が多く使用されている。中で
も変調ドープ型ＦＥＴ（以下ＭＯＤＦＥＴという）は、
より高い周波数まで利得を確保できることや、構造的に
素子の雑音電力が低いこと、さらに、パワーアンプを構
成したときに高い効率が得られることや、スイッチを構
成したときに挿入損を下げられることから、ＭＭＩＣ(M
onolithicMicrowave Integrated Circuit) には広く利
用されている。

【０００３】このようなＭＯＤＦＥＴを用いたＭＭＩＣ
において、比較的消費電力の低いＤＣＦＬ（Direct Cou
pled FET Logic) 型の論理回路を内蔵したものが要望さ
れるようになった。この論理回路は、例えばＳＰｎＴ
（ｎは、１，２，３，・・・）スイッチでは、内蔵する
デコーダを構成するために必要となる。

【０００４】ＤＣＦＬ回路には、エンハンスメント型Ｆ
ＥＴ（以下ＥＦＥＴという）が必要であるが、前述した
パワーアンプなどは、主にデプリーション型ＦＥＴ（以
下ＤＦＥＴという）を用いて構成されるので、論理回路
を内蔵したＭＭＩＣでは、ＤＦＥＴとＥＦＥＴとを同一
基板上に構成することが必要となる。

【０００５】このような、ＭＯＤＦＥＴによるＤＦＥＴ
とＥＦＥＴとを、同一基板上に形成する方法としては、
例えば米国特許第４，６１５，１０２号に開示された方
法がある。図５は、この方法によって形成された半導体
装置の概略断面図を示す。この場合、例えば半絶縁性Ｇ
ａＡｓ基体よりなる半絶縁性基体１上に、順次アンドー
プＧａＡｓによるチャネル層２、ｎ型のＡｌＧａＡｓに
よる電子供給層３、ｎ型のＧａＡｓによるしきい値制御
層４、ｎ型ＡｌＧａＡｓ層による第１のエッチング停止
層５、ｎ型ＧａＡｓによる第１のオーミックコンタクト
層６、ｎ型ＡｌＧａＡｓによる第２のエッチング停止層
７、ｎ型ＧａＡｓによる第２のオーミックコンタクト層
８をエピタキシャル成長した積層半導体を形成する。そ
して、この積層半導体層を横切って、ＤＦＥＴとＥＦＥ
Ｔとの形成部間を例えば溝形成によって素子間分離し、
ＥＦＥＴ形成部における第２のオーミックコンタクト層
８を除去する。また、ＤＦＥＴとＥＦＥＴの各ゲート形
成部に、互いに深さを異にする凹部９Ｒおよび１０Ｒを
形成し、ここにショットキーゲート電極９および１０を
形成し、これら各ゲート電極９および１０をそれぞれ挟
んでその両側に、それぞれソースないしはドレイン電極
（以下Ｓ／Ｄ電極という）１１、１２、１３、１４をオ
ーミックにコンタクトする。

【０００６】このようにして、それぞれゲート電極９お
よび１０とチャネル層２との間隔、すなわちいわゆるバ
リア層の厚さが異なることによるそれぞれ異なる所要の
しきい値電圧Ｖ_thを有するＤＦＥＴとＥＦＥＴとを構成
している。

【０００７】この場合、ＤＦＥＴとＥＦＥＴのしきい値
電圧Ｖ_thの差を精度よく制御するためには、ゲート電極
９および１０が形成される凹部９Ｒおよび１０Ｒの深さ
の差を精度よく制御する必要があり、このため、しきい
値制御層４の厚さを正確に選定し、かつエッチング停止
層５および６による凹部の深さを高精度に制御する。

【０００８】しかしながら、この方法によって作製され
たＤＦＥＴは、第１および第２のエッチング停止層５お
よび７を横切って、すなわちしきい値電圧を異にするＦ
ＥＴの数に対応する２つのエッチング停止層を横切って
ドレイン電流を通ずるという構成が採られることから、
これらエッチング停止層の電位障壁に依存するあるいは
これらエッチング停止層５および７の厚さおよびキャリ
ア濃度に依存する直列抵抗が、特にＤＦＥＴの特性のオ
ン抵抗や伝達利得を劣化させる原因となる。したがっ
て、ＥＦＥＴとＤＦＥＴとを同一基板上に混載させるが
ために、その特性、特に一方のＦＥＴ、上述の従来例で
はＤＦＥＴの特性に大きな犠牲が強いられることにな
る。

【０００９】また、このように、しきい値電圧を異にす
るＦＥＴの数に応じた、すなわち例えば２つのしきい値
電圧を異にするＦＥＴを有する半導体装置を構成する場
合には２つのエッチング停止層を設けることから、基板
構造が複雑となり、製造コストが高くなるというおそれ
がある。

【００１０】これを回避する方法としては、上述した２
つのエッチング停止層を全て排除すか、あるいは少なく
ともその一のエッチング停止層を排除することが考えら
れるが、この場合は、両ＦＥＴのゲートの深さの制御に
問題が生じる。

【００１１】また、ショットキーゲートによるＭＯＤＦ
ＥＴによってＤＦＥＴとＥＦＥＴによる半導体装置、す
なわち半導体集積回路においては、信頼性に問題があ
る。すなわち、ショットキー接合は、高温バイアス条件
下でショットキー電極材料が基板側に拡散し、整流性が
劣化することは知られているところであり、これによっ
て、信頼性に問題がある。

【００１２】

【発明が解決しようとする課題】本発明は、互いにしき
い値電圧Ｖ_thを異にする少なくとも２つのＦＥＴを有す
る半導体装置をこれらＦＥＴの数に応じたエッチング停
止層を設けることなく、高精度に構成することができ、
更に、そのＦＥＴの少なくとも１つをＭＯＤＦＥＴによ
って構成する場合においても、信頼性の向上を図ること
ができるようにした半導体装置およびその製造方法を提
供するものである。

【００１３】

【課題を解決するための手段】本発明による半導体装置
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れる半導体装置であって、第１の電界効果トランジスタ
は、そのゲートが合金化ショットキーゲート構成とさ
れ、第２の電界効果トランジスタは、そのゲートが非合
金化ショットキーゲート構成とされた構成とする。

【００１４】また、本発明による半導体装置の製造方法
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置の製造方法であって、基体上に、少
なくともゲート接合形成層を有する半導体層を成膜し、
この半導体層上に絶縁層を形成する共通の基板が用意さ
れる。そして、この半導体層上の絶縁層の第１の電界効
果トランジスタのゲート形成部に第１のゲート形成窓を
形成する工程と、この第１のゲート形成窓を通じて上記
ゲート接合形成層に非合金化ショットキー金属を被着す
る工程と、絶縁層の第２の電界効果トランジスタのゲー
ト形成部に第２のゲート形成窓を形成する工程と、この
第２のゲート形成窓を通じてゲート接合形成層に合金化
ショットキー金属を被着形成してショットキー接合を被
着形成する工程とを採って互いにしきい値電圧を異にす
る第１および第２電界効果トランジスタを有する目的と
する半導体装置を構成する。

【００１５】すなわち、本発明においては、しきい値電
圧Ｖ_thが相違する少なくとも２つのＦＥＴを、一方の電
界効果トランジスタ（ＦＥＴ）のゲートを非合金化ショ
ットー接合によって構成し、他方のＦＥＴのゲートを合
金化ショットー接合によって構成とすることによって、
両接合の深さを変え、主としてこの深さの相違によって
しきい値電圧Ｖ_thが相違するＦＥＴ、したがって、例え
ばＥＦＥＴとＤＦＥＴとを構成することができるように
するものである。

【００１６】また、本発明製造方法においては、上述し
たように、両ＦＥＴのしきい値電圧を、非合金化と合金
化ショットキー接合によって異ならしめる構成としたこ
とによって、エッチング停止層を設ける場合において
も、ＦＥＴの数の総数のエッチング停止層を形成する必
要を回避できる。

【００１７】

【発明の実施の形態】本発明の実施形態を説明する。〔第１の実施形態〕この実施形態においては、しきい値
電圧Ｖ_thを異にするＦＥＴとして、それぞれＭＯＤＦＥ
Ｔ構成のＤＦＥＴ（第１のＦＥＴ）とＥＦＥＴ（第２の
ＦＥＴ）とが、共通の基板上に形成された半導体装置、
すなわち半導体集積回路装置を構成する。この半導体装
置の一例を、図１の概略断面図を参照して説明するが、
この例に限られるものではない。この例では、例えば半
絶縁性ＧａＡｓ基体よりなる基体５１上に、バッファ層
５２を介して順次電子走行層となるチャネル層５３、ス
ペーサ層５４、電子供給層５５、ゲート接合が形成され
る第１導電型のゲート接合形成層５６、エッチング停止
層５７、キャップ層５８による半導体層６１が形成され
た基板７１が構成される。

【００１８】半導体層６１を横切って、ＥＦＥＴの形成
部とＤＦＥＴの形成部とを電気的に分離する分離領域８
１が形成される。そして、この分離領域８１によって分
離されたＤＦＥＴの形成部において、第１導電型のゲー
ト接合形成層５６に対して非合金化ショットキー金属を
被着形成することによって非合金化ショットキー接合Ｊ
₁を形成して第１のＦＥＴ、この例ではＤＦＥＴを形成
すると共に、この非合金化ショットキー金属によってゲ
ート電極、すなわち第１のゲート電極２７１を構成す
る。

【００１９】また、分離領域８１によって分離されたＥ
ＦＥＴの形成部において、合金化ショットキー金属を被
着形成することによって合金化ショットキー接合Ｊ₂を
形成して第２のＦＥＴ、この例ではＥＦＥＴを形成する
と共に、この合金化ショットキー金属によってゲート電
極、すなわち第２のゲート電極２７２を構成する。

【００２０】この構成によって第１および第２のＦＥＴ
を、主として両ショットキー接合Ｊ ₁およびＪ₂の深さ
の相違によって目的とする異なるしきい値電圧に設定す
る。

【００２１】また、各第１および第２のゲート電極２７
１および２７２の各両側のキャップ層５８にＳ／Ｄ電極
２８１Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂを配
置形成する。

【００２２】この構成による半導体装置は、共通の基板
７１上の、それぞれ分離領域８１によって電気的に分離
された領域に、それぞれチャネル層５３の、電子供給層
すなわちゲート接合形成層５５とのスペーサ層５４を介
する界面に、ＤＦＥＴの形成部においては２次元電子ガ
ス層８３が形成され、ＥＦＥＴの形成部においては所定
のしきい値電圧で２次元電子ガス層８３が形成される構
成とされる。

【００２３】次に、図２および図３を参照して、図１に
示した半導体装置を製造する本発明による半導体装置の
製造方法の一実施形態の一例を説明する。この場合、先
ず図２Ａに示すように、例えば半絶縁性ＧａＡｓ基体よ
り成る基体５１上に、全面的に順次、例えばＭＯＣＶＤ
（Metalorganic Chemical VaporDeposition: 有機金属
気相成長）法、あるいはＭＢＥ（Molecular Beam Epita
xy: 分子線エピタキシー）法等によって順次バッファ層
５２、電子走行層となるチャネル層５３、スペーサ層５
４、電子供給層５５、ゲート接合が形成される第１導電
型のゲート接合形成層５６、エッチング停止層５７、キ
ャップ層５８をエピタキシャル成長して半導体層６１を
形成する。また、この半導体層６１上に、この上に絶縁
層８４を形成する。

【００２４】バッファ層５２は、例えばそれぞれアンド
ープのそれぞれ厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡ
ｓ層とが交互に５層ずつ積層された構成とする。チャネ
ル層５３すなわち電子走行層は、アンドープの例えば厚
さ２０ｎｍのＧａＡｓ層によって構成される。スペーサ
層５４は、例えばアンドープの例えば厚さ１〜４ｎｍの
ＡｌＧａＡｓ層によって構成される。電子供給層５５
は、第１導電型例えばｎ型の厚さ５ｎｍのＡｌＧａＡｓ
層によっ構成する。この電子供給層５５のドーパント
は、例えばＳｉとし、その不純物濃度は、例えば１〜５
×１０¹⁸atoms ／cm³の範囲で、目的とするＤＦＥＴの
しきい値電圧Ｖ_thと２端子ドレイン耐圧に応じて選定す
る。

【００２５】ゲート接合形成層５６は、例えば厚さ８０
ｎｍの第１導電型の例えばｎ型のＧａＡｓ層によって構
成する。この場合のドーパントは例えばＳｉとし、その
濃度は、同様に、ＤＦＥＴのしきい値電圧と２端子ドレ
イン耐圧の要求に応じて選び、例えば３×１０¹⁷atoms
／cm³に選定する。

【００２６】エッチング停止層５７は、例えば厚さ５ｎ
ｍの第１導電型例えばｎ型のＡｌＧａＡｓ層によって構
成する。ｎ型のドーパントは、例えばＳｉとし、その濃
度は、目的とする一方のＦＥＴ、特にＤＦＥＴのしきい
値電圧と２端子ドレイン耐圧の要求に応じて選びもので
あり、例えば５×１０¹⁷atoms ／cm³とする。

【００２７】キャップ層５８は、第１導電型例えばｎ型
の厚さ例えば３０ｎｍのＧａＡｓ層によって構成する。
この場合のドーパントも、例えばＳｉとし、その濃度
は、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂを、十分低い低抵抗コンタクトし得る濃度の
例えば５×１０¹⁸atoms ／cm³とする。

【００２８】絶縁層８４は、後述する不純物拡散のマス
クとなる例えばＳｉＮ単層膜、あるいはＳｉＮ上にＳｉ
Ｏ₂を積層した積層膜によって例えば厚さ１０ｎｍ以上
の例えば５０ｎｍに構成することができる。

【００２９】このようにして、チャネル層５３の、電子
供給層５５とスペーサ５４を介して配置された界面付近
には、両者の電子親和力の相違によって、２次元電子ガ
ス層８３が形成される。

【００３０】このようにして、基体５１上に、半導体層
６１が形成されて成る基板７１に対し、図２Ｂに示すよ
うに、素子間分離を行う分離領域８１を形成する。この
分離領域２５の形成は、例えば酸素原子を、第１および
第２のＦＥＴ、この例ではＥＦＥＴとＤＦＥＴの各形成
領域を囲んでその平面パターンが格子状をなすように、
絶縁層８４を通じてイオン注入する。この場合の注入エ
ネルギーは、濃度分布のピークが、電子供給層すなわち
ゲート接合形成層２４と重なるか、あるいは多少電子供
給層より深い所に位置するように選ぶ。この注入エネル
ギーは、例えば１５０〜２５０ｋｅＶとし、ドーズ量
は、電子供給層のキャリア濃度が十分低下する程度に、
例えば５×１０¹²〜１×１０¹³cm^-2とする。

【００３１】次に、図２Ｃに示すように、絶縁層８４
の、ＥＦＥＴの形成部のゲート部を形成する部分に、キ
ャップ層５８を貫通する不純物導入窓８６を形成する。
この窓８６の開口は、フォトリソグラフィによるパター
ンエッチングによって行うことができる。すなわち、絶
縁層８４上に、フォトレジスト８５を塗布し、これにパ
ターン露光を行って後現像処理して、例えば露光部にお
けるフォトレジストを除去し、此処に開口８５Ｗを形成
し、このフォトレジストをエッチングマスクとしてこの
開口８５Ｗを通じて露呈した絶縁層８４をエッチング
し、更にキャップ層５８をエッチングしてゲート接合形
成層５６を露呈する第１のゲート形成窓８６Ｗ₁を穿設
する。

【００３２】このゲート形成窓８６Ｗ₁を形成するため
の絶縁層８４に対するエッチングは、例えばＣＦ₄とＨ
₂（またはＯ₂）によるガス系を用いた反応性イオンエ
ッチング、あるいはＢＨＦ（バッファードフッ酸）に基
板７１を浸漬するウエットエッチングによることができ
る。そしてキャップ層５８に対するエッチングは、例え
ば塩素とフッ素のラジカル、あるいはイオンを発生させ
るガス系例えばＳｉＣｌ₄とＣＦ₄を含むガスを用いた
反応性イオンエッチングによって、あるいはクエン酸を
含むエッチング液に基板７１を浸漬することによって行
うことができる。このエッチングの深さは、エッチング
停止層５７におけるエッチング速度が低下することを利
用することによって正確に設定できる。

【００３３】図３Ａに示すように、図２Ｃのフォトレジ
スト８５を除去し、第１のゲート形成窓８６Ｗ₁を通じ
て、ゲート接合形成層５６に、非合金化ショットキー金
属、すなわち第１のゲート電極２７１を形成すると共に
非合金化ショットキー接合Ｊ ₁を形成する。

【００３４】この場合、非合金化ショットキー金属は、
例えば下層から順次厚さ５０ｎｍのＴｉ薄膜、厚さ５０
ｎｍのＰｔ薄膜、厚さ３００ｎｍのＡｕ薄膜を、それぞ
れ先ず全面的に例えば電子線蒸着法によって形成し、こ
の金属層を、例えばフォトリソグラフィによって形成し
たフォトレジスト層をエッチングマスクとして、例えば
Ａｒビームでスパッタリングするイオンミリング法によ
って不要部分を除去することによって、上述した第１の
ゲート形成窓８６Ｗ₁内において、非合金化ショットキ
ー接合Ｊ₁を形成するとともに第１のゲート電極２７１
の形成を行う。

【００３５】そして、再び図３Ｂに示すように、全面的
に絶縁層８４Ｓを例えば厚さ２００ｎｍのＳｉＮを例え
ばＳｉＨ₄とＮ₂を反応ガスとするプラズマＣＶＤ法に
よって形成し、そのＥＦＥＴの形成部のゲート形成部
に、キャップ層５８を横切ってゲート接合形成層５６を
露呈する第２のゲート形成窓８６Ｗ₂を形成する。こ
の第２のゲート形成窓８６Ｗ₂の形成は、フォトレジス
ト層８７を形成して前述の第１のゲート形成窓８６Ｗ₁
の形成と同様の方法によって形成することができる。

【００３６】次に、図３Ｃに示すように、図３Ｂのフォ
トレジスト層８７を除去して、第２のゲート形成窓８６
Ｗ₂を通じて、ゲート接合形成層５６に、合金化ショッ
トキー金属、すなわち第２のゲート電極２７２を形成す
ると共に合金化ショットキー接合Ｊ₂を形成する。

【００３７】この場合、合金化ショットキー金属は、例
えば下層から順次厚さ厚さ５０ｎｍのＰｔ薄膜、厚さ５
０ｎｍのＴｉ薄膜、厚さ５０ｎｍのＰｔ薄膜、厚さ３０
０ｎｍのＡｕ薄膜を、それぞれ先ず全面的に例えば電子
線蒸着法によって形成し、この金属層を、例えばフォト
リソグラフィによって形成したフォトレジスト層をエッ
チングマスクとして、例えばＡｒビームでスパッタリン
グするイオンミリング法によって不要部分を除去するこ
とによって、上述した第２のゲート形成窓８６Ｗ₂内に
おいて、合金化ショットキー接合Ｊ₂を形成するととも
に第２のゲート電極２７２の形成を行う。

【００３８】そして、図１に示すように、絶縁層８４に
対し、第１および第２ゲート電極２７１および２７２を
挟んでその両側にそれぞれＳ／Ｄ電極のコンタクト窓８
４Ｗｃを形成し、これら窓を通じて、Ｓ／Ｄ電極２８１
Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂをオーミッ
クにコンタクトする。

【００３９】これらＳ／Ｄ電極２８１Ａおよび２８１
Ｂ、２８２Ａおよび２８２Ｂの形成は、電極コンタクト
窓８４Ｗｃの形成に際してのフォトレジスト層を用い
て、リフトオフ法によって形成することができる。この
場合、先ず、図示しないが、絶縁層８４上に全面的にフ
ォトレジスト層を塗布し、このフォトレジスト層に対し
てパターン露光および現像を行ってＳ／Ｄ電極コンタク
ト窓の形成部に開口を形成して、この開口を通じて前述
したと同様の反応性エッチングによって行うことができ
るが、さらにそのエッチング時間を５０％程度過剰に設
定するか、中性ラジカルか、ＢＨＦを用いた等方性エッ
チングを加えることによって、絶縁層８４に対してフォ
トレジスト層の開口の周縁部下に入り込むエッチングを
行ってコンタクト窓８４Ｗｃを形成する。すなわち、コ
ンタクト窓８４Ｗｃの周辺にフォトレジスト層がひさし
状に突出するオーバーハングが生じるようにする。

【００４０】次に、更にこのフォトレジスト層を用いて
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓８４Ｗｃを通じて、ゲート接合形
成層５６の表面に被着するように、フォトレジスト層上
に渡って全面的にＳ／Ｄ電極を構成するオーミック電極
材料を堆積させる。次に、アセトンなどの有機溶剤を用
いてフォトレジストを層を除去し、このフォトレジスト
層の除去とともにこのフォトレジスト層上に形成された
部分の電極材料を除去する。すなわち、リフトオフす
る。このようにして、各電極コンタクト窓８４Ｗｃを通
じてゲート接合形成層、すなわち電子供給層２４に各Ｓ
／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８
２Ｂの被着がなされる。この電極材料は、例えばＡｕＧ
ｅ合金とＮｉの２層膜とし、それぞれの膜厚は、例え
ば、１７０ｎｍと４５ｎｍとする。電極材料の堆積に
は、抵抗加熱蒸着法などの基板温度上昇の少ない方法を
用いることが好ましい。

【００４１】その後、基板３１を、４００〜４５０℃で
フォーミングガス雰囲気中で、３０秒〜９０秒間程度加
熱し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａお
よび２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電
極のオーミックコンタクトを行う。このとき、好ましく
は、エッチング停止層５７を横切ってこのエッチング停
止層５７を消失させてＳ／Ｄ電極２８１Ａおよび２８１
Ｂ、２８２Ａおよび２８２Ｂの合金化が進行するよう
に、その合金化の熱処理条件を選定する。

【００４２】更に、その後、必要に応じて、例えば他の
回路素子等の配線層の形成を行い、その後、必要に応じ
てフォーミングガス雰囲気中で熱処理を行って、合金化
ショットキー接合Ｊ₂における合金化を促進して、ＥＦ
ＥＴにおけるしきい値電圧の選定を行うことができる。

【００４３】尚、これら熱処理において、非合金化ショ
ットキー金属、例えば上述したＴｉ／Ｐｔ／Ａｕによる
非合金化ショットキー金属に関しては、これが合金化さ
れない。

【００４４】上述のようにして得た半導体装置は、所要
のしきい値電圧を有する第１および第２のＦＥＴ、すな
わちＥＦＥＴとＤＦＥＴの両方が形成される。

【００４５】そして、上述の本発明装置およびその製造
方法の例では、エッチング停止層５７を用いているが、
この場合、２つのしきい値電圧を異にするＦＥＴを形成
するにも係わらず、このエッチング停止層は１層のみを
用いれば良く、また、上述したように、最終的にＳ／Ｄ
電極間においてこのエッチング停止層５７を消失するこ
とができることから、ＤＦＥＴの電流経路にエッチング
停止層が存在しない構成とすることができることによっ
て、ＤＦＥＴにおいてより低いオン抵抗化、伝達利得、
遮断周波数の改善が図られる。また、しきい値電圧を異
にするＦＥＴの数に応じたエッチング停止層を設けるこ
とが回避されたことによって基板７１の構成が簡潔化さ
れることにより、その製造が簡潔化され、基板７１の製
造コスト、エピタキシャル技術に関係する不良品の発生
率の低減化が図られる。

【００４６】上述した例では、２次元電子ガス層８３を
形成するチャネル層５３と電子供給層５５間にスペーサ
層５４が配置された構成とした場合であるが、このスペ
ーサ層を介在しないＭＯＤＦＥＴ構成とすることもでき
るなど、上述の例に限られるものではない。

【００４７】また、上述した例では、共通の基板７１に
形成するしきい値電圧Ｖ_thを異にする第１および第２の
ＦＥＴとしてのＥＦＥＴとＤＦＥＴとが、共にＭＯＤＦ
ＥＴである場合について説明したが、例えばこれらＥＦ
ＥＴとＤＦＥＴとが、いわゆるドープトチャネル型構成
によるＦＥＴ（以下ＨＦＥＴという）とすることができ
る。次に、この場合の実施の形態について説明する。

【００４８】〔第２の実施形態〕この実施形態は、共通
の基板に、ＨＦＥＴによるＥＦＥＴとＤＦＥＴとが形成
された構成とした場合である。図４を参照してこの場合
の一例を説明するが、この例に限られるものではない。
図４において、図１〜図３にと対応する部分には同一符
号を付して重複説明を省略するが、この例においても、
基体５１が、同様に例えば半絶縁性のＧａＡｓ基体より
成り、この上に、前述したように、例えばアンドープの
ＡｌＧａＡｓ層とＧａＡｓ層の繰り返し積層によるバッ
ファ層５２、第１導電型例えばｎ型のＧａＡｓあるいは
ＡｌＧａＡｓによるチャネル層５３、バンドギャップが
チャネル層５３に比し大のアンドープのＩｎＧａＡｓ層
によるバリア層を構成するゲート接合形成層５６、ｎ型
の高濃度のＧａＡｓによるキャップ層５８を順次前述し
たと同様に、ＭＯＣＶＤ、ＭＢＥ法等によってエピタキ
シャル成長して基板７１を構成する。

【００４９】その後は、第１の実施形態において説明し
たと同様の方法によって、分離領域８１の形成、第１お
よび第２のゲートの形成、すなわち非合金化ショットキ
ー接合Ｊ₁の形成、合金化ショットキー接合Ｊ₂の形
成、第１および第２のゲート電極２７１および２７２の
形成、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａお
よび２８２Ｂの形成等を行う。

【００５０】尚、この図４に示す例においては、エッチ
ング停止層の形成を省略した場合であるが、この場合に
おいても、必要に応じて、エッチング停止層を形成する
こともできる。

【００５１】尚、上述した例においては、非合金化ショ
ットキー接合を先に形成し、合金化ショットキー接合を
後の工程で形成した場合であるが、これらを逆の手順で
形成することもできる。

【００５２】また、上述の例では、所望のしきい値電圧
を有する２つＦＥＴを形成する場合について示したが、
３つのＦＥＴを構成する場合に適用することもできる。

【００５３】また、上述した例では、第１導電型がｎ型
とした場合であるが、第１導電型がｐ型で第２導電型が
ｎ型とすることもでき、更に、しきい値電圧を異にする
ＦＥＴに限らず、他のＦＥＴ、更に他の回路素子が共通
の基板７１に形成する集積回路等に本発明を適用するこ
とができるなど、本発明装置および方法は、上述した例
に限られるものではない。

【００５４】

【発明の効果】上述したように、本発明においては、共
通の基板に形成したしきい値電圧を異にする少なくとも
第１および第２の２つのＦＥＴ、例えばＥＦＥＴとＤＦ
ＥＴの一方のＦＥＴを、非合金化ショットキー接合によ
るＦＥＴと、合金化ショットキー接合によるＦＥＴによ
って構成することによって、エッチング停止層の減少を
図ることができ、これによる冒頭で述べた諸問題を回避
できる。

【００５５】すなわち、基板７１の構造の簡潔化、これ
による製造の簡潔化、信頼性の向上、コストの低減化を
図ることができる。更に、エッチング停止層に起因する
直列抵抗が除去されるため、ＤＦＥＴとＥＦＥＴの両方
において、より低いオン抵抗や伝達利得、遮断周波数な
どを得ることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の一例の概略断面図で
ある。

【図２】Ａ〜Ｃは、本発明による半導体装置の一例の一
製造方法の工程図（その１）である。

【図３】Ａ〜Ｃは、本発明による半導体装置の一例の一
製造方法の工程図（その２）である。

【図４】本発明による半導体装置の他の一例の概略断面
図である。

【図５】従来の半導体装置の概略断面図である。

【符号の説明】

１・・・半絶縁性基体、２・・・チャネル層、３・・・
電極供給層、４・・・しきい値制御層、５・・・第１の
エッチング停止層、６・・・第１のオーミックコンタク
ト層、７・・・第２のエッチング停止層、８・・・第２
のオーミックコンタクト層、９Ｒ，１０Ｒ・・・凹部、
９，１０・・・ゲート電極、１１〜１４ソースないしは
ドレイン電極、５１・・・基体、５２・・・バッファ
層、５３・・・チャネル層、５４・・・スペーサ層、５
５・・・電子供給層、５６・・・ゲート接合形成層、５
７・・・エッチング停止層、５８・・・キャップ層、６
１・・・半導体層、７１・・・基板、８１・・・分離領
域、８２・・・ゲート領域、８３・・・２次元電子ガス
層、８４・・・絶縁層、８５・・・フォトレジスト層、
８５Ｗ・・・開口、８６Ｗ₁・・・第１のゲート形成
窓、８６Ｗ₂・・・第２のゲート形成窓、２７１・・・
第１のゲート電極、２７２・・・第２のゲート電極、２
８１Ａおよび２８１Ｂ・・・第１のソースないしはドレ
イン電極（Ｓ／Ｄ電極、２８２Ａおよび２８２Ｂ・・・
第２のソースないしはドレイン電極（Ｓ／Ｄ電極）、Ｊ
₁・・・ｐ−ｎ接合、Ｊ₂・・・ショットキー接合

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/812 Ｆターム(参考） 4M104 AA05 BB06 BB09 BB11 BB14 BB15 CC01 CC03 DD08 DD09 DD16 DD17 DD34 DD63 DD68 DD71 DD79 EE12 EE17 FF07 FF27 FF28 GG12 5F032 AA12 AA28 DA13 DA22 DA43 DA60 5F102 FA03 GA02 GB01 GC01 GD01 GJ05 GK05 GK06 GK08 GL05 GM06 GN05 GQ01 GR09 GR10 GS02 GS03 GS04 GT01 GT03 GV06 GV07 GV08 HC01 HC11 HC15 HC19

Claims

【特許請求の範囲】

【請求項１】共通の基板に、しきい値電圧を異にする
少なくとも第１および第２の２つの電界効果トランジス
タが形成される半導体装置であって、上記第１の電界効果トランジスタは、そのゲートが合金
化ショットキーゲート構成とされ、上記第２の電界効果トランジスタは、そのゲートが非合
金化ショットキーゲート構成とされたことを特徴とする
半導体装置。
【請求項２】上記第１および第２の電界効果トランジ
スタの少なくとも一方が、変調ドープ型電界効果トラン
ジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求項
１に記載の半導体装置。
【請求項３】上記第１および第２の電界効果トランジ
スタの少なくとも一方が、ドープトチャネル層と、アン
ドープバリア層と、上記ゲート接合形成層とを有して成
るドープトチャネル型電界効果トランジスタであること
を特徴とする請求項１に記載の半導体装置。
【請求項４】共通の基板に、しきい値電圧を異にする
少なくとも第１および第２の２つの電界効果トランジス
タが形成されて成る半導体装置の製造方法であって、基体上に、少なくともゲート接合形成層を有する半導体
層を成膜し、該半導体層上に絶縁層を形成する共通の基
板が用意され、上記半導体層上の上記絶縁層の上記第１の電界効果トラ
ンジスタのゲート形成部に第１のゲート形成窓を形成す
る工程と、該第１のゲート形成窓を通じて上記ゲート接合形成層に
非合金化ショットキー金属を被着する工程と、上記絶縁層の上記第２の電界効果トランジスタのゲート
形成部に第２のゲート形成窓を形成する工程と、該第２のゲート形成窓を通じて上記ゲート接合形成層に
合金化ショットキー金属を被着形成してショットキー接
合を被着形成する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項５】上記基体上の上記半導体層の成膜工程に
おいて、該半導体層の上面から所定の深さにエッチング
停止層を設け、上記第２のゲート形成窓の形成工程で、
上記半導体層の表面から、上記エッチング停止層までエ
ッチングする工程を含むことを特徴とする請求項４に記
載の半導体装置の製造方法。
【請求項６】上記絶縁層が、ＳｉＮ層により成ること
を特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】上記基体が、ＧａＡｓ基体であることを
特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】上記第１および第２の電界効果トランジ
スタの少なくとも一方が、変調ドープ型電界効果トラン
ジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求項
４に記載の半導体装置の製造方法。
【請求項９】上記第１および第２の電界効果トランジ
スタの少なくとも一方が、ドープトチャネル層と、アン
ドープバリア層と、上記ゲート接合形成層とを有して成
るドープトチャネル型電界効果トランジスタであること
を特徴とする請求項４に記載の半導体装置の製造方法。