JPH06204409A - ミリ波用モノリシック集積回路及び該集積回路の作製法 - Google Patents

ミリ波用モノリシック集積回路及び該集積回路の作製法

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JPH06204409A JP5143387A JP14338793A JPH06204409A JP H06204409 A JPH06204409 A JP H06204409A JP 5143387 A JP5143387 A JP 5143387A JP 14338793 A JP14338793 A JP 14338793A JP H06204409 A JPH06204409 A JP H06204409A
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gaas
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Abstract

(57)【要約】 【目的】 当該集積回路の半導体構成素子の配置構成に
より簡単化された技術的作製プロセスを実現することが
本発明の目的である。 【構成】 本発明はショットキーダイオードとHFET
準プレーナ技術により所定の半導体層列から生成される
ミリ波用集積回路及び該集積回路の作製法を提供するも
のである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は請求項1の上位概念によ
る集積回路及び該集積回路の作製法に関する。
【0002】
【従来の技術】本発明はミリ波通信技術、センサ技術、
レーダ技術、交通ないし通信技術、衛星通信技術にて用
いられる。
【0003】通信−及びセンサ技術システムにおいては
ミリ波領域における動作周波数のさらなる増大により、
改良されたビーム(放射)技術及び比較的に高い分解能
が図られている。その際特に重要であるのは通信システ
ム用の94GHz、140GHz、220GHzにおけ
る周波数(雰囲気ないし大気圧の領域内での)および該
周波数間に位置する短い到達距離のシステム用の周波数
領域における、酸素と水により惹起される吸収帯であ
る。このことにより、ミリ波領域において相応の増幅
−、ノイズ−、混合器特性を有する集積回路、所謂MM
ICs(モノリシック集積化ミリ波回路)が必要とされ
る。従って個々の構成素子は適当な高周波特性を有する
益々高くなる遮断周波数を有しなければならない。
【0004】高い動作周波数用の電子構成素子(高周波
構成素子)の技術的作製のためエピタキシャル成長法
(例えばMBE−方法、CVD−方法)で作製される半
導体出発材料が使用されることが公知である。エピタキ
シ−技術によりサブストレート上に当該構成素子の機能
を定める異なった層が析出され、そしてリトグラフィー
方法(ホト−及び電子ビームリトグラフィー)及びエッ
チング方法(ウエット及びドライケミカルプロセス)で
構造化される。
【0005】更にGaAs材料系に対して以前に導電性
状態におかれていた層にてボロン又はプロトンでの照射
により半絶縁性の領域を生成し、また以前に半−/絶縁
性におかれていた層にてシリコンイオンでの照射によ
り、そして半導体作製プロセスでのひきつづいての短時
間回復によりn導電形の領域を生成することが公知であ
る。
【0006】最近の(近年の)開発状況により明らかに
なったところによれば、ヘテロ構造−電界効果−トラン
ジスタ(HFETs)により従来最高の増幅器(中継
器)遮断周波数が達成され得る。ミリ波領域における適
用の場合、HFETは従来構成素子、殊にMESFET
構成素子に比して、就中ノイズ特性及び高周波数増幅器
特性の点ですぐれている。更に、HFETは低温(冷
温)状態での適用の場合それの物理的機能動作に基づき
著しく低い温度まで使用可能である。
【0007】GaAsショットキーダイオードはサブミ
リ波領域内相当奥のところまで周囲案内温度下での適用
に対して目下最良の混合器特性を有する(D.G.Ga
rfield,R.J.Mattauch,and
S.Weinreb:“RFPerformance
of a Novel Planar Millime
ter−Wave Diode Incorporat
ing an Etched Surface Cha
nnel”,IEEE Transactions o
n Microwave Theory and Te
chnigues 39(1)1991,pp.1−5、
及びその中に紹介されている参考文献)。
【0008】電子系のモノリシック集積化構成により、
寄生的損失、殊に手動異なる構成素子の接合(結合)個
所にての寄生的損失が最小化され得る。更に、取付け
(組立て)コストがハイブリッド構成技術に対する比較
的にわずかなコストにより著しく低減され得る。
【0009】100GHzを下回る動作周波数に対する
動作周波用のGaAs,MESFETs、ショットキー
ダイオードのプレート技術での作製の方法は下記の公知
文献から公知である。即ち、A.Colquhoun,
G.Ebert,J.Selders,B.Adels
eck,J.M.Dieudonne,K.E.Sch
megner,and W.Schwab:“A Fu
lly Monolithic Integrated
60 GHz Receiver”,Proceed
ings of the Galliumarseni
de IC Svmposium,1989,San
Diego,California,pp.185−1
88。
【0010】非プレーナ技術の幾何学的形状構成におけ
るショットキーダイオードを以てのHFETsの集積化
の手法は下記の文献に発表されている。W.J.Ho,
E.A.Sovero,D.S.Deadin,R.
D.Stein,G.J.Sullivan,and
J.A.Higgens:“Monolithic I
ntegration of HEMTs and S
chottkydiodes for Millime
ter Wave Circuits”,Rec.of
the IEEE GaAs Integrated
Circuits Symposium,1988,
pp.239−242。その場合当該ダイオードに対す
るn+nn+GaAs層列がエピタキシャル技術によりH
FETに対するAlGaAs/GaAs層列上へ堆積上
ないし積層される(積重ねられる)。最高のダイオード
遮断周波数に対する前提は著しく低い寄生的抵抗及びわ
ずかな容量でありこれは唯非常に厚いn+リード層(典
型的には少なくとも1μmの領域内)及び、0.5μm
と1μmとの間の厚さの能動層で実現され得る(参照:
D.G.Garfield et al.,IEEE
Transactions on Microwave
Theort and Technigues39
(1)、それにより、提案された構造ではダイオードと
HFETとの間の不可避的に大きな高い差が生じる。非
プレーナ性においては当該回路の技術的作製が困難にな
る。
【0011】
【発明の目的】本発明の目的ないし課題とするところは
当該集積回路の半導体構成素子の配置構成により簡単化
された当該技術的作製が可能になるミリ波領域用の集積
回路及び該集積回路の作製方法を提供することにある。
【0012】
【発明の構成】上記課題は請求項1、6、13に特定さ
れた構成要件の特徴事項により解決される。有利な構成
および/又は発展形態は引用請求項に示されている。
【0013】次に実施例を用いて略図を参照して本発明
を詳述する。
【0014】本発明の利点とするところはHFETとシ
ョットキーダイオードを集積化構成法で組合せ結合する
ことに存する、それというのはそれにより寄生的損失、
殊に構成素子の接合(結合)個所における損失が最小化
されるからである。当該集積回路に対する本発明の回路
構成により、ダイオード及びトランジスタを独立的に所
望の特性に最適化し得る。
【0015】更に有利にはショットキーダイオード及び
HFETの準プレーナ的配置構成により、両構成素子に
対する接点(コンタクト)領域の簡単化された並列的な
作製が可能にされ、殊に両構成素子に対するゲート作製
プロセスが同時に実施される。有利にはショットキーコ
ンタクトに対して低オーミックなきのこ形ないしT形ゲ
ート接点(コンタクト)がマルチフィンガ配置構成にて
使用される。
【0016】III/V半導体化合物から成る半絶縁性
のGaAsサブストレート上に配置された仮像(Pse
udomorph)のHFET、すなわち200GHz
を越える遮断周波数を有するInGaAsから成るポテ
ンシャル(素子)ポットと、THz領域内に深く(広
く)及んでいる遮断周波数を有するショットキーダイオ
ードを備えた当該HFETにより、ミリメーター領域の
回路が実現され、該回路によってはノイズの少ないミリ
波受信機フロントエンドが集積化された形態で例えばG
aAsサブストレート上にアンテナ、低ノイズ中間周波
アンプ、電圧制御バラクタダイオードHFET発振器、
受動構成部品を以て作製され得る。
【0017】
【実施例】実施例(図1)を用いて本発明を説明する。
【0018】サブストレート1として半絶縁性のGaA
sディスク(板)が使用される。エピタキシー法、有利
には分子ビーム(線)エピタキシー技術を用いて、先ず
最初第1の(最初の)エピタキシーステップにて先ずド
ーピングされてない(ノンドープの)GaAs材料、A
lGaAs/GaAs超格子及び非ドーピング状態のG
aAs材料から緩衝層pが作製される。この緩衝層pは
例えば0.5μm〜1μmの領域の総層厚を有する。し
かる後シリコンでドーピングされた下記の層から成るG
aAs層列Sがショットキーダイオードに対して析出さ
れる。
【0019】−埋込またはダイオードリード導体として
の厚さのある低抵抗(低オーミック)性n+層2;高い
ドーピング濃度、有利には10Ω/口の領域における層
抵抗の実現のため有利には5×1018cm~3と1×10
~19cm~3との間の領域の高濃度及び例えば0.4μm
〜0.6μmの領域における層厚を有する当該層2。
【0020】−能動層3(その厚さ及びドーピング濃度
は所要の構成素子設計仕様に適合される);殊に小さな
直列抵抗と小さな障壁層含量とを実現するためのもので
あって、例えば、0.2μm〜1μmの領域における層
厚及び1〜5・1017cm~3の領域におけるドーピング
濃度を有する当該能動層3。
【0021】−薄い高ドーピング濃度の層4;良好な導
電性のオーミックコンタクトに対するものであって、例
えば30nmの層厚及び少なくとも5・1018cm~3
ドーピング濃度を有する当該層4。
【0022】しかる後、薄いドーピングされていない、
Al含有層A、有利にはAlAs又はAlGaAsから
成る層が析出され、該層は工業的ないし技術的作製のた
めのエッチストップとして、エピタキシーに対する脱着
ストップ層として、またHFET構成要素に対する後面
の電子バリヤとして作用するものである。上記層Aは例
えば10nmの層厚を有する。さらに、当該表面は薄い
非ドーピング状態のGaAs層、例えば50nmのパッ
シベーション層で不働態化(パッシベーション化)され
る。
【0023】エピタキシースライス(ディスク)は別の
本来でないところでの(外部的な)技術的ステップで、
層、有利には誘電層(例えばSiO2,SiON)を施
される。そしてホトリソグラフィー方法により窓が開か
れる。作製されたマスクは選択的アイソレーション打込
のための打込マスクとして用いられる。それにひきつづ
いて、当該ディスクは前述のマスクにより元素例えば酸
素で打込まれる。上記元素はそれの格子構成に基づき付
加的に欠陥アイソレーション(分離)のため電子的アイ
ソレータとして作用し、この特性を高温まで維持する。
打込み(インプランテーション)プロフィールは次のよ
うに選定される、即ち、先に(以前に)窓領域にて導電
状態におかれたn+nn+ショットキーダイオード層が再
び補償され、もって、事後的に実施さるべき回復ステッ
プと共に同じく半絶縁性材料が形成されるように選定さ
れる。当該誘電層はエッチングにより除去され当該ディ
スク(スライス)は第2のエピタキシーステップに対し
て準備される。当該のラテラル(横方向)構造化によ
り、“ネガテイブ(陰画)方式”にて、事後的なショッ
トキーダイオードに対する選択的な埋込またれ導体路領
域が形成される。選択的に、“ポジテイブ”(陰画)方
式”にて選択的Si−打込み及びひきつづいての高温−
回復プロセスにより、埋込まれた導体路がサブストレー
ト中に作製され得る。それにひきつづいてエピタキシー
法にてエピタキシー法にてnn+ショットキーダイオー
ド、層A、HFETに対する半導体層が成長され得る。
当該変形手法により最初のエピタキシーステップは必要
とされないが、ただし著しく一層低い層導電性が生ぜし
められ、当該表面形態は“ネガテイブ”方式に比して高
温回復ステップにより劣化される。
【0024】別の方法ではスライスないしディスク(ウ
エーハ)はエピタキシー装置内部で脱着温度(該温度は
有利にはエピタキシー温度以上で、但し、表面劣化温度
以下である)にもたらされ、自然の酸化物層及びパッシ
ベーション層が圧力状態の砒素のもとで熱的に除去され
る。当該Aは脱着ストッパとして用いられる。それによ
り、本来の場所での配置により、第2エピタキシーステ
ップに対して当該層Aの顕微鏡的に滑らかな表面が露出
される。それと同時に結晶欠陥が回復され、打込み物質
が電子的に活性化され、半絶縁性の打込または(インプ
ランテーション)領域が生ぜしめられる。選択的に薄厚
のパッシベーション層、例えば10nmが選択され、エ
ピタキシーデイスク(ウエーハ)はただ、圧力状態の砒
素のもとで自然酸化物の脱着のための温度にもたらされ
る。それによりスライスないしデイスク(ウエーハ)は
たんに典型的には600℃を下回る低い温度にさらさ
れ、打込または(イオンプランテーション)領域は専ら
欠陥セパレーションに基づき半絶縁性の特性を有する。
【0025】それにひきつづいて、仮像(Pseudo
morph)のHFETの層列Hが析出され、有利に、
下記の各層から成る当該層列Hが析出される。非ドーピ
ング状態のGaAs緩衝層と、擬似品質のInGaAs
素子ポット、スペーサ層、変調ドーピングのなされた
層、オーミックコンタクト用の高ドーピング濃度のカバ
ー層(図1)の各層から成る層Hが析出される。当該層
列Hのすぐれている点はGaAs緩衝層は直接層Aに被
着されており、それの層厚は薄く選定されており、有利
に100nmより小の領域に選定されることにある。そ
れにより、HFET構成素子高さは0.μmのオーダの
領域に制限される。後面の層Aは大きな導電(伝導)バ
ンド不連続性に基づきInGaAs素子ポットのほかに
付加的に、チャネルにおけるホットな電荷キヤリヤに対
する電子バリヤ(障壁)として作用し、出力コンダクタ
ンスにおける改善をもたらす。
【0026】選択的に、HFET層列におけるInGa
As素子ポットを省くことができる。もち論、そんなに
高い遮断周波数及び電流には達せられない。
【0027】ダイオードの能動的なGaAs層及び高ド
ーピング濃度のGaAs層の厚さはHFETの変調ドー
ピングされたAlGaAs層及び高ドーピング濃度のG
aAsカバー層の厚さに適合されており、ここにおい
て、両構成素子に対するゲートリセス(凹所)プロセス
が同時に実施され得、構成素子設計仕様が充足されるよ
うに適合化されている。
【0028】当該層列Hは例えば上記HFETに対する
層列Hを下記の各層からエピタキシャル法で形成し、即
ち、 −ほぼ40nmの層厚を有するGaAsから成る非ドー
ピング状態の緩衝層5; −ほぼ10nmの層厚とほぼ20%のIn−含有度を有
する非ドーピング状態のInGaAs層6; −ほぼ25%のAl−含有度とほぼ3nmの層厚を有す
るGaAs/AlGaAsヘテロ構造から成る非ドーピ
ング状態のスペーサ層7; −ほぼ3・1018cm~3の均一又はパルス状ドーピング
濃度及びほぼ30nmの層厚を有する変調ドーピングさ
れたAlGaAs層8、 −少なくとも5・1018cm~3のドーピング濃度とほぼ
30nmの層厚を有するn+ドーピングされたGaAs
カバー層9;の各層からエピタキシァル的に形成する。
【0029】構成素子作製のためショットキーダイオー
ド構成素子のため設けられた個所にて、HFET層列
が、ホトリングラフィー方法及び選択的エッチプロセス
(これは層Aでストップする)により除かれる。それに
ひきつづいて、選択的エッチプロセスが使用され、この
エッチプロセスは層Aを除去し、ダイオード層列SのG
aAs表面にてストップする。それにひきつづいて、ホ
トリングラフィー法により両構成素子に対するオーミッ
クコンタクト領域が規定され作製される。例えば電子線
リングラフィー法により両構成素子に対してショットキ
ーコンタクト領域が規定され、リセス(凹所)溝はエッ
チ法で作製され、金属コンタクトは蒸着法で実現され
る。
【0030】HFETは実施例におけるように片側にて
ドーピングされたFETとして構成されているのみなら
ず、両側(両面)にてドーピングされたHFETも使用
可能であり、換言すれば、2次元の電子ガスを導くチャ
ネル層の上側及び下側に高ドーピング濃度の層が設けら
れている。
【0031】本発明は実施例にて説明した材料に限られ
るものでなく、InPサブストレート上に設けられてい
るHFET及びショットキー層列又はSiサブストレー
ト上に設けられたHFET及びショットキーダイオード
層列も使用され得る。さらに、n−変調ドーピングされ
たHFETの代わりにpドーピングされたHFETを使
用することもできる。
【0032】
【発明の効果】本発明において、擬似(準)プレーナ配
置構成により、当該作製プロセスが簡単化され、寄生的
損失が最小化され、ダイオード及びトランジスタを独立
的に所望の特性に最適化し得る効果が奏される。
【図面の簡単な説明】
【図1】本発明の集積回路の半導体層構成の概念図であ
る。
【図2】半導体サブストレート上へのショットキーダイ
オード及びトランジスタの配置構成図である。
【符号の説明】
1 サブストレート 2 埋込層 3 能動層 4 高ドーピング濃度層 5 緩衝層 6 InGaAs層 7 スペーサ層 8 AlGaAs層 9 カバー層

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 サブストレート上に成長生成された半導
    体層列を有し、該半導体層列は少なくとも1つのショッ
    トキーダイオードと、少なくとも1つのヘテロ構造FE
    Tトランジスタ(HFET)を有する集積回路におい
    て、 −上記半導体層列はショットキーダイオードに対する層
    列(S)と、該層の上に成長生成された扁平に構成され
    た上記HFETに対する層列(H)とから成り、 −上記HFETの層列(H)はたんに薄い緩衝層(5)
    を有し、 −上記HFETの緩衝層と上記ショットキーダイオード
    の層列(S)との間に所定の層(A)が挿入形成されて
    おり該所定層はエッチストップ層としても、脱着ストッ
    プ層としても、また、上記HFETの荷電キャリァに対
    するバリヤ(障壁層)としても構成されており、 −上記ショットキーダイオード及び上記HFETは準プ
    レーナ式に構成されていることを特徴とする集積回路。
  2. 【請求項2】 上記サブストレート及び上記半導体層列
    はIII/V半導体材料から成る請求項1記載の集積回
    路。
  3. 【請求項3】 当該集積回路の動作周波数はミリ波領域
    内にある請求項1記載の集積回路。
  4. 【請求項4】 上記ショットキーダイオードはGaAs
    から構成されている請求項記載の集積回路。
  5. 【請求項5】 上記HFETは、仮像(Pseudom
    orph)のAl−GaAs/InGaAs/GaAs
    層列又はAlGaAs/GaAs−層列から成る請求項
    1記載の集積回路。
  6. 【請求項6】 請求項1から5までのうちいずれか1項
    記載の集積回路の作製法において、 −半絶縁性のサブストレート(1)上にショットキーダ
    イオードに対する半導体層列(S)をエピタキシャル成
    長生成し、 −それにひきつづいて、非ドーピング状態の半導体層
    (A)を析出させ該半導体層はエッチストップ層とし
    て、脱着ストップ層として、HFETに対する荷電キヤ
    リヤ障壁層(バリヤ)として構成されるものであり、 −上記半導体層Aを薄い非ドーピング状態のパッシベー
    ション層でカバーし、 −それにつづいて、ホトリソグラフィ法で半導体層列の
    表面上に、当該半導体層列の部分をカバーするマスクを
    作製し、当該のカバーされた層列部分からショットキー
    ダイオードが形成されるものであり、 −上記マスクの窓領域内での選択的絶縁インプランテー
    ション(打込み)により、伝導性ショットキーダイオー
    ド層(S)の半導体材料を半絶縁性材料に変換し、−そ
    れにつづいて上記マスクとパッシベーション層を除去
    し、 −第2のエピタキシープロセスにてHFETに対する仮
    像(Pseudomorph)の半導体層列(H)を上
    記層A上に成長生成し、 −ショットキーダイオードの形成される半導体層列領域
    にて、上記HFETの層列(H)を選択的にエッチング
    除去し、 −それにつづいて、上記ショットキーダイオード領域に
    て当該層(A)を選択的に除去し、 −ショットキーダイオード及びHFETに対するコンタ
    クト領域を同時に形成することを特徴とする集積回路の
    作製法。
  7. 【請求項7】 半絶縁性のGaAs−サブストレート
    (1)上に、非ドーピング状態のGaAs層と、AlG
    aAs/GaAs超格子と非ドーピング状態のGaAs
    層とから成る緩衝層(P)を0.5μm〜1μmの範囲
    の総(全)厚を以て成長生成し、 上記緩衝層(P)上に下記の層から成る層列(S)を成
    長生成し、即ち、 −5・1018〜1・1019cm~3の範囲のドーピング濃
    度と、0.4μm〜0.6μmの領域の層厚を有するn
    +形ドーピングされたGaAs−層(2); −0.2μm〜1μmの範囲における層厚と、1〜5・
    1017cm~3の範囲におけるドーピング濃度を有するn
    形ドーピングされたGaAs層(3); −少なくとも5・1018cm~3のドーピング濃度と、ほ
    ぼ30nmの層厚を有するn+形ドーピングされたGa
    As−層(4); の各層から成る層列(S)を成長生成するようにした請
    求項6記載の方法。
  8. 【請求項8】 上記層(A)をほぼ10nmの層厚を以
    て非ドーピング状態のAlAs又はAlGaAsから形
    成するようにした請求項6記載の方法。
  9. 【請求項9】 上記HFETに対する層列(H)を下記
    の各層からエピタキシャル法で形成し、即ち、 −ほぼ40nmの層厚を有するGaAsから成る非ドー
    ピング状態の緩衝層(5); −ほぼ10nmの層厚とほぼ20%のIn−含有度を有
    する非ドーピング状態のInGaAs層(6); −ほぼ25%のAl−含有度とほぼ3nmの層厚を有す
    るGaAs/AlGaAsヘテロ構造から成る非ドーピ
    ング状態のスペーサ層(7); −ほぼ3・1018cm~3の均一又はパルス状ドーピング
    濃度及びほぼ30nmの層厚を有する変調ドーピングさ
    れたAlGaAs層(8); −少なくとも5・1018cm~3のドーピング濃度とほぼ
    30nmの層厚を有するn+ドーピングされたGaAs
    カバー層(9); の各層からエピタキシァル的に形成するようにした請求
    項6記載の方法。
  10. 【請求項10】 当該の絶縁(アイソレーション)打込
    みを酸素で行なうようにした請求項6記載の方法。
  11. 【請求項11】 当該層(A)上に被着されたパッシベ
    ーション層が、圧力下の砒素のもとで熱的に除去される
    ようにした請求項6記載の方法。
  12. 【請求項12】 上記層(A)上に被着された薄いパッ
    シベーション層は除去されず、当該エピタキシ−デイス
    ク(スライスないしウエーハ)は600℃以下の温度の
    もとに得られるようにした請求項6記載の方法。
  13. 【請求項13】 請求項1から5までのうちいずれか1
    項記載の集積回路の作製法において、 −半絶縁性サブストレートにて選択的Si打込み(イン
    プランテーション)及びひきつづいての回復プロセスに
    より、埋込められたn+導体路を作成し、 −それにひきつづいて、エピタキシ−プロセスにてショ
    ットキーダイオードの、n~形能動半導体層及びn+形コ
    ンタクト層、当該層A、HFETに対する層列(H)を
    析出するようにした方法。
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