TWI481025B - 高電子遷移率電晶體改良結構及其製程方法 - Google Patents

高電子遷移率電晶體改良結構及其製程方法 Download PDF

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Description

高電子遷移率電晶體改良結構及其製程方法
本發明係有關一種高電子遷移率電晶體改良結構及其製程方法，尤指一種在第一n型摻雜覆蓋層使用一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料之改良結構，並採用多重選擇性蝕刻製程之高電子遷移率電晶體，使該元件具有高電子遷移率，並同時具有低導通電阻之高電子遷移率電晶體改良結構及其製程方法。
高電子遷移率電晶體(High Electron Mobility Transistor；HEMT)是通訊電子元件常用到的電晶體元件，常常被應用在功率放大器、微波電子元件以及毫米波等電子元件上，是通訊電子市場非常重要的元件之一。
第1圖為一傳統高電子遷移率電晶體元件結構剖面圖，其中結構依次包含有一基板101、一通道層103、一間格層105、一δ摻雜層107、一蕭基層109、一第一蝕刻終止層111、一第一n型摻雜覆蓋層113、一第二蝕刻終止層115以及一第二n型摻雜覆蓋層117；其中該通道層103係形成於該基板101之上；該間格層105係形成於該通道層103之上；該δ摻雜層107係形成於該間格層105之上；而該蕭基層109係形成於該δ摻雜層107之上；該第一蝕刻終止層111係形成於該蕭基層109之上；而該第一n型摻雜覆蓋層113則形成於該第一蝕刻終止層111之上，係為一n-型摻雜砷化鎵(n-GaAs)層；該第二蝕刻終止層115係形成於該第一n型摻雜覆蓋層113之上；而該第二n型摻雜覆蓋層117則形成於 該第二蝕刻終止層115之上，係為一n+型摻雜砷化鎵(n+GaAs)層；經由蝕刻，蝕刻出終止於該蕭基層109之上之一閘極凹槽135；再於該閘極凹槽135內，鍍上一閘極電極121，與該蕭基層109形成蕭基接觸；於該第二n型摻雜覆蓋層117之一端鍍上金屬，與該第二n型摻雜覆蓋層117形成歐姆接觸，而形成一源極電極123；再於該第二n型摻雜覆蓋層117之另一端鍍上金屬，與該第二n型摻雜覆蓋層117形成歐姆接觸，而形成一汲極電極125。這個結構在過去已經很廣泛地被使用，此結構之優點是該蕭基層109通常採用了中等能隙半導體材料，可以使該閘極電極121與該蕭基層109形成較好之蕭基接觸。但是此結構仍舊有其缺點，主要是此傳統高電子遷移率電晶體元件在導通時，電阻R on 偏大。造成其電阻R on 過大的主因是由於該蕭基層109與該第二n型摻雜覆蓋層117及該第一n型摻雜覆蓋層113之間之能隙差異太大。
為了解決電阻R on 過大之缺點，在過去亦發展出另一改良型高電子遷移率電晶體元件結構，其剖面圖如第2圖所示。第2圖為另一傳統高電子遷移率電晶體元件結構剖面圖，其中結構依次包含有一基板201、一緩衝層202、一通道層203、一間格層204、一δ摻雜層205、一蕭基層206、一未摻雜覆蓋層207、一蝕刻終止層208及一n型摻雜覆蓋層209；其中該緩衝層202係形成於該基板201之上；該通道層203係形成於該緩衝層202之上；該間格層204係形成於該通道層203之上；該δ摻雜層205係形成於該間格層204之上；而該蕭基層206係形成於該δ摻雜層205之上；該未摻雜覆蓋層207係形成於該蕭基層206之上，係可為一未摻雜砷化鎵(i-GaAs)層、一未摻雜砷化銦鋁(i-In0.5 Al0.5 As)層或一 未摻雜砷化銦鎵(i-In0.5 Ga0.5 As)層；該蝕刻終止層208係形成於該未摻雜覆蓋層207之上；該n型摻雜覆蓋層209則形成於該蝕刻終止層208之上，係為一n+型摻雜砷化鎵(n+GaAs)層；經由蝕刻，蝕刻出終止於該蕭基層206之上之一閘極凹槽、蝕刻出終止於該δ摻雜層205之上之一源極凹槽及蝕刻出終止於該δ摻雜層205之上之一汲極凹槽；再於該閘極凹槽內，鍍上一閘極電極217，與該蕭基層206形成蕭基接觸；於該源極凹槽內鍍上金屬，與該δ摻雜層205形成歐姆接觸，而形成一源極電極220；再於該汲極凹槽內鍍上金屬，與該δ摻雜層205形成歐姆接觸，而形成一汲極電極221。該源極凹槽及該汲極凹槽雖可使該源極電極220及該汲極電極221直接與該n型摻雜覆蓋層209、該未摻雜覆蓋層207、該蕭基層206以及該δ摻雜層205接觸，而降低其導通時之電阻R on 。但由於該未摻雜覆蓋層207所採用之材料的緣故，以及接觸至該δ摻雜層205，其電阻R on 降低之效果仍舊不夠令人滿意，在應用上就受到一些限制。
有鑑於此，本發明為了改善上述之缺點，本發明之發明人提出了一種高電子遷移率電晶體改良結構及其製程方法，此改良結構與其製程方法不但可以更有效降低其導通電阻R on ，於此同時更可以增強其直流-射頻之特性，又可維持元件製程之可靠度與穩定性。
本發明之主要目的在於提供一種高電子遷移率電晶體改良結構，其中於一蕭基層之上覆蓋一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料之一第一n型摻雜覆蓋層，藉以大幅降低其導通 電阻，並可同時增強其直流-射頻之特性，並具有良好製程穩定性及元件可靠度等優點。
本發明之另一目的在於提供一種異質結構場效電晶體改良結構，其中運用了多種選擇蝕刻製程，蝕刻出一汲極凹槽及一源極凹槽，該汲極凹槽及該源極凹槽皆蝕刻終止於一蕭基層之上方，將一源極電極和一汲極電極分別與一第二n型摻雜覆蓋層接觸，並使該源極電極和該汲極電極也分別與該蕭基層接觸，搭配上一第一n型摻雜覆蓋層材料之選擇係可為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料，如此可降低其導通電阻，並可同時增強其直流-射頻之特性。
本發明之又一目的在於提供一種異質結構場效電晶體改良結構，其中可運用多種選擇蝕刻製程，將一汲極凹槽內介於一第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於、等於或小於該汲極凹槽內介於一第一n型摻雜覆蓋層之間之凹槽。同樣地亦可運用多種選擇蝕刻製程，將一源極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於、等於或小於該源極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽。藉以控制讓該汲極電極之金屬接觸到該第一n型摻雜覆蓋層之多寡，以及控制讓該源極電極之金屬接觸到該第一n型摻雜覆蓋層之多寡，透過該汲極電極之金屬同時接觸到該第一n型摻雜覆蓋層與該第二n型摻雜覆蓋層之多寡，以及透過該源極電極之金屬同時接觸到該第一n型摻雜覆蓋層與該第二n型摻雜覆蓋層之多寡，而調整其導通電阻以及其直流-射頻之特性，符合元件使用上之需求。
本發明之再一目的在於提供一種高電子遷移率電晶體改良結 構之製程方法，其中該第一n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs之半導體材料，且該第二n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs之半導體材料，再透過運用多種選擇蝕刻製程，將該汲極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於該汲極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽。同樣地再運用多種選擇蝕刻製程，將該源極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於該源極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽，如此一來，可以增加該汲極電極之金屬接觸到該第一n型摻雜覆蓋層之面積，且可以增加該源極電極之金屬接觸到該第一n型摻雜覆蓋層之面積，透過該汲極電極之金屬同時接觸到該第一n型摻雜覆蓋層與該第二n型摻雜覆蓋層，以及透過該源極電極之金屬同時接觸到該第一n型摻雜覆蓋層與該第二n型摻雜覆蓋層，可使得本發明之高電子遷移率電晶體之直流-射頻之特性得以較大提高，並且可以大幅降低其導通電阻之大小。
本發明之另一目的在於提供一種高電子遷移率電晶體改良結構之製程方法，係採用多重選擇性蝕刻方式，藉以使製程具彈性且可重複施行。
為了達到上述之目的，本發明提供一種高電子遷移率電晶體改良結構，由下而上依序包括一基板、一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋 層、一第二n型摻雜覆蓋層、一源極電極、一汲極電極及一閘極電極；其中該第一n型摻雜覆蓋層係由一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料所構成；該蕭基層係由中能隙半導體材料所構成；該載子供層係由中能隙半導體材料所構成；該閘極電極係透過多重選擇性蝕刻製程製作出一閘極凹槽後，於該閘極凹槽中與該蕭基層形成蕭基接觸；該源極電極係透過多重選擇性蝕刻製程製作出一源極凹槽後，將該源極電極覆蓋在該源極凹槽內以及該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，形成歐姆接觸，而透過多重選擇性蝕刻製程製作出之該源極凹槽之內，係可選擇該源極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於、等於或小於該源極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽，藉以控制讓該源極電極接觸到該第一n型摻雜覆蓋層之多寡；該汲極電極係透過多重選擇性蝕刻製程製作出一汲極凹槽後，將該汲極金屬覆蓋在該汲極凹槽內以及該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，形成歐姆接觸，而透過多重選擇性蝕刻製程製作出之該汲極凹槽之內，係可選擇該汲極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於、等於或小於該汲極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽，藉以控制讓該汲極電極接觸到該第一n型摻雜覆蓋層之多寡。
本發明提供一種高電子遷移率電晶體改良結構亦可在上述之結構當中，於該第一n型摻雜覆蓋層及該第二n型摻雜覆蓋層之間，尚可設置一第二蝕刻終止層。
於實施時，前述構成該蕭基層之中等能隙半導體材料較佳為砷化鋁鎵(Al x Ga 1-x As)，且該砷化鋁鎵之較佳鋁含量x 係介於0.3 至0.6之間。該蕭基層之較佳厚度係介於3.5至15nm之間。
於實施時，前述構成該第一n型摻雜覆蓋層係可為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且其厚度係大於0小於100nm之間。
於實施時，前述構成該第一蝕刻終止層之半導體材料係可為砷化鋁(AlAs)，亦可為磷化銦鎵(InGaP)。
於實施時，前述構成該第二n型摻雜覆蓋層之材料係可為砷化鎵(GaAs)，且其厚度係大於0小於100nm之間。
於實施時，前述構成該第二蝕刻終止層之半導體材料可為砷化鋁(AlAs)，亦可為磷化銦鎵(InGaP)。
此外，本發明亦提供一種高電子遷移率電晶體改良結構之製程方法，其乃一多重選擇性蝕刻製程，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋層以及一第二n型摻雜覆蓋層；對該第二n型摻雜覆蓋層進行蝕刻，以形成一第一閘極凹槽、一第一汲極凹槽以及一第一源極凹槽；對該第一n型摻雜覆蓋層進行蝕刻，以形成一第三閘極凹槽、一第三汲極凹槽以及一第三源極凹槽，且該第三閘極凹槽係位於該第一閘極凹槽之正下方，該第三汲極凹槽係位於該第一汲極凹槽之正下方，該第三源極凹槽係位於該第一源極凹槽之正下方；對該第一蝕刻終止層進行蝕刻，以形成一第四閘極凹 槽、一第四汲極凹槽以及一第四源極凹槽，且該第四閘極凹槽係位於該第三閘極凹槽之正下方，該第四汲極凹槽係位於該第三汲極凹槽之正下方，該第四源極凹槽係位於該第三源極凹槽之正下方；藉此，由前述該第一閘極凹槽、該第三閘極凹槽及該第四閘極凹槽形成一閘極凹槽；並藉此，由前述該第一汲極凹槽、該第三汲極凹槽及該第四汲極凹槽形成一汲極凹槽；且藉此，由前述該第一源極凹槽、該第三源極凹槽及該第四源極凹槽形成一源極凹槽；本發明提供一種高電子遷移率電晶體改良結構亦可在上述之結構當中，於該第一n型摻雜覆蓋層及該該第二n型摻雜覆蓋層之間，設置一第二蝕刻終止層。因設置了該第二蝕刻終止層，故在對該第二n型摻雜覆蓋層進行蝕刻之後，以及對該第一n型摻雜覆蓋層進行蝕刻之前，需增加以下之對該第二蝕刻終止層進行蝕刻之步驟，對該第二蝕刻終止層進行蝕刻，於該第一閘極凹槽之正下方形成一第二閘極凹槽，且於該第一汲極凹槽之正下方形成一第二汲極凹槽，並於該第一源極凹槽之正下方形成一第二源極凹槽；並調整對該第一n型摻雜覆蓋層進行蝕刻之步驟，調整為於該第二閘極凹槽之正下方形成一第三閘極凹槽，並調整於該第二汲極凹槽之正下方形成一第三汲極凹槽，且調整於該第二源極凹槽之正下方形成一第三源極凹槽。
對該閘極凹槽內，於該蕭基層之上，鍍上一閘極電極，使該閘極電極與該蕭基層形成蕭基接觸；對該汲極凹槽內以及該第二n型摻雜覆蓋層上靠近該汲 極凹槽周遭處，鍍上一汲極電極形成歐姆接觸，而該汲極電極係可選擇同時與該第二n型摻雜覆蓋層及該第一n型摻雜覆蓋層形成歐姆接觸或選擇不與該第一n型摻雜覆蓋層形成歐姆接觸；對該源極凹槽內以及該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，鍍上一源極電極形成歐姆接觸，而該源極電極係可選擇同時與該第二n型摻雜覆蓋層及該第一n型摻雜覆蓋層形成歐姆接觸或選擇不與該第一n型摻雜覆蓋層形成歐姆接觸。
為了達到上述之目的，本發明又提供另一種高電子遷移率電晶體改良結構，由下而上依序包括一基板、一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋層、一第二n型摻雜覆蓋層、一源極電極、一汲極電極及一閘極電極；其中該第一n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵(InAlGaAs)之合金化合物半導體材料所構成；該第二n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵(InAlGaAs)之合金化合物半導體材料所構成；該蕭基層係由中能隙半導體材料所構成；該載子供層係由中能隙半導體材料所構成；該閘極電極係透過多重選擇性蝕刻製程製作出一閘極凹槽後，於該閘極凹槽中與該蕭基層形成蕭基接觸；該源極電極係透過多重選擇性蝕刻製程製作出一源極凹槽後，將該源極電極覆蓋在該源極凹槽內以及該第二n型摻雜 覆蓋層上靠近該源極凹槽周遭處，形成歐姆接觸，而透過多重選擇性蝕刻製程製作出之該源極凹槽之內，係可選擇該源極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於該源極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽，藉以增加讓該源極電極接觸到該第一n型摻雜覆蓋層之面積；該汲極電極係透過多重選擇性蝕刻製程製作出一汲極凹槽後，將該汲極金屬覆蓋在該汲極凹槽內以及該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，形成歐姆接觸，而透過多重選擇性蝕刻製程製作出之該汲極凹槽之內，係可選擇該汲極凹槽內介於該第二n型摻雜覆蓋層之間之凹槽，選擇蝕刻成大於該汲極凹槽內介於該第一n型摻雜覆蓋層之間之凹槽，藉以增加讓該汲極電極接觸到該第一n型摻雜覆蓋層之面積。
本發明提供一種高電子遷移率電晶體改良結構亦可在上述之結構當中，於該第一n型摻雜覆蓋層及該該第二n型摻雜覆蓋層之間，尚可設置一第二蝕刻終止層。
於實施時，前述構成該蕭基層之中等能隙半導體材料較佳為砷化鋁鎵(Al x Ga 1-x As)，且該砷化鋁鎵之較佳鋁含量x 係介於0.3至0.6之間。該蕭基層之較佳厚度係介於3.5至15nm之間。
於實施時，前述構成該第一n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第一n型摻雜覆蓋層之厚度係可大於0小於 100nm。
於實施時，前述構成該第一蝕刻終止層之半導體材料係可為砷化鋁(AlAs)，亦可為磷化銦鎵(InGaP)。
於實施時，前述構成該第二n型摻雜覆蓋層係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第二n型摻雜覆蓋層之厚度係可大於0小於100nm。
於實施時，前述構成該第二蝕刻終止層之半導體材料可為砷化鋁(AlAs)，亦可為磷化銦鎵(InGaP)。
此外，本發明亦提供一種高電子遷移率電晶體改良結構之製程方法，其乃一多重選擇性蝕刻製程，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋層以及一第二n型摻雜覆蓋層；對該第二n型摻雜覆蓋層進行蝕刻，以形成一第一閘極凹槽、一第一汲極凹槽以及一第一源極凹槽；對該第一n型摻雜覆蓋層進行蝕刻，以形成一第三閘極凹槽、一第三汲極凹槽以及一第三源極凹槽，且該第三閘極凹槽係位於該第一閘極凹槽之正下方，該第三汲極凹槽係位於該第一汲極凹槽之正下方，且該第三汲極凹槽係小於該第一汲極凹槽，該第三源極凹槽係位於該第一源極凹槽之正下 方，且該第三源極凹槽係小於該第一源極凹槽；對該第一蝕刻終止層進行蝕刻，以形成一第四閘極凹槽、一第四汲極凹槽以及一第四源極凹槽，且該第四閘極凹槽係位於該第三閘極凹槽之正下方，該第四汲極凹槽係位於該第三汲極凹槽之正下方，該第四源極凹槽係位於該第三源極凹槽之正下方；藉此，由前述該第一閘極凹槽、該第三閘極凹槽及該第四閘極凹槽形成一閘極凹槽；並藉此，由前述該第一汲極凹槽、該第三汲極凹槽及該第四汲極凹槽形成一汲極凹槽；且藉此，由前述該第一源極凹槽、該第三源極凹槽及該第四源極凹槽形成一源極凹槽；本發明提供一種高電子遷移率電晶體改良結構亦可在上述之結構當中，於該第一n型摻雜覆蓋層及該該第二n型摻雜覆蓋層之間，尚可設置一第二蝕刻終止層。因設置了該第二蝕刻終止層，故在對該第二n型摻雜覆蓋層進行蝕刻之後，以及對該第一n型摻雜覆蓋層進行蝕刻之前，需增加以下之對該第二蝕刻終止層進行蝕刻之步驟，對該第二蝕刻終止層進行蝕刻，於該第一閘極凹槽之正下方形成一第二閘極凹槽，且於該第一汲極凹槽之正下方形成一第二汲極凹槽，並於該第一源極凹槽之正下方形成一第二源極凹槽；並調整對該第一n型摻雜覆蓋層進行蝕刻之步驟，調整為於該第二閘極凹槽之正下方形成一第三閘極凹槽，並調整於該第二汲極凹槽之正下方形成一第三汲極凹槽，且該第三汲極凹槽係小於該第一汲極凹槽，並調整於該第二源極凹槽之正下方形成一第三源極凹槽，且該第三源極凹槽係小於該第一源極凹槽。
對該閘極凹槽內，於該蕭基層之上，鍍上一閘極電極，使該閘極電極與該蕭基層形成蕭基接觸；對該汲極凹槽內以及該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，鍍上一汲極電極形成歐姆接觸，而該汲極電極係亦同時與該第二n型摻雜覆蓋層及該第一n型摻雜覆蓋層形成歐姆接觸；對該源極凹槽內以及該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，鍍上一源極電極形成歐姆接觸，而該源極電極係亦同時與該第二n型摻雜覆蓋層及該第一n型摻雜覆蓋層形成歐姆接觸。
為對於本發明之特點與作用能有更深入之瞭解，茲藉實施例配合圖式詳述於後。
第3A圖即為本發明之高電子遷移率電晶體元件結構剖面圖，其包含一基板301、一通道層303、一間格層305、一載子供層307、一蕭基層309、一第一蝕刻終止層311、一第一n型摻雜覆蓋層313、一第二n型摻雜覆蓋層317、一閘極電極321、一汲極電極323以及一源極電極325。
在本發明之結構中，該基板301通常可為半絕緣之砷化鎵基板。該通道層303係形成於該半絕緣之砷化鎵基板301上，其材料可以為砷化鎵，亦可為砷化銦鎵(In x Ga 1-x As)。在該通道層303之上，通常為一由中等能隙半導體材料所構成之一調制摻雜(modulation doped)層。在本發明的結構中，此調制摻雜層包 含前述結構之該間格層305、該載子供層307以及該蕭基層309。此該中等能隙半導體材料係可為砷化鋁鎵(Al x Ga 1-x As)，其鋁含量x則一般大於0小於0.6之間。於該蕭基層309上覆蓋上該第一蝕刻終止層311。該第一蝕刻終止層311之材料係可為砷化鋁(AlAs)或磷化銦鎵(InGaP)。再於該第一蝕刻終止層311上覆蓋上該第一n型摻雜覆蓋層313。該第一n型摻雜覆蓋層313之材料係可為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係介於0至0.5之間。且該第一n型摻雜覆蓋層313之厚度係可大於0小於100mm。於該第一n型摻雜覆蓋層313上覆蓋上該第二n型摻雜覆蓋層317。該第二n型摻雜覆蓋層317之材料係可為砷化鎵(GaAs)，且該第二n型摻雜覆蓋層317之厚度係可大於0小於100nm者。
本發明可透過多種選擇蝕刻製程來製作。以下針對蝕刻製程之步驟來描述如何完成本發明之結構。如第3A圖、第3CA~3CB圖及第3EA圖所示，首先在該第二n型摻雜覆蓋層317上以曝光顯影技術劃定一第一閘極凹槽361、一第一汲極凹槽341以及一第一源極凹槽351之位置及大小，接著進行一第一道蝕刻製程，對該第二n型摻雜覆蓋層317之砷化鎵進行蝕刻，蝕刻出該第一閘極凹槽361、該第一汲極凹槽341及該第一源極凹槽351。該第一道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該第一道蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，該第一道蝕刻製程可以利用檸檬酸(citric acid)、琥珀酸(succinic acid)或醋酸(acetic acid)溶液對砷化鎵進行蝕刻，且蝕刻將終止於該第一n型摻雜覆蓋層313。再來，進行一第二道蝕刻製程，蝕刻位於該第一閘極凹槽361、該第一汲極凹槽341及該第一源極凹槽351正下方之該第三層313之砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料，以形成位於該第一閘極凹槽361正下方之一第三閘極凹槽365、並形成位於該第一汲極凹槽341正下方之一第三汲極凹槽345以及形成位於該第一源極凹槽351正下方之一第三源極凹槽355。同樣地該第二道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，該第二道蝕刻可使用檸檬酸(citric acid)或琥珀酸(succinic acid)溶液為蝕刻液對砷化鋁鎵進行蝕刻，並蝕刻終止於該第一蝕刻終止層311。最後進行一第三道蝕刻製程，蝕刻位於該第三閘極凹槽365、該第三汲極凹槽345以及該第三源極凹槽355正下方之該第一蝕刻終止層311之砷化鋁或磷化銦鎵，以形成位於該第三閘極凹槽365正下方之一第四閘極凹槽367、並形成位於該第三汲極凹槽345正下方之一第四汲極凹槽347以及形成位於該第三源極凹槽355正下方之一第四源極凹槽357。同樣地該第三道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，可使用氨水(NH4 OH)、雙氧水(H2 O2 )或鹽酸(HCl)溶液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻，而蝕刻將終止於該蕭基層309。完成此三道具高度選擇性之蝕刻製程之後，即完成一閘極凹槽335、一汲極凹槽331 以及一源極凹槽333，其中該閘極凹槽335係由該第一閘極凹槽361、該第三閘極凹槽365及該第四閘極凹槽367所組成；而該汲極凹槽331係由該第一汲極凹槽341、該第三汲極凹槽345及該第四汲極凹槽347所組成；而該源極凹槽333係由該第一源極凹槽351、該第三源極凹槽355及該第四源極凹槽357所組成。之後於該閘極凹槽335內，該蕭基層309之上，鍍上一閘極電極321，使該閘極電極321與該蕭基層309形成蕭基接觸。再在該汲極凹槽331內以及該第二n型摻雜覆蓋層317上靠近該汲極凹槽331周遭處，鍍上一汲極電極323，形成歐姆接觸。最後在該源極凹槽333內以及該第二n型摻雜覆蓋層317上靠近該源極凹槽333周遭處，鍍上一源極電極325，形成歐姆接觸。
本發明之另一實施例如第3B圖、第3DA~3DB圖以及第3EB圖所示，於上述第3A圖之結構中亦可在該第二n型摻雜覆蓋層317以及該第一n型摻雜覆蓋層313之間，設置一第二蝕刻終止層315。該第二蝕刻終止層315之材料係可為砷化鋁(AlAs)或磷化銦鎵(InGaP)。因設置了該第二蝕刻終止層315，故在對該第二n型摻雜覆蓋層317進行蝕刻之後，以及對該第一n型摻雜覆蓋層313進行蝕刻之前，需增加一第四道蝕刻製程，並且需調整原本對該第一n型摻雜覆蓋層313進行蝕刻之步驟。該第四道蝕刻製程為對該第二蝕刻終止層315進行蝕刻之步驟，其步驟如下，蝕刻位於該第一閘極凹槽361、該第一汲極凹槽341以及該第一源極凹槽351正下方之該第二蝕刻終止層315之砷化鋁或磷化銦鎵，以 形成位於該第一閘極凹槽361正下方之一第二閘極凹槽36、並形成位於該第一汲極凹槽341正下方之一第二汲極凹槽343以及形成位於該第一源極凹槽351正下方之一第二源極凹槽353。同樣地該第四道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該第四道蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，該第四道蝕刻製程可使用氨水(NH4 OH)、雙氧水(H2 O2 )或鹽酸(HCl)溶液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻，而蝕刻將終止於該第一n型摻雜覆蓋層313。並調整原本對該第一n型摻雜覆蓋層313進行蝕刻之該第二道蝕刻製程為蝕刻位於該第二閘極凹槽363、該第二汲極凹槽343及該第二源極凹槽353正下方之該第一n型摻雜覆蓋層313之砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料，以形成位於該第二閘極凹槽363正下方之一第三閘極凹槽365、並形成位於該第二汲極凹槽343正下方之一第三汲極凹槽345以及形成位於該第二源極凹槽353正下方之一第三源極凹槽355。
在蝕刻該汲極凹槽331及該源極凹槽333之過程中，透過選擇蝕刻溶液以及晶格方向性等控制項，可蝕刻出各種不同之結構。如第3FA~3FD圖、第3GA~3GD圖、第3HA~3HD圖、第3IA~3ID圖、第3JA~3JD圖及第3KA~3KD圖所示，此六組圖皆為該汲極凹槽331之局部放大圖，該汲極凹槽331之結構之各種可能變化形。其中該汲極凹槽331內介於該第二n型摻雜覆蓋層317之間之凹槽係為該第一汲極凹槽341。而該汲極凹槽331內介 於該第一n型摻雜覆蓋層313之間之凹槽係為該第三汲極凹槽345。透過選擇蝕刻溶液以及晶格方向性等控制項，不僅可以蝕刻出各種不同的結構，亦可控制選擇該第一汲極凹槽341與該第三汲極凹槽345之相對大小；如第3FA~3FD圖以及第3IA~3ID圖所示，該第一汲極凹槽341係大於該第三汲極凹槽345；又如第3HA~3HD圖以及第3KA~3KD圖所示，該第一汲極凹槽341係小於該第三汲極凹槽345；再如第3GA~3GD圖以及第3JA~3JD圖所示，該第一汲極凹槽341與該第三汲極凹槽345係大小相同。同樣地，該源極凹槽333亦可透過控制選擇讓該源極凹槽333內介於該第二n型摻雜覆蓋層317之間之凹槽大於、等於或小於該源極凹槽333內介於該第一n型摻雜覆蓋層313之間之凹槽。其中該源極凹槽333內介於該第二n型摻雜覆蓋層317之間之凹槽係為該第一源極凹槽351。而該源極凹槽333內介於該第一n型摻雜覆蓋層313之間之凹槽係為該第三源極凹槽355。而該第一汲極凹槽341與該第三汲極凹槽345之相對大小則關係到在該汲極凹槽331內部鍍上一汲極金屬時，該汲極金屬與該第一n型摻雜覆蓋層313及該第二n型摻雜覆蓋層317之間之接觸面積之大小。同樣地該第一源極凹槽351與該第三源極凹槽355之相對大小則關係到在該源極凹槽333內部鍍上一源極金屬時，該源極金屬與該第一n型摻雜覆蓋層313及該第二n型摻雜覆蓋層317之間之接觸面積之大小。而透過控制該汲極金屬與該第一n型摻雜覆蓋層313、該第二n型摻雜覆蓋層317及該蕭基層309之接觸面積之大小，以及控制該源極金屬與該第一n型摻雜覆蓋層313、該第二n型摻雜覆蓋層317及該蕭基層309之接觸面積之大小，可調整本 發明之高電子遷移率電晶體之直流-射頻之特性，並調整降低其導通電阻之大小。
本發明之又一實施例，如圖4A所示為本發明之高電子遷移率電晶體元件結構剖面圖，其包含一基板401、一通道層403、一間格層405、一載子供層407、一蕭基層409、一第一蝕刻終止層411、一第一n型摻雜覆蓋層413、一第二n型摻雜覆蓋層417、一閘極電極421、一汲極電極423以及一源極電極425。
在本發明之結構中，該基板401通常可為半絕緣之砷化鎵基板。該通道層403係形成於該半絕緣之砷化鎵基板401上，其材料可以為砷化鎵，亦可為砷化銦鎵(In x Ga 1-x As)。在該通道層403之上，通常為一由中等能隙半導體材料所構成之一調制摻雜(modulation doped)層。在本發明的結構中，此該調制摻雜層包含前述結構之該間格層405、該載子供層407以及該蕭基層409。此該中等能隙半導體材料係可為砷化鋁鎵(Al x Ga 1-x As)，其鋁含量x則一般介於0至0.6之間。於該蕭基層409上覆蓋上該第一蝕刻終止層411。該第一蝕刻終止層411之材料係可為砷化鋁(AlAs)或磷化銦鎵(InGaP)。再於該第一蝕刻終止層411上覆蓋上該第一n型摻雜覆蓋層413。該第一n型摻雜覆蓋層413之材料係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者。且該第一n型摻雜覆蓋層413之厚度係可大於0小於100nm。於該第一n型摻雜覆蓋層413上覆蓋上該第二n型 摻雜覆蓋層417。該第二n型摻雜覆蓋層417之材料係可為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者。且該第二n型摻雜覆蓋層417之厚度係可大於0小於100nm。
本發明可透過多種選擇蝕刻製程來製作。以下針對蝕刻製程之步驟來描述如何完成本發明之結構。如第4A圖、第4CA~4CB圖及第4EA圖所示，首先在該第二n型摻雜覆蓋層417上以曝光顯影技術劃定一第一閘極凹槽461、一第一汲極凹槽441以及一第一源極凹槽451之位置及大小，接著進行一第一道蝕刻製程，對該第二n型摻雜覆蓋層417進行蝕刻，蝕刻出該第一閘極凹槽461、該第一汲極凹槽441及該第一源極凹槽451。該第一道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該第一道蝕刻製程具有高度選擇比即可。且蝕刻將終止於該第一n型摻雜覆蓋層413。再來，進行一第二道蝕刻製程，蝕刻位於該第一閘極凹槽461、該第一汲極凹槽441及該第一源極凹槽451正下方之該第一n型摻雜覆蓋層413，以形成位於該第一閘極凹槽461正下方之一第三閘極凹槽465、並形成位於該第一汲極凹槽441正下方之一第三汲極凹槽445，且該第三汲極凹槽445係小於該第一汲極凹槽441，以及形成位於該第一源極凹槽451正下方之一第三源極凹槽455，且該第三源極凹槽455係小於該第一源極凹槽451。同樣地該第二道 蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。並蝕刻終止於該第一蝕刻終止層411。最後進行一第三道蝕刻製程，蝕刻位於該第三閘極凹槽465、該第三汲極凹槽445以及該第三源極凹槽455正下方之該第一蝕刻終止層411之砷化鋁或磷化銦鎵，以形成位於該第三閘極凹槽465正下方之一第四閘極凹槽467、並形成位於該第三汲極凹槽445正下方之一第四汲極凹槽447以及形成位於該第三源極凹槽455正下方之一第四源極凹槽457。同樣地該第三道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，可使用氨水(NH4 OH)、雙氧水(H2 O2 )或鹽酸(HCl)溶液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻，而蝕刻將終止於該蕭基層409。完成此三道具高度選擇性之蝕刻製程之後，即完成一閘極凹槽435、一汲極凹槽431以及一源極凹槽433，其中該閘極凹槽435係由該第一閘極凹槽461、該第三閘極凹槽465及該第四閘極凹槽467所組成；而該汲極凹槽431係由該第一汲極凹槽441、該第三汲極凹槽445及該第四汲極凹槽447所組成；而該源極凹槽433係由該第一源極凹槽451、該第三源極凹槽455及該第四源極凹槽457所組成。之後於該閘極凹槽435內，該蕭基層409之上，鍍上一閘極電極421，使該閘極電極421與該蕭基層409形成蕭基接觸。再在該汲極凹槽431內以及該第二n型摻雜覆蓋層417上靠近該汲極凹槽431周遭處，鍍上一汲極電極423，形成歐姆接觸。最後在該源極凹槽433內以及該第二n型摻雜覆蓋層417上靠近該源極凹槽433周遭處， 鍍上一源極電極425，形成歐姆接觸。
本發明之另一實施例如第4B圖、第4DA~4DB圖以及第4EB圖所示，於上述第4A圖之結構中亦可在該第二n型摻雜覆蓋層417以及該第一n型摻雜覆蓋層413之間，設置一第二蝕刻終止層415。該第二蝕刻終止層415之材料係可為砷化鋁(AlAs)或磷化銦鎵(InGaP)。因設置了該第二蝕刻終止層415，故在對該第二n型摻雜覆蓋層417進行蝕刻之後，以及對該第一n型摻雜覆蓋層413進行蝕刻之前，需增加一第四道蝕刻製程，並且需調整原本對該第一n型摻雜覆蓋層413進行蝕刻之步驟。該第四道蝕刻製程為對該第二蝕刻終止層415進行蝕刻之步驟，其步驟如下，蝕刻位於該第一閘極凹槽461、該第一汲極凹槽441以及該第一源極凹槽451正下方之該第二蝕刻終止層415之砷化鋁或磷化銦鎵，以形成位於該第一閘極凹槽461正下方之一第二閘極凹槽463、並形成位於該第一汲極凹槽441正下方之一第二汲極凹槽443以及形成位於該第一源極凹槽451正下方之一第二源極凹槽453。同樣地該第四道蝕刻製程可以選用乾式蝕刻或是濕式蝕刻，只要該第四道蝕刻製程具有高度選擇比即可。以濕式蝕刻為例，該第四道蝕刻製程可使用氨水(NH4 OH)、雙氧水(H2 O2 )或鹽酸(HCl)溶液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻，而蝕刻將終止於該第一n型摻雜覆蓋層413。並調整原本對該第一n型摻雜覆蓋層413進行蝕刻之該第二道蝕刻製程為蝕刻位於該第二閘極凹槽463、該第二汲極凹槽443及該第二源極凹槽453正下方之該第一n型摻雜覆蓋層413，以形成位於該第 二閘極凹槽463正下方之一第三閘極凹槽465、並形成位於該第二汲極凹槽443正下方之一第三汲極凹槽445，且該第三汲極凹槽445係小於該第一汲極凹槽441，以及形成位於該第二源極凹槽453正下方之一第三源極凹槽455，且該第三源極凹槽455係小於該第一源極凹槽451。
在蝕刻該汲極凹槽431及該源極凹槽433之過程中，透過選擇蝕刻溶液以及晶格方向性等控制項，可蝕刻出各種不同之結構。如第4FA~4FD圖、第4GA~4GD圖、第4HA~4HB圖、第4IA~41D圖及第4JA~4JD圖所示，此五組圖皆為該汲極凹槽431之局部放大圖，為該汲極凹槽431之結構之各種可能變化形。其中該汲極凹槽431內介於該第二n型摻雜覆蓋層417之間之凹槽係為該第一汲極凹槽441。而該汲極凹槽431內介於該第一n型摻雜覆蓋層413之間之凹槽係為該第三汲極凹槽445。透過選擇蝕刻溶液以及晶格方向性等控制項，不僅可以蝕刻出各種不同的結構，亦可控制選擇該第一汲極凹槽441與該第三汲極凹槽445之相對大小，而本發明則著重在該第一汲極凹槽441係大於該第三汲極凹槽445之情況；如第4FA~4FD圖、第4GA~4GD圖、第4HA~4HB圖、第4IA~4ID圖及第4JA~4JD圖所示，此五組圖皆為該第一汲極凹槽441係大於該第三汲極凹槽445。同樣地，該源極凹槽433亦可透過控制選擇讓該源極凹槽433內介於該第二n型摻雜覆蓋層417之間之凹槽大於該源極凹槽433內介於該第一n型摻雜覆蓋層413之間之凹槽。其中該源極凹槽433內介於該第二n型摻雜覆蓋層417之間之凹槽係為該第一源極凹槽451。而該源極凹槽433內介於該第一n型摻雜覆蓋層413之間之凹槽係為 該第三源極凹槽455。而該第一汲極凹槽441與該第三汲極凹槽445之相對大小則關係到在該汲極凹槽431內部鍍上一汲極金屬時，該汲極金屬與該第一n型摻雜覆蓋層413及該第二n型摻雜覆蓋層417之間之接觸面積之大小。同樣地該第一源極凹槽451與該第三源極凹槽455之相對大小則關係到在該源極凹槽433內部鍍上一源極金屬時，該源極金屬與該第一n型摻雜覆蓋層413及該第二n型摻雜覆蓋層417之間之接觸面積之大小。而透過控制該汲極金屬與該第一n型摻雜覆蓋層413、該第二n型摻雜覆蓋層417及該蕭基層409之接觸面積之大小，以及控制該源極金屬與該第一n型摻雜覆蓋層413、該第二n型摻雜覆蓋層417及該蕭基層409之接觸面積之大小，在該第一汲極凹槽441係大於該第三汲極凹槽445以及該第一源極凹槽451係大於該第三汲極凹槽445之狀況下，該汲極電極之金屬可以同時接觸到該第一n型摻雜覆蓋層413與該第二n型摻雜覆蓋層417，且該源極電極之金屬可以同時接觸到該第一n型摻雜覆蓋層413與該第二n型摻雜覆蓋層417，如此可以使得本發明之高電子遷移率電晶體之直流-射頻之特性得以較大提高，並且可以大幅降低其導通電阻之大小。
第5圖係為本發明之高電子遷移率電晶體與先前技術之高電子遷移率電晶體在效能上之差異比較圖，其中紅色曲線代表先前技術之高電子遷移率電晶體在施加於汲極與閘極間之電壓差為17~18.7伏特時之效能表現；而綠色曲線則代表本發明之高電子遷移率電晶體在施加於汲極與閘極間之電壓差為20.5伏特時之效能表現。相較圖中兩者之輸出功率(Pout)、增益(Gain)以及其功率附加效率(PAE%)，很容易就能看出本發明之高電子遷移率電晶體其 表現均較先前技術之高電子遷移率電晶體來的優秀。
綜上所述，本發明確實可達到預期之目的，而提供一種於一第一n型摻雜覆蓋層採用了一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料，而覆蓋於一蕭基層上，而又蝕刻出一汲極凹槽與一源極凹槽，使該汲極電極能同時與一第二n型摻雜覆蓋層、該第一n型摻雜覆蓋層及該蕭基層接觸，並使該源極電極能同時與該第二n型摻雜覆蓋層、該第一n型摻雜覆蓋層及該蕭基層接觸之一高電子遷移率電晶體，藉以降低導通電阻，又同時亦可增強其直流-射頻之特性，並具有良好製程穩定性及元件可靠度等優點。其確具產業利用之價值，爰依法提出專利申請。
又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術與精神。
101‧‧‧基板
103‧‧‧通道層
105‧‧‧間格層
107‧‧‧δ摻雜層
109‧‧‧蕭基層
111‧‧‧第一蝕刻終止層
113‧‧‧第一n型摻雜覆蓋層
115‧‧‧第二蝕刻終止層
117‧‧‧第二n型摻雜覆蓋層
121‧‧‧閘極電極
123‧‧‧源極電極
125‧‧‧汲極電極
135‧‧‧閘極凹槽
201‧‧‧基板
202‧‧‧緩衝層
203‧‧‧通道層
204‧‧‧間格層
205‧‧‧δ摻雜層
206‧‧‧蕭基層
207‧‧‧未摻雜覆蓋層
208‧‧‧蝕刻終止層
209‧‧‧n型摻雜覆蓋層
217‧‧‧閘極電極
219‧‧‧光罩
220‧‧‧源極電極
221‧‧‧汲極電極
301‧‧‧基板
303‧‧‧通道層
305‧‧‧間格層
307‧‧‧載子供層
309‧‧‧蕭基層
311‧‧‧第一蝕刻終止層
313‧‧‧第一n型摻雜覆蓋層
315‧‧‧第二蝕刻終止層
317‧‧‧第二n型摻雜覆蓋層
321‧‧‧閘極電極
323‧‧‧汲極電極
325‧‧‧源極電極
331‧‧‧汲極凹槽
333‧‧‧源極凹槽
335‧‧‧閘極凹槽
341‧‧‧第一汲極凹槽
343‧‧‧第二汲極凹槽
345‧‧‧第三汲極凹槽
347‧‧‧第四汲極凹槽
351‧‧‧第一源極凹槽
353‧‧‧第二源極凹槽
355‧‧‧第三源極凹槽
357‧‧‧第四源極凹槽
361‧‧‧第一閘極凹槽
363‧‧‧第二閘極凹槽
365‧‧‧第三閘極凹槽
367‧‧‧第四閘極凹槽
401‧‧‧基板
403‧‧‧通道層
405‧‧‧間格層
407‧‧‧載子供層
409‧‧‧蕭基層
411‧‧‧第一蝕刻終止層
413‧‧‧第一n型摻雜覆蓋層
415‧‧‧第二蝕刻終止層
417‧‧‧第二n型摻雜覆蓋層
421‧‧‧閘極電極
423‧‧‧汲極電極
425‧‧‧源極電極
431‧‧‧汲極凹槽
433‧‧‧源極凹槽
435‧‧‧閘極凹槽
441‧‧‧第一汲極凹槽
443‧‧‧第二汲極凹槽
445‧‧‧第三汲極凹槽
447‧‧‧第四汲極凹槽
451‧‧‧第一源極凹槽
453‧‧‧第二源極凹槽
455‧‧‧第三源極凹槽
457‧‧‧第四源極凹槽
461‧‧‧第一閘極凹槽
463‧‧‧第二閘極凹槽
465‧‧‧第三閘極凹槽
467‧‧‧第四閘極凹槽
第1圖 係為一傳統高電子遷移率電晶體元件結構剖面圖。
第2圖 係為另一傳統高電子遷移率電晶體元件結構剖面圖。
第3A圖 係為本發明之高電子遷移率電晶體改良結構之剖面結構示意圖。
第3B圖 係為本發明之高電子遷移率電晶體改良結構之另一實施例之剖面結構示意圖。
第3CA~3CB、3DA~3DB圖 係為本發明之高電子遷移率電晶體改良結構之汲極凹槽及源極凹槽剖面結構示意圖。
第3EA~3EB圖 係為本發明之高電子遷移率電晶體改良結構之閘極凹槽剖面結構示意圖。
第3FA~3FD、3GA~3GD、3HA~3HD、3IA~3ID、3JA~3JD及3KA~3KD圖 係為本發明之高電子遷移率電晶體改良結構之汲極凹槽之數種剖面結構示意圖。
第4A圖 係為本發明之高電子遷移率電晶體改良結構之又一實施例之剖面結構示意圖。
第4B圖 係為本發明之高電子遷移率電晶體改良結構之再一實施例之剖面結構示意圖。
第4CA~4CB、4DA~4DB圖 係為本發明之高電子遷移率電晶體改良結構之汲極凹槽及源極凹槽剖面結構示意圖。
第4EA~4EB圖 係為本發明之高電子遷移率電晶體改良結構之閘極凹槽剖面結構示意圖。
第4FA~4FD、4GA~4GD、4HA~4HB、4IA~4ID及4JA~4JD圖 係 為本發明之高電子遷移率電晶體改良結構之汲極凹槽之數種剖面結構示意圖。
第5圖 係為本發明之高電子遷移率電晶體與先前技術之高電子遷移率電晶體在效能上之差異比較圖。
301‧‧‧基板
303‧‧‧通道層
305‧‧‧間格層
307‧‧‧載子供層
309‧‧‧蕭基層
311‧‧‧第一蝕刻終止層
313‧‧‧第一n型摻雜覆蓋層
315‧‧‧第二蝕刻終止層
317‧‧‧第二n型摻雜覆蓋層
321‧‧‧閘極電極
323‧‧‧汲極電極
325‧‧‧源極電極
331‧‧‧汲極凹槽
333‧‧‧源極凹槽
335‧‧‧閘極凹槽

Claims (46)

  1. 一種高電子遷移率電晶體，其主要結構係包括有：一基板；一通道層，係形成於該基板上；一間格層，係形成於該通道層上；一載子供層，係形成於該間格層上；一蕭基層，係形成於該載子供層上；一第一蝕刻終止層，係形成於該蕭基層上；一第一n型摻雜覆蓋層，係形成於該第一蝕刻終止層上，係為一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料；一第二n型摻雜覆蓋層，係形成於該第一n型摻雜覆蓋層上；一閘極凹槽，係先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽；一汲極凹槽，係於該閘極凹槽之一端，先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽；一源極凹槽，係於該閘極凹槽之另一端，先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽；一閘極電極，係設置於該閘極凹槽內，與該蕭基層形成蕭基接觸；一汲極電極，係設置於該汲極凹槽內及該第二n型摻雜覆 蓋層上靠近該汲極凹槽周遭處，與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸；以及一源極電極，係設置於該源極凹槽內及該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸。
  2. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中構成該第一n型摻雜覆蓋層係為一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該第一n型摻雜覆蓋層之厚度係為大於0小於100nm者。
  3. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中該汲極凹槽係由三個凹槽所組成，依次為：一第一汲極凹槽，係該汲極凹槽建構於該第二n型摻雜覆蓋層之凹槽；一第三汲極凹槽，係該汲極凹槽建構於該第一n型摻雜覆蓋層之凹槽；一第二汲極凹槽，係該汲極凹槽建構於該第一蝕刻終止層之凹槽；其中該第二n型摻雜覆蓋汲極凹槽，係為大於、等於或小於該第一n型摻雜覆蓋汲極凹槽。
  4. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中該源極凹槽係由三個凹槽所組成，依次為： 一第二n型摻雜覆蓋源極凹槽，係該源極凹槽建構於該第二n型摻雜覆蓋層之凹槽；一第一n型摻雜覆蓋源極凹槽，係該源極凹槽建構於該第一n型摻雜覆蓋層之凹槽；一第一蝕刻終止源極凹槽，係該源極凹槽建構於該第一蝕刻終止層之凹槽；其中該第二n型摻雜覆蓋源極凹槽，係為大於、等於或小於該第一n型摻雜覆蓋源極凹槽。
  5. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中該汲極電極係與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  6. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中該源極電極係與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  7. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中介於該第一n型摻雜覆蓋層及該第二n型摻雜覆蓋層之間，尚可設置一第二蝕刻終止層。
  8. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中該第二n型摻雜覆蓋層係為砷化鎵(GaAs)，且該第二n型摻雜覆蓋層之厚度係為大於0小於100nm者。
  9. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中所描述之該蝕刻製程係為乾式蝕刻或濕式蝕刻。
  10. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其 中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  11. 如申請專利範圍第7項所述之高電子遷移率電晶體結構，其中構成該第二蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  12. 如申請專利範圍第1項所述之高電子遷移率電晶體結構，其中構成該蕭基層之材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.6之間，且該蕭基層之厚度係大於0小於100nm者。
  13. 一種高電子遷移率電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋層，係由一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體材料所構成以及一第二n型摻雜覆蓋層；對該第二n型摻雜覆蓋層進行蝕刻，以形成一第一閘極凹槽、一第一汲極凹槽及一第一源極凹槽；對該第一n型摻雜覆蓋層進行蝕刻，於該第一閘極凹槽之正下方形成一第三閘極凹槽，並於該第一汲極凹槽之正下方形成一第三汲極凹槽，且於該第一源極凹槽之正下方形成一第三源極凹槽；對該第一蝕刻終止層進行蝕刻，於該三閘極凹槽之正下方形成一第四閘極凹槽，並於該第三汲極凹槽之正下方形成一第 四汲極凹槽，且於該三源極凹槽之正下方形成一第四源極凹槽；藉此，由前述該第一閘極凹槽、該第三閘極凹槽及該第四閘極凹槽形成一閘極凹槽；並藉此，由前述該第一汲極凹槽、該第三汲極凹槽及該第四汲極凹槽形成一汲極凹槽；且藉此，由前述該第一源極凹槽、該第三源極凹槽及該第四源極凹槽形成一源極凹槽；於該閘極凹槽內，鍍上一閘極電極，並使該閘極電極與該蕭基層形成蕭基接觸；於該汲極凹槽內與該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，鍍上一汲極電極，並使該汲極電極與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸；以及於該源極凹槽內與該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，鍍上一源極電極，並使該源極電極與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸。
  14. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中構成該第一n型摻雜覆蓋層係為一砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該第一n型摻雜覆蓋層之厚度係大於0小於100nm者。
  15. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中該第一汲極凹槽係為大於、等於或小於該第三汲極凹槽。
  16. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程 方法，其中該第一源極凹槽係為大於、等於或小於該第三源極凹槽。
  17. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中該汲極電極係與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  18. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中該源極電極係與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  19. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中介於該第一n型摻雜覆蓋層及該第二n型摻雜覆蓋層之間，設置一第二蝕刻終止層。
  20. 如申請專利範圍第19項所述之高電子遷移率電晶體結構製程方法，因設置了該第二蝕刻終止層，故在對該第二n型摻雜覆蓋層進行蝕刻之後，以及對該第一n型摻雜覆蓋層進行蝕刻之前，需增加以下之對該第二蝕刻終止層進行蝕刻之步驟，對該第二蝕刻終止層進行蝕刻，於該第一閘極凹槽之正下方形成一第四閘極凹槽，且於該第一汲極凹槽之正下方形成一第二汲極凹槽，並於該第一源極凹槽之正下方形成一第二源極凹槽；並調整對該第一n型摻雜覆蓋層進行蝕刻之步驟，調整為於該第二閘極凹槽之正下方形成一第三閘極凹槽，並調整於該第二汲極凹槽之正下方形成一第三汲極凹槽，且調整於該第二源極凹槽之正下方形成一第三源極凹槽。
  21. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程 方法，其中該第二n型摻雜覆蓋層係為砷化鎵(GaAs)，且該第二n型摻雜覆蓋層之厚度係為大於0小於100nm者。
  22. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中所描述之該蝕刻製程係為乾式蝕刻或濕式蝕刻。
  23. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  24. 如申請專利範圍第19項所述之高電子遷移率電晶體結構製程方法，其中構成該第二蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  25. 如申請專利範圍第13項所述之高電子遷移率電晶體結構製程方法，其中構成該蕭基層之材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.6之間，且該蕭基層之厚度係為大於0小於100nm者。
  26. 一種高電子遷移率電晶體，其主要結構係包括有：一基板；一通道層，係形成於該基板上；一間格層，係形成於該通道層上；一載子供層，係形成於該間格層上；一蕭基層，係形成於該載子供層上；一第一蝕刻終止層，係形成於該蕭基層上；一第一n型摻雜覆蓋層，係形成於該第一蝕刻終止層上； 一第二n型摻雜覆蓋層，係形成於該第一n型摻雜覆蓋層上；一閘極凹槽，係先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽；一汲極凹槽，係於該閘極凹槽之一端，先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽，且其中該汲極凹槽內建構於該第二n型摻雜覆蓋層之凹槽，係大於該汲極凹槽內建構於該第一n型摻雜覆蓋層之凹槽；一源極凹槽，係於該閘極凹槽之另一端，先經由複數道蝕刻製程，而蝕刻終止於該蕭基層上方所形成之凹槽，且其中該源極凹槽內建構於該第二n型摻雜覆蓋層之凹槽，係大於該源極凹槽內建構於該第一n型摻雜覆蓋層之凹槽；一閘極電極，係設置於該閘極凹槽內，與該蕭基層形成蕭基接觸；一汲極電極，係設置於該汲極凹槽內及該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸；以及一源極電極，係設置於該源極凹槽內及該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸。
  27. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其 中構成該第一n型摻雜覆蓋層係為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第一n型摻雜覆蓋層之厚度係大於0小於100nm。
  28. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中構成該第二n型摻雜覆蓋層係為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第二n型摻雜覆蓋層之厚度係大於0小於100nm。
  29. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中該汲極電極係為與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  30. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中該源極電極係為與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  31. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中介於該第一n型摻雜覆蓋層及該第二n型摻雜覆蓋層之間，設置一第二蝕刻終止層。
  32. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其 中所描述之該蝕刻製程係為乾式蝕刻或濕式蝕刻。
  33. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  34. 如申請專利範圍第31項所述之高電子遷移率電晶體結構，其中構成該第二蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  35. 如申請專利範圍第26項所述之高電子遷移率電晶體結構，其中構成該蕭基層之材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.6之間，且該蕭基層之厚度係大於0小於100nm者。
  36. 一種高電子遷移率電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一載子供層、一蕭基層、一第一蝕刻終止層、一第一n型摻雜覆蓋層以及一第二n型摻雜覆蓋層；對該第二n型摻雜覆蓋層進行蝕刻，以形成一第一閘極凹槽、一第一汲極凹槽及一第一源極凹槽；對該第一n型摻雜覆蓋層進行蝕刻，於該第一閘極凹槽之正下方形成一第三閘極凹槽，並於該第一汲極凹槽之正下方形成一第三汲極凹槽，且該第一汲極凹槽係大於該第三汲極凹槽，並於該第一源極凹槽之正下方形成一第三源極凹槽，且該第一源極凹槽係大於該第三源極凹槽； 對該第一蝕刻終止層進行蝕刻，於該第三閘極凹槽之正下方形成一第四閘極凹槽，並於該第三汲極凹槽之正下方形成一第四汲極凹槽，且於該第三源極凹槽之正下方形成一第四源極凹槽；藉此，由前述該第一閘極凹槽、該第三閘極凹槽及該第四閘極凹槽形成一閘極凹槽；並藉此，由前述該第一汲極凹槽、該第三汲極凹槽及該第四汲極凹槽形成一汲極凹槽；且藉此，由前述該第一源極凹槽、該第三源極凹槽及該第四源極凹槽形成一源極凹槽；於該閘極凹槽內，鍍上一閘極電極，並使該閘極電極與該蕭基層形成蕭基接觸；於該汲極凹槽內與該第二n型摻雜覆蓋層上靠近該汲極凹槽周遭處，鍍上一汲極電極，並使該汲極電極與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸；以及於該源極凹槽內與該第二n型摻雜覆蓋層上靠近該源極凹槽周遭處，鍍上一源極電極，並使該源極電極與該第二n型摻雜覆蓋層及該蕭基層形成歐姆接觸。
  37. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中構成該第一n型摻雜覆蓋層係為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第一n型摻雜覆蓋層之厚度係大於0小於100nm。
  38. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中構成該第二n型摻雜覆蓋層係為砷化鎵(GaAs)、砷化鋁鎵(Al x Ga 1-x As)、砷化銦鋁(In x Al 1-x As)、砷化銦鎵(In x Ga 1-x As)或砷化鋁銦鎵InAlGaAs者，且該砷化鋁鎵中之鋁含量x 係大於0小於0.5之間，且該砷化銦鋁中之銦含量x 係大於0小於0.5之間，且該砷化銦鎵中之銦含量x 係大於0小於0.5之間者，且該第二n型摻雜覆蓋層之厚度係大於0小於100nm。
  39. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中該汲極電極係為與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  40. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中該源極電極係為與該第一n型摻雜覆蓋層形成歐姆接觸且同時與該第二n型摻雜覆蓋層形成歐姆接觸者。
  41. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中介於該第一n型摻雜覆蓋層及該第二n型摻雜覆蓋層之間，設置一第二蝕刻終止層。
  42. 如申請專利範圍第41項所述之高電子遷移率電晶體結構，因設置了該第二蝕刻終止層，故在對該第二n型摻雜覆蓋層進行蝕刻之後，以及對該第一n型摻雜覆蓋層進行蝕刻之前，需增加以下之對該第二蝕刻終止層進行蝕刻之步驟，對該第二蝕刻終止層進行蝕刻，於該第一閘極凹槽之正下方形成一第二閘極凹槽，且於該第一汲極凹槽之正下方形成一第二汲極凹槽，並於該第一源極凹槽之正下方形成一第二源極凹槽；並調整對該 第一n型摻雜覆蓋層進行蝕刻之步驟，調整為於該第二閘極凹槽之正下方形成一第三閘極凹槽，並調整於該第二汲極凹槽之正下方形成一第三汲極凹槽，且該第一汲極凹槽係大於該第三汲極凹槽，且調整於該第二源極凹槽之正下方形成一第三源極凹槽，且該第一源極凹槽係大於該第三源極凹槽。
  43. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中所描述之該蝕刻製程係為乾式蝕刻或濕式蝕刻。
  44. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  45. 如申請專利範圍第41項所述之高電子遷移率電晶體結構，其中構成該第二蝕刻終止層之材料係為砷化鋁(AlAs)或磷化銦鎵(InGaP)者。
  46. 如申請專利範圍第36項所述之高電子遷移率電晶體結構，其中構成該蕭基層之材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係大於0小於0.6之間，且該蕭基層之厚度係大於0小於100nm。
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