TWI470792B - 異質結構場效電晶體改良結構及其製程方法 - Google Patents
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Description
本發明係有關一種異質結構場效電晶體及其製程方法，尤指一種在蕭基層覆蓋一層高能隙蕭基覆蓋層，且於該蕭基覆蓋層上覆蓋一層低能隙穿隧層之改良結構，並採用多重選擇性蝕刻製程之異質結構場效電晶體，使該元件達到在低導通電阻下，可同時維持高耐壓能力之異質結構場效電晶體改良結構及其製程方法。
高電子遷移率電晶體(High Electron Mobility Transistor;HEMT)是一種異質結構場效電晶體(Heterostructure Field Effect Transistor;HFET)，可應用於功率放大器、微波及毫米波等電子元件，對於通訊電子元件市場扮演重要角色。
第1A圖即為傳統高電子遷移率電晶體元件結構剖面圖，其包含一半絕緣基板101、一通道層102、一間格層103、一δ摻雜層104、一蕭基(Schottky)層105、一第一蝕刻終止層106以及一第一n型摻雜覆蓋層107；其中該通道層102係形成於該半絕緣基板101上；該間格層103係形成於該通道層102上；該δ摻雜層104係形成於該間格層103上；該蕭基層105通常由中等能隙半導體材料所製成，並形成於該δ摻雜層104上；該第一蝕刻終止層106係形成於該蕭基層105上；而該第一n型摻雜覆蓋層107則形成於該第一蝕刻終止層106上。該第一蝕刻終止層106的目的在於製作閘極凹槽，使閘極(gate)電極108可以直接與該蕭基層105形成蕭基接觸。由於一般蕭基層105材料與第一n型摻雜覆蓋層107材料之間，不容易利用乾式蝕刻或濕式蝕刻達成選擇性蝕刻，因此特別成長一第一蝕刻終止層106於蕭基層105與第一n型摻雜覆蓋層107之間。也因此該第一蝕刻終止層106材料與該蕭基層105材料必須有高度的選擇性蝕刻率。最後，於該第一n型摻雜覆蓋層107鍍上金屬形成歐姆接觸，作為元件的源極(source)電極109與汲極(drain)電極110。為了提高元件特性，尤其是提高閘極與汲極間的崩潰電壓，常會使用雙閘極凹槽結構，如圖1B所示。此雙閘極凹槽結構是由一較寬的閘極凹槽座落於另一較窄的閘極凹槽之上所構成。為了製作雙閘極凹槽結構，必須在第一蝕刻終止層106與蕭基層105之間插入另一第二蝕刻終止層106a且於其上插入另一第二n型摻雜覆蓋層107a。此結構在過去已廣為使用，其優點在於使用中等能隙半導體材料作為蕭基層可以具有較佳之蕭基接觸特性。然而，此該結構的缺點在於元件導通時電阻R on
過大，主因要是由於該中等能隙半導體材料之蕭基層105與該第一n型摻雜覆蓋層107之間的能隙差異過大所造成。
為了解決此缺點，在過去亦發展出另一改良型高電子遷移率電晶體元件結構，其剖面圖如第2A圖所示。此改良型高電子遷移率電晶體元件結構與第1A圖之傳統高電子遷移率電晶體元件結構之主要差異在於蕭基層205與第一蝕刻終止層206之間插入另一穿隧層(tunneling layer)211，如圖2A所示。若為雙閘極凹槽結構，該穿隧層211則插入於另一第二蝕刻終止層206a與該蕭基層205之間，如圖2B所示。該穿隧層211係由低能隙半導體材料所構成，因此可以降低源極209或汲極210與通道層202之間的接觸電阻，因此可以降低元件的導通電阻R on
。然而，在這樣的元件結構中，閘極電極208必須直接接觸於該穿隧層211上。由於該穿隧層211乃由低能隙半導體材料所構成，將使蕭基接觸之崩潰電壓降低，因此大幅限縮元件的應用範圍。此外，由於低能隙半導體材料的表面態較不穩定，易造成閘極電極製程的不穩定，因而降低元件可靠度。
有鑑於此，為改善上述之缺點，本發明之發明人提出一種異質結構場效電晶體改良結構及其製程方法。此結構與方法不但可以降低元件之導通電阻，亦可保持蕭基接觸的高崩潰電壓，同時又可維持元件製程的穩定性及可靠度。
本發明之主要目的在於提供一種異質結構場效電晶體改良結構，其中蕭基層上進一步覆蓋一高能隙半導體材料之蕭基覆蓋層，以及一低能隙半導體材料之穿隧層，藉以降低導通電阻，同時亦可維持蕭基接觸之高崩潰電壓，並具有良好製程穩定性及元件可靠度等優點。
本發明之另一目的在於提供一種異質結構場效電晶體改良結構之製程方法，係採用多重選擇性蝕刻方式，藉以使製程具彈性且可重複施行。
為達上述目的，本發明係提供一種異質結構場效電晶體改良結構，由下而上依序包括一基板、一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第一蝕刻終止層、一第一n型摻雜覆蓋層、一源極電極、一汲極電極及一閘極電極；其中該蕭基層係由中等能隙之半導體材料所構成；該高能隙蕭基覆蓋層係由高能隙半導體材料所構成；該穿隧層係由低能隙半導體材料所構成；該源極電極與該汲極電極係直接與該第一n型摻雜覆蓋層形成歐姆接觸，而該閘極電極則透過多重選擇性蝕刻製程製作出閘極凹槽後，於凹槽中直接接觸於該高能隙蕭基覆蓋層，形成蕭基接觸。
本發明亦提供另一具有雙閘極凹槽之異質結構場效電晶體改良結構，由下而上依序包括有一基板、一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第二蝕刻終止層、一第二n型摻雜覆蓋層、一第一蝕刻終止層、一第一n型摻雜覆蓋層、一源極電極、一汲極電極及一閘極電極；其中該蕭基層係由中等能隙之半導體材料所構成；該高能隙蕭基覆蓋層係由高能隙半導體材料所構成；該穿隧層係由低能隙半導體材料所構成；該源極電極與該汲極電極係直接與該第一n型摻雜之覆蓋層形成歐姆接觸，而該閘極電極則透過多重選擇性蝕刻製程，製作出第一閘極凹槽及第二閘極凹槽，且於第二閘極凹槽直接接觸於該高能隙蕭基覆蓋層，形成蕭基接觸。
於實施時，前述構成該蕭基層之中等能隙半導體材料較佳為砷化鋁鎵(Al x
Ga 1 - x
As)，且該砷化鋁鎵之較佳鋁含量x
係介於0.15至0.3之間。
於實施時，前述構成該高能隙蕭基覆蓋層之高能隙半導體材料較佳為砷化鋁鎵(Al x
Ga 1 - x
As)，而該砷化鋁鎵之較佳鋁含量x
係介於0.3至1.0之間；且該高能隙蕭基覆蓋層之較佳厚度係介於1至15 nm之間。
於實施時，前述構成該穿隧層之低能隙半導體材料較佳為砷化鎵或砷化銦鎵，且其較佳厚度係介於1至10nm之間。
於實施時，前述構成該第一及第二蝕刻終止層之半導體材料可為為砷化鋁(AlAs)。
於實施時，前述構成該第一及第二蝕刻終止層之半導體材料亦可為為磷化銦鎵(InGaP)。
於實施時，前述構成該第一及第二n型摻雜覆蓋層之材料係為砷化鎵。
此外，本發明亦提供一種異質結構場效電晶體改良結構之製程方法，其乃一多重選擇性蝕刻製程，使閘極電極直接接觸於該高能隙蕭基覆蓋層上形成蕭基接觸，包括以下步驟：於一半絕緣基板上，依序形成一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第一蝕刻終止層以及一第二n型摻雜覆蓋層；對該第一n型摻雜覆蓋層進行蝕刻，以形成第一凹槽；對該第一蝕刻終止層進行蝕刻，以形成第二凹槽，且該第二凹槽係位於第一凹槽之正下方；對該穿隧層進行蝕刻，以形成第三凹槽，且該第三凹槽係位於第二凹槽之正下方；藉此，前述第一、第二與第三凹槽形成一閘極凹槽，可供容納一閘極電極，並使其與高能隙蕭基覆蓋層接觸形成蕭基接觸。
本發明亦提供另一種適用於雙閘極凹槽異質結構場效電晶體改良結構之製程方法，其乃一多重選擇性蝕刻製程，使閘極電極直接接觸於該高能隙蕭基覆蓋層上形成蕭基接觸，包括以下步驟：於一半絕緣基板上，依序形成一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第二蝕刻終止層、一第二n型摻雜覆蓋層、一第一蝕刻終止層、一第一n型摻雜覆蓋層、一源極電極、一汲極電極及一閘極電極；對該第一n型摻雜覆蓋層進行蝕刻，以形成第一凹槽；對該第一蝕刻終止層進行蝕刻，以形成第二凹槽，且該第二凹槽係位於第一凹槽之正下方；對該第二n型摻雜覆蓋層進行蝕刻，以形成第三凹槽；對該第二蝕刻終止層進行蝕刻，以形成第四凹槽，且該第四凹槽係位於第三凹槽之正下方；對該穿隧層進行蝕刻，以形成第五凹槽，且該第五凹槽係位於第四凹槽之正下方；藉此，前述第一與第二凹槽形成第一閘極凹槽；前述第三與、第四與第五凹槽形成第二閘極凹槽，可供容納一閘極電極，並使其與高能隙蕭基覆蓋層接觸形成蕭基接觸。
為對於本發明之特點與作用能有更深入之瞭解，茲藉實施例配合圖式詳述於後。
第3A圖即為本發明之高電子遷移率電晶體元件結構剖面圖，其包含一基板301、一通道層302、一間格層303、一δ摻雜層304、一蕭基層305、一高能隙蕭基覆蓋層311、一穿隧層312、一第一蝕刻終止層306、一第一n型摻雜覆蓋層307、一閘極電極308、一源極電極309以及一汲極電極310。
在本結構中，該基板301通常為半絕緣之砷化鎵基板。該通道層302係形成於該半絕緣之砷化鎵基板301上，其材料可以為砷化鎵，亦可為受應力之砷化銦鎵(In x
Ga 1 - x
As)，又常被稱為偽高電子遷移率電晶體(pseudomorphic-HEMT;p-HEMT)。在該通道層302之上，通常為一由中等能隙半導體材料所構成之調制摻雜(modulation doped)層。在本發明的結構中，此調制摻雜層包含前述結構之間格層303、δ摻雜層304以及蕭基層305。此中等能隙半導體材料可為砷化鋁鎵(Al x
Ga 1 - x
As)，其鋁含量x
則一般介於0.15至0.3之間。於該蕭基層305上有一高能隙蕭基覆蓋層311，係由高能隙半導體材料所構成。此高能隙半導體材料可為砷化鋁鎵(Al x
Ga 1 - x
As)，其鋁含量x
則一般介於0.3至1.0之間。在該高能隙蕭基覆蓋層311上有一穿隧層312，係由低能隙半導體材料所構成，並於其上覆蓋一層第一蝕刻終止層306。最後，該第一蝕刻終止層306上則覆蓋一層第一n型摻雜覆蓋層307。此第一n型摻雜覆蓋層之材料係為砷化鎵，且其n型摻雜濃度係至少高於1×1018
cm-3
，因此可以直接在該層上鍍上金屬，形成源極電極309與汲極電極310之歐姆接觸。閘極電極308則是透過多重選擇性蝕刻製程，將該第一n型摻雜覆蓋層307、該第一蝕刻終止層306以及該穿隧層312以蝕刻方式去除，形成一閘極凹槽。因此，可以將金屬直接鍍於閘極凹槽之高能隙蕭基覆蓋層311，形成閘極電極308之蕭基接觸。適合應用的高能隙蕭基覆蓋層厚度係介於1至15 nm之間，且透過閘極電壓及δ摻雜層304，將可調變通道層302的電子濃度，因此改變源極與汲極之間的導電率。在本發明的結構中，該穿隧層312之低能隙半導體材料係由砷化鎵或砷化銦鎵(In x
Ga 1 - x
As)所構成，且其較佳厚度係介於1至10 nm之間。此設計有助於降低元件的導通電阻R on
。
為了避免低能隙半導體材料之穿隧層312對閘極電極之蕭基接觸造成可靠度影響，本發明特別採用多重選擇性蝕刻製程，將閘極凹槽蝕刻至該高能隙蕭基覆蓋層311，因此可保有高能隙半導體材料之蕭基接觸的優點，具有較高的崩潰電壓及元件特性可靠度。
第3B圖即為本發明之雙閘極凹槽高電子遷移率電晶體元件結構剖面圖。此結構於第3A圖雷同，主要差別在於第一蝕刻終止層306與蕭基層305之間插入了另一第二蝕刻終止層306a且於其上插入另一第二n型摻雜覆蓋層307a。
本發明所提供之多重選擇性蝕刻製程，可製作閘極凹槽至該高能隙蕭基覆蓋層311，使閘極電極308接觸於該高能隙蕭基覆蓋層311上。以下將針對前述之本發明結構，描述此多重選擇性蝕刻製程步驟。首先，先在該第一n型摻雜之砷化鎵覆蓋層307上，以曝光顯影技術定義出第一閘極凹槽位置及大小。接著再以第一道蝕刻製程對該砷化鎵覆蓋層307進行蝕刻，以形成第一凹槽。此道蝕刻製程可以利用乾式蝕刻或濕式蝕刻，只要該蝕刻製程對於砷化鎵覆蓋層307與該蝕刻終止層306具有高度蝕刻選擇性即可。以利用濕式蝕刻技術為例，若以砷化鋁(AlAs)或磷化銦鎵(InGaP)作為該第一蝕刻終止層306的材料，則第一道蝕刻製程可以利用琥珀酸(succinic acid)、檸檬酸(citric acid)或醋酸(acetic acid)溶液為蝕刻液對砷化鎵進行蝕刻，且該道蝕刻將終止於砷化鋁或磷化銦鎵之蝕刻終止層306，主要是因為琥珀酸(succinic acid)、檸檬酸(citric acid)或醋酸(acetic acid)溶液只能蝕刻砷化鎵，卻無法蝕刻砷化鋁或磷化銦鎵。接著可以針對該砷化鋁或磷化銦鎵之蝕刻終止層306進行第二道蝕刻製程，以形成第二凹槽，且該第二凹槽將位於第一凹槽之正下方。第二道蝕刻製程當然也可以利用乾式蝕刻或濕式蝕刻，只要該蝕刻製程對於砷化鋁與該穿隧層312之低能隙半導體材料(砷化鎵或砷化銦鎵)具有高度蝕刻選擇比即可。以利用濕式蝕刻技術為例，第二道蝕刻製程可以利用鹽酸(HCl)、氨水(NH4
OH)或雙氧水(H2
O2
)溶液為蝕刻液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻，而該道蝕刻將終止於由砷化鎵或砷化銦鎵所構成之穿隧層312。最後再針對該穿隧層進行第三道蝕刻，並選擇適當的蝕刻液，使該蝕刻終止於由砷化鋁鎵所構成的高能隙蕭基覆蓋層311之上，形成第三凹槽，且該第三凹槽將恰好位於第二凹槽之正下方。以濕式蝕刻技術為例，第三道蝕刻亦可採用可以利用琥珀酸(succinic acid)、檸檬酸(citric acid)或醋酸(acetic acid)溶液為蝕刻液對砷化鎵或砷化銦鎵進行蝕刻，並終止於該高能隙蕭基覆蓋層311。完成此三道選擇性蝕刻製程後，即完成一閘極凹槽，並使該高能隙蕭基覆蓋層311直接暴露於表面。鍍上閘極金屬形成蕭基接觸後，即完成元件製作。
本發明所提供之多重選擇性蝕刻製程，亦可用於製作雙閘極凹槽至該高能隙蕭基覆蓋層311，使閘極電極308接觸於該高能隙蕭基覆蓋層311上。雙閘極凹槽的製程步驟與單閘極凹槽製程步驟類似，先在該第一n型摻雜之砷化鎵覆蓋層307上，以曝光顯影技術定義出第一閘極凹槽位置及大小，再以第一道蝕刻製程對該砷化鎵覆蓋層307進行蝕刻，以形成第一凹槽。若以砷化鋁(AlAs)或磷化銦鎵(InGaP)作為該第一蝕刻終止層306的材料，則第一道蝕刻製程可以利用琥珀酸(succinic acid)、檸檬酸(citric acid)或醋酸(acetic acid)溶液為蝕刻液對砷化鎵進行蝕刻，並終止於砷化鋁或磷化銦鎵之第一蝕刻終止層306。接著可以針對第一蝕刻終止層306進行第二道蝕刻製程，以形成第二凹槽，且該第二凹槽將位於第一凹槽之正下方。該第一凹槽與第二凹槽則形成第一閘極凹槽。第二道蝕刻製程可以利用鹽酸(HCl)、氨水(NH4
OH)或雙氧水(H2
O2
)溶液為蝕刻液對砷化鋁進行蝕刻；或利用鹽酸(HCl)溶液為蝕刻液對磷化銦鎵進行蝕刻。上述步驟可以重複應用至第二閘極凹槽製作。首先對第二n型摻雜砷化鎵覆蓋層307a進行第三道蝕刻步驟，形成第三凹槽，並對第二蝕刻終止層306a進行第四道蝕刻步驟，形成第四凹槽。最後再針對該穿隧層312進行第五道蝕刻步驟，使該蝕刻終止於高能隙蕭基覆蓋層311之上，形成第五凹槽。第三、第四及第五凹槽則形成第二閘極凹槽，位於第一閘極凹槽下方。完成第一閘極凹槽與第二閘極凹槽蝕刻製程後，將使該高能隙蕭基覆蓋層311直接暴露於表面。鍍上閘極金屬形成蕭基接觸後，即完成雙閘極凹槽元件製作。
本發明之異質結構場效電晶體改良結構及其製程方法，已經透過實驗證實，可以有效降低導通電阻，同時亦可維持蕭基接觸之高崩潰電壓之元件可靠度。第4A-4B圖即為本發明之高電子遷移率電晶體元件與傳統高電子遷移率電晶體元件之汲極電流Id與閘極電壓Vg關係之元件崩潰測試比較，測試條件為Vg=-3V，Vd=14.5 V，而測試時間為20小時。第4A圖中可發現，傳統高電子遷移率電晶體元件，在元件長時間偏壓測試下，將會造成源極電流Id的降低。反觀第4B圖中，本發明結構且利用本發明之多重選擇性蝕刻所製作之元件，其源極電流Id及閘極塌陷(pinchoff)電壓都不會受到應力所影響，足以顯示本發明結構及製程對於元件可靠度的提升效果。第5圖係為本發明之高電子遷移率電晶體元件之導通電阻R on
之可靠度HTOL分析結果。元件在操作於8V、17mA以及165℃且在受應力的條件下經過500小時測試，元件之導通電阻R on
仍然維持一定值，亦顯示本發明可以提供高可靠度的元件特性。
綜上所述，本發明確實可達到預期之目的，而提供一種以高量鋁之高能隙半導體材料為蕭基層之異質結構場效電晶體，其中該高能隙蕭基層上進一步覆蓋一層低能隙半導體材料，藉以降低導通電阻，同時亦可維持蕭基接觸之高崩潰電壓，並具有良好製程穩定性及元件可靠度等優點。其確具產業利用之價值，爰依法提出專利申請。
又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術與精神。
101．．．半絕緣基板
102、202．．．通道層
103、203．．．間格層
104、204．．．δ摻雜層
105、205．．．蕭基層
106、206．．．第一蝕刻終止層
107、207．．．第一n型摻雜層
106a、206a．．．第二蝕刻終止層
107a、207a．．．第二n型摻雜層
108、208．．．閘極電極
109、209．．．源極電極
110、210．．．汲極電極
302．．．通道層
303．．．間格層
304．．．δ摻雜層
305．．．蕭基層
306．．．第一蝕刻終止層
307．．．第一n型摻雜層
306a．．．第二蝕刻終止層
307a．．．第二n型摻雜層
308．．．閘極電極
309．．．源極電極
310．．．汲極電極
311．．．高能隙蕭基覆蓋層
211．．．穿隧層
301．．．半絕緣基板
312．．．穿隧層
第1A、1B圖 係為一傳統高電子遷移率電晶體元件結構剖面圖。
第2A、2B圖 係為另一傳統高電子遷移率電晶體元件結構剖面圖。
第3A、3B圖 係為本發明之異質結構場效電晶體改良結構之剖面結構示意圖。
第4A及4B圖 係為本發明之高電子遷移率電晶體元件與傳統高電子遷移率電晶體元件之汲極電流Id與閘極電壓Vg關係在外加偏壓Vd=14.5V條件下的特性比較。
第5圖 係為本發明之高電子遷移率電晶體元件之導通電阻R on
之可靠度HTOL分析結果。
301．．．基板
302．．．通道層
303．．．間格層
304．．．δ摻雜層
305．．．蕭基層
306．．．第一蝕刻終止層
307．．．第一n型摻雜覆蓋層
306a．．．第二蝕刻終止層
307a．．．第二n型摻雜覆蓋層
311．．．穿隧層
312．．．高能隙蕭基覆蓋層
308．．．閘極電極
309．．．源極電極
310．．．汲極電極
Claims (23)
- 一種異質結構場效電晶體結構，包括：一基板；一通道層，係形成該基板上；一間格層，係形成於該通道層上；一δ摻雜層，係形成於該間格層上；一蕭基層，係形成於該δ摻雜層上；一高能隙蕭基覆蓋層，係覆蓋於該蕭基層上；一穿隧層，係形成於該高能隙蕭基覆蓋層上；一第一蝕刻終止層，係形成於穿隧層上；一第一n型摻雜覆蓋層，係形成於該第一蝕刻終止層上；一源極電極，係直接形成於該第一n型摻雜之覆蓋層上，形成歐姆接觸；一汲極電極，係直接形成於該第一n型摻雜之覆蓋層上，形成歐姆接觸；以及一閘極電極，係先經由蝕刻製程於高能隙蕭基覆蓋層上形成一第一閘極凹槽，並使該閘極電極接觸於該高能隙蕭基覆蓋層，形成蕭基接觸；其中構成該高能隙蕭基覆蓋層之高能隙半導體材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係介於0.3至1.0之間。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中 該高能隙蕭基覆蓋層之厚度係介於3.5至15nm之間。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中構成該穿隧層之低能隙半導體材料係為砷化鎵(GaAs)或砷化銦鎵(In x Ga 1-x As)。
- 如申請專利範圍第3項所述之異質結構場效電晶體結構，其中該穿隧層之低能隙半導體材料之厚度係介於1至6nm之間。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中構成該第一n型摻雜覆蓋層之材料係為砷化鎵(GaAs)。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中構成該第一蝕刻終止層之材料係為磷化銦鎵(InGaP)。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中介於穿隧層與第一蝕刻終止層之間，進一步包含一第二蝕刻終止層，以及一第二n型摻雜覆蓋層； 其中該第二蝕刻終止層係位於該穿隧層之上；該第二n型摻雜覆蓋層係位於該第二蝕刻終止層係之上，且位於該第一蝕刻終止層之下。
- 如申請專利範圍第8項所述之異質結構場效電晶體結構，其中構成該第二n型摻雜覆蓋層之材料係為砷化鎵(GaAs)。
- 如申請專利範圍第8項所述之異質結構場效電晶體結構，其中構成該第二蝕刻終止層之材料係為砷化鋁(AlAs)。
- 如申請專利範圍第8項所述之異質結構場效電晶體結構，其中構成該第二蝕刻終止層之材料係為磷化銦鎵(InGaP)。
- 如申請專利範圍第1項所述之異質結構場效電晶體結構，其中所描述之蝕刻製程係包含乾式蝕刻及濕式蝕刻。
- 一種異質結構場效電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第一蝕刻終止層以及一第一n型摻雜覆蓋層；對該第一n型摻雜之覆蓋層進行蝕刻，以形成第一凹槽； 對該第一蝕刻終止層進行蝕刻，以形成第二凹槽，且該第二凹槽係位於第一凹槽之正下方；對該穿隧層進行蝕刻，以形成第三凹槽，且該第三凹槽係位於第二凹槽之正下方；藉此，前述第一、第二與第三凹槽形成一第一閘極凹槽；於第一閘極凹槽鍍上一閘極電極，並使其與該高能隙蕭基覆蓋層接觸形成蕭基接觸；以及於閘極凹槽兩側之第一n型摻雜覆蓋層上分別鍍上一源極電極與一汲極電極，並使其與該第一n型摻雜覆蓋層形成歐姆接觸；其中構成該高能隙蕭基覆蓋層之高能隙半導體材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係介於0.3至1.0之間。
- 如申請專利範圍第13項所述之製程方法，其中構成該穿隧層之低能隙半導體材料係為砷化鎵(GaAs)或砷化銦鎵(In x Ga 1-x As)。
- 如申請專利範圍第13項所述之製程方法，其中構成該第一蝕刻終止層之材料係為砷化鋁(AlAs)。
- 如申請專利範圍第13項所述之製程方法，其中構成該第一蝕刻終止層之材料係為磷化銦鎵(InGaP)。
- 如申請專利範圍第13項所述之製程方法，其中所進行之蝕刻係為乾式蝕刻或濕式蝕刻。
- 一種異質結構場效電晶體改良結構之製程方法，包括以下步驟：於一基板上，依序形成一通道層、一間格層、一δ摻雜層、一蕭基層、一高能隙蕭基覆蓋層、一穿隧層、一第二蝕刻終止層以及一第二n型摻雜覆蓋層、一第一蝕刻終止層以及一第一n型摻雜覆蓋層；對該第一n型摻雜之覆蓋層進行蝕刻，以形成第一凹槽；對該第一蝕刻終止層進行蝕刻，以形成第二凹槽，且該第二凹槽係位於第一凹槽之正下方，且前述第一與第二凹槽形成第一閘極凹槽；對該第二n型摻雜之覆蓋層進行蝕刻，以形成第三凹槽；對該第二蝕刻終止層進行蝕刻，以形成第四凹槽，且該第四凹槽係位於第三凹槽之正下方；對該穿隧層進行蝕刻，以形成第五凹槽，且該第五凹槽係位於第四凹槽之正下方；藉此，前述第三、第四與第五凹槽形成第二閘極凹槽，且第二閘極凹槽係位於第一閘極凹槽下方；於第二閘極凹槽鍍上一閘極電極，並使其與該高能隙蕭基覆蓋層接觸形成蕭基接觸；以及於第一閘極凹槽兩側之第一n型摻雜覆蓋層上分別鍍上一 源極電極與一汲極電極，並使其與該第一n型摻雜覆蓋層形成歐姆接觸。
- 如申請專利範圍第18項所述之製程方法，其中構成該高能隙蕭基覆蓋層之高能隙半導體材料係為砷化鋁鎵(Al x Ga 1-x As)之合金化合物半導體，且該砷化鋁鎵中之鋁含量x 係介於0.3至1.0之間。
- 如申請專利範圍第18項所述之製程方法，其中構成該穿隧層之低能隙半導體材料係為砷化鎵(GaAs)或砷化銦鎵(In x Ga 1-x As)。
- 如申請專利範圍第18項所述之製程方法，其中構成該第一及第二蝕刻終止層之材料係為砷化鋁(AlAs)。
- 如申請專利範圍第18項所述之製程方法，其中構成該第一及第二蝕刻終止層之材料係為磷化銦鎵(InGaP)。
- 如申請專利範圍第18項所述之製程方法，其中所進行之蝕刻係為乾式蝕刻或濕式蝕刻。
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