TWI823775B - 場效電晶體 - Google Patents
場效電晶體 Download PDFInfo
- Publication number
- TWI823775B TWI823775B TW112105004A TW112105004A TWI823775B TW I823775 B TWI823775 B TW I823775B TW 112105004 A TW112105004 A TW 112105004A TW 112105004 A TW112105004 A TW 112105004A TW I823775 B TWI823775 B TW I823775B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- semiconductor structure
- metal contact
- doped
- field effect
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 84
- 229910052751 metal Inorganic materials 0.000 claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 340
- 239000000463 material Substances 0.000 claims description 61
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 26
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 21
- 230000007704 transition Effects 0.000 claims description 15
- 229910052737 gold Inorganic materials 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 229910018885 Pt—Au Inorganic materials 0.000 claims description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 3
- 229910010977 Ti—Pd Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 230000005684 electric field Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
Images
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
一種場效電晶體，包含:第一半導體結構具有一通道層；一第二半導體結構，該第二半導體結構設在該第一半導體結構上，且該第二半導體結構由下而上依序堆疊一肖特基層、一蝕刻停止層及一歐姆接觸層所構成，且在歐姆接觸層開設一寬凹槽所構成，使該肖特基層之上表面形成一窄凹區域；至少一δ摻雜層，插入至第二半導體結構內之肖特基層中；一閘極金屬觸點形成在寬凹槽內與寬凹槽底面至窄凹區域內之預定處；一源極金屬觸點，設在歐姆接觸層上，且源極金屬觸點位在閘極金屬觸點之一側；以及一汲極金屬觸點，設在歐姆接觸層上，且汲極金屬觸點位在閘極金屬觸點之另一側。
Description
本發明係有關一種場效電晶體，尤指一種具有δ摻雜層之場效電晶體。
按，場效電晶體由於施加的電壓，電子從源極注入至汲極，而電子從源極的歐姆金屬向下傳輸至通道層，沿通道傳輸至汲極，並在汲極的歐姆金屬中向上移動，且閘極觸點調節通道中的電流，限製或打開電子從源極至汲極的流動。
次按，電子從源極至汲極的傳輸時間在閘區域與非閘區域之通道電阻的影響，而設備的速度與傳輸時間成正比，且高電子遷移率電晶體的跨導會因閘極-源極的電阻而降低，並跨導會影響器件的增益。寄生電阻會增加器件中的I-R損耗（電壓降）。當高電子遷移率電晶體做為功率放大器時，閘極-汲極電場的降低允許器件在雪崩擊穿開始之前在更高的電壓運行，更高的電壓運行而輸出功率更高。
緣是，本發明之主要目的，係在提供一種場效電晶體，其通過降低寄生電阻和修改電場分佈來提高大信號射頻性能，而提高射頻電晶體與功率放大器的效率、輸出能源、崩潰電壓、增益及帶寬。
本發明之又一目的，係在提供一種場效電晶體，其降低寄生電阻可在毫米波5G和6G等高頻應用中實現更好的性能。
為達上述目的，本發明採用之技術手段包含:一第一半導體結構，該第一半導體結構具有一通道層；一第二半導體結構，該第二半導體結構設在該第一半導體結構上，且該第二半導體結構由下而上依序堆疊一肖特基層、一第一蝕刻停止層、一寬凹層、一歐姆接觸層所構成，且在該寬凹層開設一窄凹槽與在該歐姆接觸層開設一寬凹槽，而該寬凹槽位在該窄凹槽之上方，使該寬凹層之上表面形成一寬凹區域與該肖特基層之上表面形成一窄凹區域；至少一δ摻雜層，該δ摻雜層插入至該第二半導體結構內之預定處；一閘極金屬觸點，該閘極金屬觸點形成在該寬凹槽內與該窄凹槽底面至該窄凹區域內之預定處；一源極金屬觸點，該源極金屬觸點設在該歐姆接觸層上，且該源極金屬觸點位在該閘極金屬觸點之一側；以及一汲極金屬觸點，該汲極金屬觸點設在該歐姆接觸層上，且該汲極金屬觸點位在該閘極金屬觸點之另一側。
依據前揭特徵，該寬凹層為n型摻雜在均勻恆定值或在該寬凹槽頂面具有峰值摻雜的漸變摻雜。
依據前揭特徵，該漸變摻雜為線性、階梯漸變、二次漸變、指數或其組合。
依據前揭特徵，該場效電晶體為高電子遷移率電晶體、擬態高電子遷移率電晶體、異質結構場效應電晶體或調製摻雜FET。
依據前揭特徵，該場效電晶體為耗盡型常開電晶體或增強型常關電晶體。
依據前揭特徵，該δ摻雜層以外延材料生長藉由分子束外延、金屬有機化學氣相沉積或其組合。
依據前揭特徵，該δ摻雜層之厚度以該分子束外延生長為1至2個單層厚、0.5至1.2nm。
依據前揭特徵，該δ摻雜層之厚度以該金屬有機化學氣相沉積生長為1至幾個單層厚。
依據前揭特徵，該外延材料為GaAs材料。
依據前揭特徵，該δ摻雜層插入至在該寬凹層之該寬凹區域。
依據前揭特徵，該寬凹層包括一第一層與一第二層，該第一層位在該δ摻雜層之上表面與該寬凹層之上表面之間，且該第二層位在該δ摻雜層之下表面與該寬凹層之下表面之間，且該第一層之厚度大於或等於該第二層之厚度。
依據前揭特徵，該第一層與該第二層之材料為n型AlGaAs。
依據前揭特徵，該第一層之厚度為10~20nm；該第二層之厚度為1~10nm、摻雜物種為Si及該Si摻雜濃度為1~5e17cm-3。
依據前揭特徵，該第一層之厚度為9nm；該第二層之厚度為1nm、摻雜物種為Si及該Si摻雜濃度為3e17cm-3。
依據前揭特徵，該閘極金屬觸點在該窄凹區域內的該肖特基層之上表面依序形成Ti-Pt-Au、Ti-Pt-Au-Ti、Ti-Mo-Au、Ti-Mo-Au-Ti、Ti-Pd-Au或Ti-Pd-Au-Ti。
依據前揭特徵，該閘極金屬觸點在該窄凹區域內的該肖特基層之上表面依序形成Pt-Ti-Pt-Au、Pt-Ti-Pt-Au-Ti、 Pt-Ti-Mo-Au、Pt-Ti-Mo-Au-Ti、Pt-Ti-Pd-Au或Pt-Ti-Pd-Au-Ti，並執行熱處理以混合該第一Pt層與該第二半導體結構之材料，而從該閘極金屬觸點於該第二半導體結構結合至該窄凹區域內的該肖特基層之上表面的下方。
依據前揭特徵，該δ摻雜層插入該窄凹區域與該肖特基層之下表面之間，且該閘極金屬觸點在該窄凹區域內的該肖特基層之上表面依序形成Pt-Ti-Pt-Au、Pt-Ti-Pt-Au-Ti、Pt-Ti-Mo-Au、Pt-Ti-Mo-Au-Ti、Pt-Ti-Pd-Au或Pt-Ti-Pd-Au-Ti，並執行熱處理以混合該第一Pt層與該第二半導體結構之材料，而從該閘極金屬觸點於該第二半導體結構結合至該窄凹區域內的該肖特基層之上表面的下方、於該δ摻雜層下方及於在該窄凹區域內。
依據前揭特徵，該第二半導體結構包括一第二蝕刻停止層，該第二蝕刻停止層設在該寬凹層與該歐姆接觸層之間。
依據前揭特徵，該肖特基層之材料為n型AlGaAs；該第一蝕刻停止層之材料為n型InGaP或n型AlAs；該寬凹層之材料為n型AlGaAs；該δ摻雜層之材料為n型GaAs或n型AlGaAs；該第二蝕刻停止層之材料為n型InGaP或n型AlAs；該歐姆接觸層之材料為n型GaAs或n型InGaAs,或其組合。
依據前揭特徵，該肖特基層之厚度為5~20nm、摻雜物種為Si及該Si摻雜濃度為1~3e17cm-3；該第一蝕刻停止層之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該δ摻雜層之厚度為1ML、摻雜物種為Si及該Si摻雜濃度為0.5~1.5e12cm-2；該第二蝕刻停止層之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該歐姆接觸層之厚度為20~120nm、摻雜物種為Si及該Si摻雜濃度大於5e18cm-3。
依據前揭特徵，該肖特基層之厚度為10nm、摻雜物種為Si及該Si摻雜濃度為3e17cm-3；該第一蝕刻停止層之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該δ摻雜層之厚度為1ML、摻雜物種為Si及該Si摻雜濃度為1.0e12cm-2；該第二蝕刻停止層之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該歐姆接觸層之厚度為50nm、摻雜物種為Si及該Si摻雜濃度大於5e18cm-3。
依據前揭特徵，該第一半導體結構包括一基板、一緩衝層、一超晶緩衝緩層、一過渡層、一第一δ摻雜層、一第一間隔層、一第二間隔層、一第二δ摻雜層，且該第一半導體結構由下而上依序堆疊該基板、該緩衝層、該超晶緩衝緩層、該過渡層、該第一δ摻雜層、該第一間隔層、該通道層、該第二間隔層及該第二δ摻雜層所構成。
依據前揭特徵，該基板之材料為半絕緣GaAs；該緩衝層之材料為非故意摻雜GaAs；該超晶緩衝緩層之材料為AlGaAs/GaAs；該過渡層之材料為非故意摻雜GaAs；該第一δ摻雜層之材料為n型GaAs；該第一間隔層之材料為非故意摻雜AlGaAs；該通道層之材料為非故意摻雜InGaAs；該第二間隔層之材料為非故意摻雜AlGaAs；該第二δ摻雜層之材料為n型GaAs。
藉助上揭技術手段，本發明改良場效電晶體之功效，其該閘極金屬觸點結合至該第二半導體結構，並在該第二半導體結構插入該δ摻雜層，而降低了閘極-汲極與閘極-源極之間的電阻，且插入該δ摻雜層降低了閘極-汲極邊緣的電場，而提高了關態與導通態的崩潰電壓，並提高射頻電晶體與功率放大器的效率、輸出能源、崩潰電壓、增益及帶寬。
首先，請參閱圖1~圖11所示，本發明一種場效電晶體70A、70B、70C，該場效電晶體70A、70B、70C為高電子遷移率電晶體、擬態高電子遷移率電晶體或異質結構場效應電晶體(HFET)或調製摻雜FET(MODFET)，及該場效電晶體70A、70B、70C為耗盡型常開電晶體或增強型常關電晶體，包含:一第一半導體結構10，該第一半導體結構10具有一通道層11，在本實施例中，該第一半導體結構10包括一基板12、一緩衝層13、一超晶緩衝緩層14、一過渡層15、一第一δ摻雜層16、一第一間隔層17、一第二間隔層18、一第二δ摻雜層19，且該第一半導體結構10由下而上依序堆疊該基板12、該緩衝層13、該超晶緩衝緩層14、該過渡層15、該第一δ摻雜層16、該第一間隔層17、該通道層11、該第二間隔層18及該第二δ摻雜層19所構成，但不限定於此。
承上，該基板12之材料為半絕緣GaAs；該緩衝層13之材料為非故意摻雜GaAs；該超晶緩衝緩層14之材料為AlGaAs/GaAs；該過渡層15之材料為非故意摻雜GaAs；該第一δ摻雜層16之材料為n型GaAs；該第一間隔層17之材料為非故意摻雜AlGaAs；該通道層11之材料為非故意摻雜InGaAs；該第二間隔層18之材料為非故意摻雜AlGaAs；該第二δ摻雜層19之材料為n型GaAs，但不限定於此。
一第二半導體結構20，該第二半導體結構20設在該第一半導體結構10上，且該第二半導體結構20由下而上依序堆疊一肖特基層21、一第一蝕刻停止層22、一寬凹層23、一歐姆接觸層25所構成，且在該寬凹層23開設一窄凹槽26與在該歐姆接觸層25開設一寬凹槽27，而該寬凹槽27位在該窄凹槽26之上方，使該寬凹層27之上表面形成一寬凹區域W與該肖特基層21之上表面形成一窄凹區域N，在本實施例中，該第二半導體結構20包括一第二蝕刻停止層24，該第二蝕刻停止層24設在該寬凹層23與該歐姆接觸層25之間，但不限定於此。
承上，該肖特基層21之材料為n型AlGaAs；該第一蝕刻停止層22之材料為n型InGaP或n型AlAs；該寬凹層23之材料為n型AlGaAs；該δ摻雜層30之材料為n型GaAs或n型AlGaAs；該第二蝕刻停止層24之材料為n型InGaP或n型AlAs；該歐姆接觸層25之材料為n型GaAs或n型InGaAs,或其組合，但不限定於此。
承上，該肖特基層21之厚度為5~20nm、摻雜物種為Si及該Si摻雜濃度為1~3e17cm-3；該第一蝕刻停止層22之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該δ摻雜層30之厚度為1ML、摻雜物種為Si及該Si摻雜濃度為0.5~1.5e12cm-2；該第二蝕刻停止層24之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該歐姆接觸層25之厚度為20~120nm、摻雜物種為Si及該Si摻雜濃度大於5e18cm-3，但不限定於此。
承上，該肖特基層21之厚度為10nm、摻雜物種為Si及該Si摻雜濃度為3e17cm-3；該第一蝕刻停止層22之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該δ摻雜層30之厚度為1ML、摻雜物種為Si及該Si摻雜濃度為1.0e12cm-2；該第二蝕刻停止層24之厚度為5nm、摻雜物種為Si及該Si摻雜濃度大於1e19cm-3；該歐姆接觸層25之厚度為50nm、摻雜物種為Si及該Si摻雜濃度大於5e18cm-3，但不限定於此。
至少一δ摻雜層30，該δ摻雜層30插入至該第二半導體結構20內之預定處，在本實施例中，該δ摻雜層30以外延材料生長藉由分子束外延(MBE)、金屬有機化學氣相沉積(MOCVD)或其組合；該δ摻雜層30之厚度以該分子束外延生長為1至2個單層(ML)厚、0.5至1.2nm；該δ摻雜層30之厚度以該金屬有機化學氣相沉積生長為1至幾個單層厚；該外延材料為GaAs材料，但不限定於此。
一閘極金屬觸點40，該閘極金屬觸點40形成在該寬凹槽27內與該窄凹槽26之底面至該窄凹區域N內之預定處；一源極金屬觸點50，該源極金屬觸點50設在該歐姆接觸層25上，且該源極金屬觸點50位在該閘極金屬觸點40之一側；一汲極金屬觸點60，該汲極金屬觸點60設在該歐姆接觸層25上，且該汲極金屬觸點60位在該閘極金屬觸點40之另一側。
如圖1~4所示，其為第一實施例之場效電晶體70A，該δ摻雜層30插入至在該寬凹層23之該寬凹區域W，在該寬凹層23包括一第一層231與一第二層232，該第一層231位在該δ摻雜層30之上表面與該寬凹層23之上表面之間，且該第二層232位在該δ摻雜層30之下表面與該寬凹層23之下表面之間，而該第一層231之厚度B大於或等於該第二層232之厚度A，在本實施例中，該第一層231與該第二層232之材料為n型AlGaAs；該第一層231之厚度為10~20nm；該第二層232之厚度為1~10nm、摻雜物種為Si及該Si摻雜濃度為1~5e17cm-3；該第一層231之厚度為9nm；該第二層232之厚度為1nm、摻雜物種為Si及該Si摻雜濃度為3e17cm-3，但不限定於此。
如圖2所示，其在施加的電壓下減少閘極-汲極區域GD的電場分佈，而電場將在閘極-汲極區域GD達到峰值，並由於較高的電場引起的碰撞電離，而開始限制了該場效電晶體70A的擊穿，並延長擊穿電壓而使該場效電晶體70A能夠在高功率密度下運行，且閘極-源極區域GS與閘極-汲極區域GD的電阻降低，這些寄生電阻的降低提高了電晶體與功率放大器的增益、輸出能源、帶寬與效率，並改善了低噪聲放大器的噪聲特性，使電子e有效從該源極金屬觸點50注入該通道層11至該汲極金屬觸點60來改善該歐姆接觸層25的電阻，且在該寬凹層23在界面處與沿側壁具有電子e與陷阱D，該陷阱D會影響器件性能，但使用該寬凹層23中的該δ摻雜層30，亦將該陷阱D與該肖特基層21下方的該通道層11進行隔離。
如圖4所示，該閘極金屬觸點40在該窄凹區域N內的該肖特基層21之上表面依序形成Pt-Ti-Pt-Au、Pt-Ti-Pt-Au-Ti、Pt-Ti-Mo-Au、Pt-Ti-Mo-Au-Ti、Pt-Ti-Pd-Au或Pt-Ti-Pd-Au-Ti，並執行熱處理以混合該第一Pt層41與該第二半導體結構20之材料，而從該閘極金屬觸點40於該第二半導體結構20結合至該窄凹區域N內的該肖特基層21之上表面的下方，在本實施例中，該第一Pt層41在熱處理的溫度為300~400°C與該肖特基層21之材料為n型AlGaAs進行混合，且進一步說明該閘極金屬觸點40形成Pt-Ti-Pt-Au-Ti，如同該閘極金屬觸點40依序由該第一Pt層41、該第一Ti層42、該第二Pt層43、該Au層44、該第二Ti層45所構成，並以該第一Pt層41底部Lg為圓角界面，但不限定於此。
如圖5~6所示，其為第二實施例之場效電晶體70B，與第一實施例之場效電晶體70A的差異在於該閘極金屬觸點40在該窄凹區域N內的該肖特基層21之上表面依序形成Ti-Pt-Au、Ti-Pt-Au-Ti、Ti-Mo-Au、Ti-Mo-Au-Ti、Ti-Pd-Au或Ti-Pd-Au-Ti，並以該第一Pt層41底部Lg為平角界面，但不限定於此。
如圖7~10所示，其為第三實施例之場效電晶體70C，與第一及第二實施例之場效電晶體70A、70B的差異在於該δ摻雜層30插入該窄凹區域N與該肖特基層21之下表面之間，且該閘極金屬觸點40在該窄凹區域N內的該肖特基層21之上表面依序形成Pt-Ti-Pt-Au、Pt-Ti-Pt-Au-Ti、Pt-Ti-Mo-Au、Pt-Ti-Mo-Au-Ti、Pt-Ti-Pd-Au或Pt-Ti-Pd-Au-Ti，並執行熱處理以混合該第一Pt層41與該第二半導體結構20之材料，而從該閘極金屬觸點40於該第二半導體結構20結合至該窄凹區域N內的該肖特基層21之上表面的下方、於該δ摻雜層30下方及於在該窄凹區域N內，並以該第一Pt層41底部Lg為圓角界面，但不限定於此。
如圖10~13所示，其為第四實施例之場效電晶體70D，與第三實施例之場效電晶體70C的差異在並不包含該寬凹層23與該第一蝕刻停止層22，該場效電晶體70D為一單層結構。亦即，本實施例中之場效電晶體70D，依據前揭特徵包含:一第一半導體結構10，包括一基板12，係位於該第一半導體結構10的最底層；一位於該基板上方的緩衝層13，且該緩衝層13上方的該第一半導體結構10中，至少包括具有一通道層11；一第二半導體結構20，該第二半導體結構20設在該第一半導體結構10上，且該第二半導體結構20由下而上依序堆疊一肖特基層21、一蝕刻停止層24及一歐姆接觸層25所構成，且在該歐姆接觸層25開設一寬凹槽27所構成，使該肖特基層21之上表面形成一窄凹區域N；至少一δ摻雜層30，該δ摻雜層30插入至該第二半導體結構20內之肖特基層21中；一閘極金屬觸點40，該閘極金屬觸點40形成在該寬凹槽27內與該寬凹槽27底面至該窄凹區域N內之預定處；一源極金屬觸點50，該源極金屬觸點50設在該歐姆接觸層25上，且該源極金屬觸點50位在該閘極金屬觸點40之一側；以及一汲極金屬觸點60，該汲極金屬觸點60設在該歐姆接觸層25上，且該汲極金屬觸點60位在該閘極金屬觸點40之另一側。
本實施例中，該第一半導體結構10與上述實施例相同，即於該緩衝層13與該通道層11之間，更包括於該緩衝層13上方依序堆疊設有一超晶緩衝緩層14及一過渡層15。以及，一第一間隔層17設於該通道層11的底面，一第二間隔層18設於該通道層11的頂面，且該第一間隔層17與該過渡層15之間設有一第一δ摻雜層16，該第二間隔層18與該肖特基層21之間設有一第二δ摻雜層19。
此外，該緩衝層13之厚度為200nm；該超晶緩衝緩層14之厚度為18.5/1.5nm；該過渡層15之厚度為10~80nm；該第一δ摻雜層16之厚度為1ML，摻雜物種為Si及該Si摻雜濃度為0.5~1.5e12cm-2；該第一間隔層17之厚度為3.5~4.0nm；該通道層(11)之厚度為8~15nm；該第二間隔層18之材料為3.5~4.5nm；該第二δ摻雜層19之厚度為1ML，摻雜物種為Si及該Si摻雜濃度為3.5~5e12cm-2，或該緩衝層13之厚度為200nm；該超晶緩衝緩層14之厚度為18.5/1.5nm；該過渡層15之厚度為40nm；該第一δ摻雜層16之厚度為1ML，摻雜物種為Si及該Si摻雜濃度為0.8e12cm-2；該第一間隔層17之厚度為4.5nm；該通道層11之厚度為13nm；該第二間隔層18之材料為4.5nm；該第二δ摻雜層19之厚度為1ML，摻雜物種為Si及該Si摻雜濃度為4.2e12cm-2。該超晶緩衝緩層(14)之週期為15。
基於如此之構成，該寬凹層23為n型摻雜在均勻恆定值或在該寬凹槽頂面具有峰值摻雜的漸變摻雜。該漸變摻雜為線性、階梯漸變、二次漸變、指數或其組合，配合圖14所示，該寬凹層23的摻雜曲線分佈為一第一曲線C
1、一第二曲線C
2、一第三曲線C
3及一第四曲線C
4，進一步說明該第一曲線C
1為恆定且均勻的輪廓、該第二曲線C
2為線性漸變輪廓、該第三曲線C
3為指數或二次漸變曲線及一第四曲線C
4為階梯式，如此一來，該該寬凹層23中的該δ摻雜層30具有之功效，如在該源極金屬觸點50與該汲極金屬觸點60的該歐姆接觸層25下，使電子e有效從該源極金屬觸點50注入該通道層11至該汲極金屬觸點60，且在閘極-源極區域GS，而電場被該δ摻雜層30降低，允許電子e自由地在該通道層中流動，降低陷阱D的電子侷限，並於閘極-源極區域GS的電阻率也降低了，配合圖3、圖9所示。
綜上所述，本發明所揭示之技術手段，確具「新穎性」、「進步性」及「可供產業利用」等發明專利要件，祈請 鈞局惠賜專利，以勵創作，無任德感。
惟，上述所揭露之圖式、說明，僅為本發明之較佳實施例，大凡熟悉此項技藝人士，依本案精神範疇所作之修飾或等效變化，仍應包括在本案申請專利範圍內。
70A、70B、70C、70D:場效電晶體
10:第一半導體結構
11:通道層
12:基板
13:緩衝層
14:超晶緩衝緩層
15:過渡層
16:第一δ摻雜層
17:第一間隔層
18:第二間隔層
19:第二δ摻雜層
20:第二半導體結構
21:肖特基層
22:第一蝕刻停止層
23:寬凹層
231:第一層
232:第二層
24:第二蝕刻停止層、蝕刻停止層
25:歐姆接觸層
26:窄凹槽
27:寬凹槽
30δ:摻雜層
40:閘極金屬觸點
50:源極金屬觸點
60:汲極金屬觸點
A:第二層之厚度
B:第一層之厚度
C
1:第一曲線
C
2:第二曲線
C
3:第三曲線
C
4:第四曲線
D:缺陷
GS:閘極-源極區域
GD:閘極-汲極區域
Lg:底部
N:窄凹區域
W:寬凹區域
e:電子
圖1係本發明第一實施例之場效電晶體示意圖。
圖2係本發明第一實施例之閘極金屬觸點與第二半導體結構示意圖。
圖3係本發明第一實施例之電子經過通道層示意圖。
圖4係本發明第一實施例之閘極金屬觸點結合至肖特基層示意圖。
圖5係本發明第二實施例之場效電晶體示意圖。
圖6係本發明第二實施例之閘極金屬觸點結合至肖特基層示意圖。
圖7係本發明第三實施例之場效電晶體示意圖。
圖8係本發明第三實施例之閘極金屬觸點與第二半導體結構示意圖。
圖9係本發明第三實施例之電子經過通道層示意圖。
圖10係本發明第三實施例之閘極金屬觸點結合至肖特基層示意圖。
圖11係本發明第四實施例之場效電晶體示意圖。
圖12係本發明第四實施例之閘極金屬觸點與第二半導體結構示意圖。
圖13係本發明第四實施例之電子經過通道層示意圖。
圖14係本發明寬凹層為n型摻雜之曲線示意圖。
70D:場效電晶體
10:第一半導體結構
11:通道層
12:基板
13:緩衝層
14:超晶緩衝緩層
15:過渡層
16:第一δ摻雜層
17:第一間隔層
18:第二間隔層
19:第二δ摻雜層
20:第二半導體結構
21:肖特基層
24:蝕刻停止層
25:歐姆接觸層
27:寬凹槽
30:δ摻雜層
40:閘極金屬觸點
50:源極金屬觸點
60:汲極金屬觸點
N:窄凹區域
GS:閘極-源極區域
GD:閘極-汲極區域
Claims (6)
- 一種場效電晶體，包含：一第一半導體結構，包括一基板，係位於該第一半導體結構的最底層；一位於該基板上方的緩衝層，且該緩衝層上方的該第一半導體結構中，至少包括具有一通道層，該第一半導體結構於該緩衝層與該通道層之間，更包括於該緩衝層上方依序堆疊設有一超晶緩衝緩層及一過渡層；一第一間隔層設於該通道層的底面，一第二間隔層設於該通道層的頂面，且該第一間隔層與該過渡層之間設有一第一δ摻雜層；一第二半導體結構，該第二半導體結構設在該第一半導體結構上，且該第二半導體結構由下而上依序堆疊一肖特基層、一蝕刻停止層及一歐姆接觸層所構成，且在該歐姆接觸層開設一寬凹槽所構成，使該肖特基層之上表面形成一窄凹區域，該第二間隔層與該肖特基層之間設有一第二δ摻雜層；至少一δ摻雜層，該δ摻雜層插入至該第二半導體結構內之肖特基層中；一閘極金屬觸點，該閘極金屬觸點形成在該寬凹槽內與該寬凹槽底面至該窄凹區域內之預定處；一源極金屬觸點，該源極金屬觸點設在該歐姆接觸層上，且該源極金屬觸點位在該閘極金屬觸點之一側；以及一汲極金屬觸點，該汲極金屬觸點設在該歐姆接觸層上，且該汲極金屬觸點位在該閘極金屬觸點之另一側。
- 如請求項1所述之場效電晶體，其中，該第一半導體結構中，該緩衝層之材料為非故意摻雜GaAs；該超晶緩衝緩層之材料為AlGaAs/GaAs；該過渡層之材料為非故意摻雜GaAs；該第一δ摻雜層之材料為n型GaAs；該第一間隔層之材料為非故意摻雜AlGaAs；該通道層之材料為非故意摻雜InGaAs；該第二間隔層之材料為非故意摻雜AlGaAs；該第二δ摻雜層之材料為n型GaAs。
- 如請求項1所述之場效電晶體，其中，該第二半導體結構20中，該肖特基層之材料為n型AlGaAs；該蝕刻停止層之材料為n型InGaP或n型AlAs；該δ摻雜層之材料為n型GaAs或n型AlGaAs；該歐姆接觸層之材料為n型GaAs或n型InGaAs，或其組合。
- 如請求項3所述之場效電晶體，其中，該δ摻雜層插入該窄凹區域與該肖特基層之下表面之間，且該閘極金屬觸點在該窄凹區域內的該肖特基層之上表面依序形成Pt-Ti-Pt-Au、Pt-Ti-Pt-Au-Ti、Pt-Ti-Mo-Au、Pt-Ti-Mo-Au-Ti、Pt-Ti-Pd-Au或Pt-Ti-Pd-Au-Ti，並執行熱處理以混合該第一Pt層與該第二半導體結構之材料，而從該閘極金屬觸點於該第二半導體結構結合至該窄凹區域內的該肖特基層之上表面的下方、於該δ摻雜層下方及於在該窄凹區域內。
- 如請求項4所述之場效電晶體，其中，該δ摻雜層以外延材料生長藉由分子束外延、金屬有機化學氣相沉積或其組合。
- 如請求項4所述之場效電晶體，其中，該δ摻雜層之厚度以該分子束外延生長為1至2個單層厚、0.5至1.2nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112105004A TWI823775B (zh) | 2021-09-13 | 2021-09-13 | 場效電晶體 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW112105004A TWI823775B (zh) | 2021-09-13 | 2021-09-13 | 場效電晶體 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202326823A TW202326823A (zh) | 2023-07-01 |
| TWI823775B true TWI823775B (zh) | 2023-11-21 |
Family
ID=88147686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112105004A TWI823775B (zh) | 2021-09-13 | 2021-09-13 | 場效電晶體 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI823775B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| TW201027759A (en) * | 2008-12-10 | 2010-07-16 | Transphorm Inc | Semiconductor heterostructure diodes |
| TW201216463A (en) * | 2010-10-13 | 2012-04-16 | Win Semiconductors Corp | An improved structure and fabrication method thereof for hetero-structure field effect transistor |
-
2021
- 2021-09-13 TW TW112105004A patent/TWI823775B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| TW201027759A (en) * | 2008-12-10 | 2010-07-16 | Transphorm Inc | Semiconductor heterostructure diodes |
| TW201216463A (en) * | 2010-10-13 | 2012-04-16 | Win Semiconductors Corp | An improved structure and fabrication method thereof for hetero-structure field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202326823A (zh) | 2023-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Xing et al. | InAlN/GaN HEMTs on Si with high ${{f}} _ {\text {T}} $ of 250 GHz | |
| Yue et al. | InAlN/AlN/GaN HEMTs with regrown ohmic contacts and $ f_ {T} $ of 370 GHz | |
| Palacios et al. | High-power AlGaN/GaN HEMTs for ka-band applications | |
| US7612390B2 (en) | Heterojunction transistors including energy barriers | |
| CN109952655B (zh) | 半导体器件和设计半导体器件的方法 | |
| US8624667B2 (en) | High electron mobility transistors with multiple channels | |
| Shinohara et al. | GaN-based field-effect transistors with laterally gated two-dimensional electron gas | |
| US20030162339A1 (en) | High electron mobility transistor and method of manufacturing the same | |
| JP2008235613A (ja) | 半導体装置 | |
| TW200406065A (en) | Ga/A1Gan heterostructure field effect transistor with dielectric recessed gate | |
| JP6880251B2 (ja) | 閾値電圧が調整可能な高電子移動度トランジスタ | |
| Brown et al. | Self-Aligned AlGaN/GaN FinFETs | |
| US10079297B2 (en) | Compound semiconductor device | |
| US20220376105A1 (en) | Field effect transistor with selective channel layer doping | |
| US8723228B1 (en) | Power semiconductor device | |
| Shrestha et al. | Design and simulation of high performance lattice matched double barrier normally off AlInGaN/GaN HEMTs | |
| He et al. | Scaled InAlN/GaN HEMT on Sapphire With f T/f max of 190/301 GHz | |
| TWI823775B (zh) | 場效電晶體 | |
| TWI830061B (zh) | 場效電晶體 | |
| Mohanty et al. | Demonstration of N-polar GaN MIS-HEMT with high-k atomic layer deposited HfO2 as gate dielectric | |
| Zhang et al. | Fabrication and Performance of 0.25-$\mu $ m Gate Length Depletion-Mode GaAs-Channel MOSFETs With Self-Aligned InAlP Native Oxide Gate Dielectric | |
| US11876128B2 (en) | Field effect transistor | |
| CN115995488A (zh) | 场效晶体管 | |
| Rao et al. | Performance analysis of normally-on dual gate AlGaN/GaN HEMT | |
| Palanichamy | Breakdown Voltage Improvement Techniques in AlGaN/GaN HEMTs |