CN117913134A - 一种GaN基混合栅增强型高电子迁移率晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种GaN基混合栅增强型高电子迁移率晶体管及其制备方法，属于微电子器件技术领域。本发明的晶体管在p‑GaN栅与漏极之间引入MIS栅组成混合栅，MIS栅的开启电压低于p‑GaN栅的阈值电压，器件开通时，整体阈值电压由p‑GaN栅决定，MIS栅不影响器件正向导通特性；关断时利用MIS栅下方沟道耗尽承压，降低关态p‑GaN栅电容上的分压，缓解p‑GaN层中电荷存储，从而提高器件阈值电压稳定性。同时，关态MIS栅承压可以缓解p‑GaN肖特基栅边缘的高场，有利于降低关态栅漏电，提高器件击穿电压。
Description
技术领域
本发明属于微电子器件技术领域，涉及一种GaN基混合栅增强型高电子迁移率晶体管结构及其制备方法。
背景技术
GaN作为一种宽禁带、高击穿场强、高电子饱和漂移速度的第三代半导体材料，近年来在射频、功率电子领域获得了广泛关注。GaN材料存在极化效应，其与AlGaN等材料形成的异质结界面具有高浓度、高迁移率的二维电子气，基于异质结的高电子迁移率晶体管(High Electron Mobility Transistor,HEMT)具有高耐压能力、高开关速度和高功率密度的特点，有望在电源转换电路中取代传统硅基器件。
GaN基高电子迁移率晶体管具有多种结构，其中p-GaN肖特基栅HEMT作为增强型器件之一，具有驱动简单、寄生参数小等优点，在电力电子领域具有广阔的应用空间。然而，器件栅极的p-GaN层在开通时为浮置状态，关态偏置下p-GaN层中存储的电荷无法在器件开通后短时间内排出，导致器件阈值电压漂移，引发导通损耗增大、器件误开通等问题。此外，关态应力下器件高场出现在栅电极靠近漏电极一侧的边缘，引发器件关态漏电和击穿等可靠性问题，有待进一步研究和改进。
发明内容
为了克服上述技术问题，本发明提出一种GaN基混合栅增强型高电子迁移率晶体管(HEMT)结构及其制备方法，以解决目前p-GaN肖特基栅HEMT存在的阈值电压不稳定问题，同时提高器件耐压能力。
本发明的GaN基混合栅增强型高电子迁移率晶体管在p-GaN栅与漏电极之间引入金属-绝缘体-半导体(Metal-Insulator-Semiconductor,MIS)栅，关断时利用MIS栅下方沟道耗尽承压，降低关态p-GaN栅电容上的分压，缓解p-GaN层中电荷存储，从而提高器件阈值电压稳定性。同时，关态MIS栅承压可以缓解p-GaN肖特基栅边缘的高场，有利于降低关态栅漏电，提高器件击穿电压。MIS栅的开启电压低于p-GaN栅，器件开通时，整体阈值电压由p-GaN栅决定，MIS栅不影响器件正向导通特性。
本发明的技术方案如下：
一种GaN基混合栅增强型高电子迁移率晶体管，其特征在于，其栅极由一个p-GaN栅和一个MIS栅联合组成，所述MIS栅位于p-GaN栅和漏电极之间，MIS栅的开启电压低于p-GaN栅的阈值电压。
具体的，本发明提供的GaN基混合栅增强型HEMT包括衬底、缓冲层、势垒层、p-GaN帽层、介质层、源极、漏极和栅极，其中，缓冲层和势垒层依次层叠在衬底上，p-GaN帽层位于势垒层上，源极和漏极分别位于p-GaN帽层两侧，在p-GaN帽层靠近漏极的一侧设有深度不超过势垒层厚度的凹槽，源极、p-GaN帽层、漏极之间为介质层覆盖，栅极位于p-GaN帽层上并延伸至所述凹槽上，形成p-GaN栅和MIS栅组成的混合栅。
上述GaN基混合栅增强型HEMT中，所述源极和漏极与势垒层或缓冲层形成欧姆接触；栅极与p-GaN帽层形成肖特基接触。
上述GaN基混合栅增强型HEMT中，所述介质层可以是单层介质层也可以是由双层介质组成的复合介质层。
上述GaN基混合栅增强型HEMT中，所述衬底可以是Si衬底、蓝宝石衬底、GaN衬底或SiC衬底。
所述缓冲层的材料可以是GaN、AlN、AlxGa1-xN(0≤x≤0.3)或它们的组合，可选的，所述缓冲层掺杂浓度为1017～1019cm-3的C或Fe元素，以降低衬底漏电，改善器件性能。所述缓冲层的厚度优选为2～5μm。
所述势垒层的材料可以是AlyGa1-yN(0.15≤y≤0.25)，厚度为10～20nm。
所述p-GaN帽层厚度优选为50～120nm，掺杂浓度优选为1～3×1019cm-3。
所述介质层的材料可以是Al2O3、SiO2或SiN，其覆盖在所述凹槽中势垒层上的部分厚度为5～100nm，而作为源、漏、栅之间钝化层的介质层部分厚度可以大于100nm；所述凹槽的宽度不超过5μm。
上述GaN基混合栅增强型HEMT各区域的长度、厚度、掺杂浓度等参数的变化取决于不同的设计需求和制备工艺。值得注意的是，本发明的重点在于栅极由一个p-GaN栅和一个MIS栅联合组成，减少了关态栅极电荷存储，缓解了器件阈值电压漂移的问题，并有利于降低栅极漏电，提高器件关态击穿电压。可以理解，在不脱离本发明的范围内，可以有其他结构、材料和参数的变化，不同的结构、材料和工艺可以相互组合来实现相同的目的。
本发明还提供了所述GaN基混合栅增强型HEMT的制备方法，包括以下步骤：
1)在衬底上依次外延生长缓冲层、势垒层和p-GaN层；
2)通过光刻定义和刻蚀p-GaN层，形成p-GaN帽层；
3)在p-GaN帽层一侧刻蚀部分势垒层形成MIS栅凹槽，凹槽深度不超过势垒层的厚度；
4)在步骤3)获得的结构上整体沉积介质材料，形成介质层；
5)在p-GaN帽层两侧通过光刻定义和刻蚀形成源漏凹槽，源漏凹槽中刻蚀掉部分或全部势垒层，然后制备源极金属和漏极金属；
6)通过光刻定义和刻蚀去除p-GaN帽层上的介质层形成刻蚀窗口，然后制备栅极金属，使栅极金属完全覆盖该刻蚀窗口、与p-GaN帽层形成肖特基接触，并在横向上完全覆盖MIS栅凹槽，完成GaN基混合栅增强型HEMT的制备。
上述步骤3)在刻蚀形成MIS栅凹槽之前可以增加沉积钝化层的步骤，在刻蚀MIS栅凹槽时将其中的钝化层刻蚀掉。所述钝化层也为介质材料，与步骤4)制备的介质层构成复合介质层。
与现有技术相比，本发明的技术效果主要体现在：
(1)本发明提出的GaN基混合栅增强型HEMT器件结构在保证器件增强型的前提下，减少了关态栅极电荷存储，缓解了器件阈值电压漂移的问题；
(2)本发明提出的GaN基混合栅增强型HEMT器件结构改善了p-GaN肖特基栅边缘的电场尖峰，有利于降低栅极漏电，提高器件关态击穿电压。
附图说明
图1为本发明提出的GaN基混合栅增强型高电子迁移率晶体管的结构示意图，其中(a)所示晶体管的介质层为单层介质，(b)所示晶体管的介质层为双层复合介质。
图2(a)至图2(i)为本发明实施例一所述GaN基混合栅增强型高电子迁移率晶体管的制备流程图。
图3(a)至图3(h)为本发明实施例二所述GaN基混合栅增强型高电子迁移率晶体管的制备流程图。
图4为仿真得到的常规p-GaN肖特基栅HEMT及依照实施例二建立的混合栅HEMT器件漏极电流-栅源电压特性曲线。
图5为仿真得到的不同关态漏极应力(0～500V)下，器件栅极下方处沟道内的导带底变化情况，其中(a)是常规p-GaN肖特基栅HEMT导带底变化曲线，(b)是混合栅HEMT导带底变化曲线。
图6为仿真得到的400V关态漏极应力下，器件p-GaN栅极附近电势分布，其中(a)是常规p-GaN肖特基栅HEMT电势分布，(b)是混合栅HEMT电势分布。
图7为仿真得到的400V关态漏极应力下，器件p-GaN栅极附近电场强度大小分布，其中(a)是常规p-GaN肖特基栅HEMT电场强度大小分布，(b)是混合栅HEMT电场强度大小分布。
图中：1—衬底，201—缓冲层，202—势垒层，203—P帽层，204—介质层，301—源极金属，302—漏极金属，303—栅极金属，210—MIS栅凹槽，211—源漏凹槽，212—p-GaN栅窗口。
具体实施方式
以下结合附图，通过实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例一
本实施例提供一种GaN基混合栅增强型高电子迁移率晶体管，其结构如图1中(b)所示，包括衬底1，在衬底1上依次层叠缓冲层201、势垒层202、P帽层203和双层介质复合的介质层204；源极金属301和漏极金属302穿过介质层204与势垒层202或缓冲层201形成欧姆接触；P帽层203位于源极金属301和漏极金属302之间，栅极金属303与P帽层203形成肖特基接触，并在横向上延伸至介质层204上方，覆盖P帽层旁边的MIS栅凹槽210。
制备步骤如图2(a)至图2(i)所示，包括：
1)外延结构制备：首先，在衬底1表面利用MOCVD法生长缓冲层201，材料为GaN或AlN或AlxGa1-xN或它们的组合，总厚度2～5μm，外延过程中进行掺杂浓度为1019cm-3的C或Fe元素掺杂；随后，在缓冲层201表面利用MOCVD法生长势垒层202，材料为AlyGa1-yN(y＝0.15～0.25)，厚度10～20nm；随后，在势垒层202表面利用MOCVD法生长GaN，厚度50～120nm，外延过程中利用Mg元素进行P型掺杂，掺杂浓度为1～3×1019cm-3，形成P帽层203；如图2(a)所示；
2)P帽层图形化：在外延结构2上利用光刻和ICP技术选择性刻蚀P帽层203，如图2(b)所示；
3)钝化层制备：在前述结构上利用CVD或ALD技术整体沉积介质材料，形成介质层204的下层介质，厚度20～200nm，材料为Al2O3、SiO2或SiN，如图2(c)所示；
4)MIS栅凹槽制备：在图形化的P帽层203的一侧利用RIE技术刻蚀介质层204的下层介质，形成MIS栅凹槽210，槽宽度不超过5μm；可选地，可进一步利用ICP技术刻蚀部分势垒层202，势垒层202刻蚀深度不超过势垒层202的厚度，并保证后续形成的MIS栅开启电压不高于p-GaN栅的阈值电压，如图2(d)所示；
5)介质层制备：在前述结构上利用CVD或ALD技术整体沉积介质材料，形成介质层204的上层介质，厚度5～100nm，材料为Al2O3、SiO2或SiN，如图2(e)所示；
6)源/漏极金属制备：在前述结构的两端利用光刻和RIE技术去除介质层204的上层介质和下层介质，可选地，可进一步刻蚀部分或全部势垒层202，形成源漏凹槽211，如图2(f)所示；再利用电子束蒸发或溅射制备金属，并经剥离和快速退火形成欧姆接触，得到源极金属301和漏极金属302，如图2(g)所示；
7)栅极金属制备：在前述结构上利用光刻、RIE和湿法腐蚀技术去除介质层204的上层介质和下层介质，形成p-GaN栅窗口212，如图2(h)所示；再利用光刻、电子束蒸发和剥离制备金属，使得栅极金属303完全覆盖刻蚀窗口与P帽层203形成肖特基接触，并在横向上完全覆盖MIS栅凹槽210，如图2(i)所示。至此完成GaN基混合栅增强型高电子迁移率晶体管制备。
实施例二
本实施例提供第二种GaN基混合栅增强型高电子迁移率晶体管，其结构如图1中(a)所示，本实施例与实施例一的不同之处在于介质层204为单层介质，制备时仅淀积一次介质层同时用于钝化及MIS栅介质。
制备步骤如图3(a)至图3(h)所示，包括：
1)外延结构制备：首先，在衬底1表面利用MOCVD法生长缓冲层201，材料为GaN或AlN或AlxGa1-xN或它们的组合，总厚度2～5μm，外延过程中进行掺杂浓度为1019cm-3的C或Fe元素掺杂；随后，在缓冲层201表面利用MOCVD法生长势垒层202，材料为AlyGa1-yN(y＝0.15～0.25)，厚度10～15nm；随后，在势垒层202表面利用MOCVD法生长GaN，厚度50～120nm，外延过程中利用Mg元素进行P型掺杂，掺杂浓度为1～3×1019cm-3，形成P帽层203；如图3(a)所示；
2)P帽层图形化：在外延结构2上利用光刻和ICP技术选择性刻蚀P帽层203，如图3(b)所示；
3)MIS栅凹槽制备：在图形化的P帽层203的一侧利用ICP技术刻蚀势垒层，形成MIS栅凹槽210，槽宽度不超过5μm，深度不超过势垒层202的厚度，并保证后续形成的MIS栅开启电压不高于p-GaN栅的阈值电压，如图3(c)所示；
4)介质层制备：在前述结构上利用CVD或ALD技术整体沉积介质材料Al2O3、SiO2或SiN，形成厚度5～100nm的介质层204，如图3(d)所示；
5)源/漏极金属制备：在前述结构的两端利用光刻、RIE和湿法腐蚀技术去除部分介质层204和部分势垒层202，形成源漏凹槽211，如图3(e)所示；再利用电子束蒸发或溅射制备金属，并经剥离和快速退火形成欧姆接触，得到源极金属301和漏极金属302，如图3(f)所示；
6)栅极金属制备：在前述结构上利用光刻和RIE技术去除介质层204，形成p-GaN栅窗口212，如图3(g)所示；再利用光刻、电子束蒸发和剥离制备金属，使得栅极金属303完全覆盖刻蚀窗口与P帽层204形成肖特基接触，并在横向上完全覆盖MIS栅凹槽210，如图3(h)所示。至此完成GaN基混合栅增强型高电子迁移率晶体管制备。
在sentaurus TCAD仿真软件中分别建立了常规p-GaN肖特基HEMT及依照实施例二建立的混合栅HEMT器件模型。其中，钝化层采用氮化硅材料，MIS栅处氮化硅厚20nm，其余位置氮化硅厚200nm。除MIS栅处以外，两器件具有相同的结构。据此仿真了两器件的导通特性及器件在关态漏极应力下的能带、电势、电场情况，分别如图4至图7。
图4为仿真得到的器件漏极电流-栅源电压特性曲线，混合栅HEMT输出电流和阈值电压和常规HEMT相比无明显退化，说明混合栅的引入不影响器件导通能力。
图5为不同关态漏极应力(0～500V)下，栅极下方处沟道内(提取位置为缓冲层内、距势垒层/缓冲层界面5nm处)的导带底变化情况：随关态漏极应力增加，常规器件栅下电子势垒高度逐渐降低，而混合栅HEMT中p-GaN栅下能带被钳位，几乎不随漏极电压变化，说明器件阈值电压几乎不随关态漏极电压增加而负漂，改善了器件误导通的问题。
图6为400V关态漏极应力下，p-GaN栅极附近电势分布，可见混合栅的引入显著降低了高漏极电压在p-GaN栅极上的分压，从而可以改善器件阈值电压负漂。
图7为400V关态漏极应力下，p-GaN栅极附近电场强度大小分布，可见混合栅的引入显著缓解了漏极侧p-GaN栅附近的高场，有利于提高p-GaN栅极可靠性。
Claims (10)
1.一种GaN基混合栅增强型高电子迁移率晶体管，其特征在于，其栅极由一个p-GaN栅和一个MIS栅联合组成，所述MIS栅位于p-GaN栅和漏电极之间，MIS栅的开启电压低于p-GaN栅的阈值电压。
2.如权利要求1所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述GaN基混合栅增强型高电子迁移率晶体管包括衬底、缓冲层、势垒层、p-GaN帽层、介质层、源极、漏极和栅极，其中，缓冲层和势垒层依次层叠在衬底上，p-GaN帽层位于势垒层上，源极和漏极分别位于p-GaN帽层两侧，在p-GaN帽层靠近漏极的一侧设有深度不超过势垒层厚度的凹槽，源极、p-GaN帽层、漏极之间为介质层覆盖，栅极位于p-GaN帽层上并延伸至所述凹槽上，形成p-GaN栅和MIS栅组成的混合栅。
3.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述源极和漏极与势垒层或缓冲层形成欧姆接触；所述栅极与p-GaN帽层形成肖特基接触。
4.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述介质层是单层介质层或是由双层介质组成的复合介质层。
5.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述衬底是Si衬底、蓝宝石衬底、GaN衬底或SiC衬底；所述缓冲层的材料是GaN、AlN、AlxGa1-xN或它们的组合，其中0≤x≤0.3。
6.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述势垒层的材料是AlyGa1-yN，厚度为10～20nm，其中0.15≤y≤0.25。
7.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述p-GaN帽层的厚度为50～120nm，掺杂浓度为1～3×1019cm-3。
8.如权利要求2所述的GaN基混合栅增强型高电子迁移率晶体管，其特征在于，所述介质层的材料是Al2O3、SiO2或SiN，其覆盖在所述凹槽中势垒层上的部分厚度为5～100nm，所述凹槽的宽度不超过5μm。
9.权利要求1～8任一所述GaN基混合栅增强型高电子迁移率晶体管的制备方法，包括以下步骤：
1)在衬底上依次外延生长缓冲层、势垒层和p-GaN层；
2)通过光刻定义和刻蚀p-GaN层，形成p-GaN帽层；
3)在p-GaN帽层一侧刻蚀部分势垒层形成MIS栅凹槽，凹槽深度不超过势垒层的厚度；
4)在步骤3)获得的结构上整体沉积介质材料，形成介质层；
5)在p-GaN帽层两侧通过光刻定义和刻蚀形成源漏凹槽，源漏凹槽中刻蚀掉部分或全部势垒层，然后制备源极金属和漏极金属；
6)通过光刻定义和刻蚀去除p-GaN帽层上的介质层形成刻蚀窗口，然后制备栅极金属，使栅极金属完全覆盖该刻蚀窗口、与p-GaN帽层形成肖特基接触，并在横向上完全覆盖MIS栅凹槽，完成GaN基混合栅增强型高电子迁移率晶体管的制备。
10.如权利要求9所述的制备方法，其特征在于，步骤3)在刻蚀形成MIS栅凹槽之前增加沉积钝化层的步骤，在刻蚀MIS栅凹槽时将其中的钝化层刻蚀掉；所述钝化层为介质材料，与步骤4)制备的介质层构成复合介质层。
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