CN114038909B - 增强型氮化镓功率器件及其制备方法 - Google Patents

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Abstract

本发明公开了增强型氮化镓功率器件及其制备方法，该增强型氮化镓功率器件包括衬底、缓冲层、势垒层，势垒层包括设于缓冲层上相互隔离的第一子势垒层和第二子势垒层；第一源极、第一漏极和第一栅极，第二源极、第二漏极和第二栅极，从而形成高压耗尽型GaN HEMT和低压增强型GaN HEMT并级联形成cascode结构。以低压增强型GaN凹栅HEMT代替Si MOSFET，从而可以在器件上同时实现HV GaN MIS‑HEMT和LV GaN MIS‑FET，采用D‑mode高压GaN MIS‑HEMT保持漏端高压，E‑mode低压GaN FET驱动栅端，降低了寄生效应，提高了性能和稳定性。

Description

增强型氮化镓功率器件及其制备方法
技术领域
本申请涉及半导体器件技术领域，尤其是涉及增强型氮化镓功率器件及其制备方法。
背景技术
GaN基高电子迁移率晶体管(HEMT)具有高击穿电场和高饱和电子速度等优点，是高频、高效率功率开关的理想选择。在诸多应用领域中，电力电子系统对使用的GaN器件的常关特性有很高的要求。因而增强型(又称常关型)GaN基高电子迁移率晶体管也就成为了目前研究的一个重要方向。目前实现增强型(E-mode)GaN器件的最常见的方法是利用低压增强型的Si MOSFET和高压耗尽型的GaN HEMT组成的cascode结构。这种cascode结构与Si-CMOS平台兼容，降低了生产成本和复杂度。而且GaN器件阻挡了反向恢复二极管，消除了Miller电容，提高了开关速度，降低了开关损耗。然而，GaN+Si混合的cascode器件仍然存在一些问题，如寄生电容的增加等，这些问题会抵消其带来的开关速度优势。因此，有必要提供一种能够恢复其速度优势的增强型氮化镓功率器件。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种能够保持其速度优势的增强型氮化镓功率器件及其制备方法。
本申请的第一方面，提供一种增强型氮化镓功率器件，该增强型氮化镓功率器件包括：
衬底；
缓冲层，缓冲层设于衬底上；
势垒层，势垒层包括设于缓冲层上相互隔离的第一子势垒层和第二子势垒层；
第一源极和第一漏极，第一源极和第一漏极设于缓冲层上，且第一源极和第一漏极与第一子势垒层接触；
第一栅极，第一栅极设于第一子势垒层上，且位于第一源极和第一漏极之间，从而形成高压耗尽型GaN HEMT；
第二源极和第二漏极，第二源极和第二漏极设于缓冲层上，且第二源极和第二漏极与第二子势垒层接触；
第二栅极，第二栅极深入第二子势垒层中形成凹栅，且位于第二源极和第二漏极之间，从而形成低压增强型GaN HEMT；
高压耗尽型GaN HEMT和低压增强型GaN HEMT级联形成cascode结构。
根据本申请实施例的增强型氮化镓功率器件，至少具有如下有益效果：
本申请所公开的增强型氮化镓功率器件以包括第二栅极等组成的低压增强型GaN凹栅 HEMT代替Si MOSFET，从而可以在器件上同时实现HV GaN HEMT和LV GaN HEMT，采用耗尽型高压GaN HEMT保持漏端高压，增强型低压GaN HEMT驱动栅端，降低了寄生效应，提高了性能和稳定性。
在本申请的一些实施方式中，缓冲层和势垒层之间还设有沟道层。
在本申请的一些实施方式中，沟道层和势垒层之间还设有界面插入层。
在本申请的一些实施方式中，势垒层上还设有帽层。
在本申请的一些实施方式中，第一源极和第二漏极之间电气连接使高压耗尽型GaN HEMT和低压增强型GaN HEMT级联形成cascode结构。
本申请的第二方面，提供增强型氮化镓功率器件的制备方法，该制备方法包括以下步骤：
在衬底上依次沉积缓冲层和势垒层；
对势垒层进行蚀刻，形成相互隔离的第一子势垒层和第二子势垒层；
对第二子势垒层进行蚀刻，形成凹栅图案；
在势垒层上沉积栅极介质层；
在势垒层上沉积牺牲层，并蚀刻出第一源极和第一漏极的接触窗口、以及位于凹栅图案两侧的第二源极和第二漏极的接触窗口；
在接触窗口内沉积金属材料，退火形成第一源极、第一漏极、第二源极和第二漏极；
通过电感耦合等离子体干法(ICP)和缓冲蚀刻液湿法(BOE)蚀刻牺牲层，形成位于第一源极、第一漏极之间的第一栅极槽和对应凹栅图案的第二栅极槽；
在第一栅极槽和所述第二栅极槽内沉积金属材料，退火形成第一栅极和第二栅极。
在本申请的一些实施方式中，栅极介质层的沉积方法为低压化学气相沉积。
在本申请的一些实施方式中，牺牲层的沉积方法为等离子体增强化学气相沉积。
在本申请的一些实施方式中，栅极介质层为SiNx，牺牲层为SiO2。
在本申请的一些实施方式中，通过ICP干法和缓冲HF湿法进行自终止介质蚀刻，SiO2/SiNx的蚀刻选择性为(150～250)：1。
在本申请的一些实施方式中，势垒层蚀刻形成相互隔离的所述第一子势垒层和所述第二子势垒层的方法为Cl2/BCl3等离子体蚀刻。
本申请的第三方面，提供按照前述制备方法制备得到的增强型氮化镓功率器件。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
图1是本申请的增强型氮化镓功率器件的结构示意图。
图2是本申请的增强型氮化镓功率器件的制备过程中初始生长的结构示意图。
图3是本申请的增强型氮化镓功率器件的制备过程中台面隔离的示意图。
图4是本申请的增强型氮化镓功率器件的制备过程中导入凹栅图案的示意图。
图5是本申请的增强型氮化镓功率器件的制备过程中沉积栅介质层的示意图。
图6是本申请的增强型氮化镓功率器件的制备过程中沉积牺牲层的示意图。
图7是本申请的增强型氮化镓功率器件的制备过程中形成源极和漏极接触窗口的示意图。
图8是本申请的增强型氮化镓功率器件的制备过程中源极和漏极沉积金属材料的示意图。
图9是本申请的增强型氮化镓功率器件的制备过程中源极和漏极退火的示意图。
图10是本申请的增强型氮化镓功率器件的制备过程中栅极图案化的示意图。
图11是本申请的增强型氮化镓功率器件的制备过程中栅极沉积金属材料的示意图。
图12是本申请的增强型氮化镓功率器件的制备过程中pad电极图案化的示意图。
图13是本申请的增强型氮化镓功率器件的对比实验的波形图。
附图标记：衬底110、缓冲层120、沟道层130、界面插入层140、势垒层150、帽层160、栅极介质层170、牺牲层180、金属材料190、第一源极191、第一漏极192、第一栅极193、第二源极194、第二漏极195、第二栅极196、源电极pad 210、栅电极pad 220、漏电极pad 230。
具体实施方式
以下将结合实施例对本申请的构思及产生的技术效果进行清楚、完整地描述，以充分地理解本申请的目的、特征和效果。显然，所描述的实施例只是本申请的一部分实施例，而不是全部实施例，基于本申请的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本申请保护的范围。
下面详细描述本申请的实施例，描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，若干的含义是一个以上，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本申请的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本申请中的具体含义。
本申请的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
参考图1，示出了本申请的一个增强型氮化镓功率器件的示意图。该增强型氮化镓功率器件从下到上包括衬底110、缓冲层120、势垒层150。势垒层150包括第一子势垒层151和第二子势垒层152，第一子势垒层151和第二子势垒层152位于缓冲层120上，且彼此之间相互独立形成电气隔离。该增强型氮化镓功率器件还包括第一源极191、第一漏极192、第一栅极193、第二源极194、第二漏极195和第二栅极196。第一源极191和第一漏极192位于缓冲层120上，且第一源极191和第二漏极192均与第一子势垒层151相接触。第一栅极193 设于第一子势垒层151上，且位于第一源极191和第二漏极192之间，从而在第一子势垒层 151上形成了高压耗尽型GaN HEMT。第二源极194和第二漏极195同样位于缓冲层120上，且第二源极194和第二漏极195均与第二子势垒层152相接触。第二栅极196深入到第二子势垒层152中形成凹栅，其中，深入到第二子势垒层152包括第二栅极196的底部位于第二子势垒152之中，或进一步可以贯穿第二子势垒152到达第二子势垒152的底部，且第二栅极196位于第二源极194和第二漏极195之间，从而在第二子势垒层152上形成了低压增强型GaN HEMT。高压耗尽型GaN HEMT和低压增强型GaN HEMT级联形成cascode结构，进一步第二栅极196和第一源极191之间相互电气连接，使得整个增强型氮化镓功率器件为一种全GaN集成的cascode器件，用低压增强型GaN器件代替Si MOSFET，解决了现有技术中存在的寄生电容的增加所导致的开关速度优势减弱的问题。
在其中一些具体实施方式中，衬底110的材料包括但不限于硅、蓝宝石、碳化硅、氮化铝中的至少一种。而缓冲层120可选为GaN缓冲层，进一步可以是碳掺杂GaN缓冲层；势垒层150可选为AlGaN势垒层，进一步可以是Al0.25Ga0.75N势垒层。
在其中一些具体实施方式中，缓冲层120和势垒层150之间形成导电沟道，因而可以在缓冲层120和势垒层150之间设置沟道层130。在设有沟道层130时，沟道层130上进一步至少部分同样可以依照第一子势垒层151和第二子势垒层152形成对应的隔离槽从而相互隔离以切断二维电子气，防止器件之间的漏电。而第一源极191、第一漏极192、第二源极94和第二漏极195可以进一步位于沟道层130上。
在其中一些具体实施方式中，势垒层150和沟道层130之间还设有界面插入层140，界面插入层140可选包括AlN、SiNx、InxGa1-xN、GaOx等材料。而第一源极191、第一漏极192、第二源极94和第二漏极195可以进一步位于界面插入层140上。在其中一些具体实施方式中，势垒层150上还设有帽层160，帽层160可选为GaN帽层，以此拉升势垒层150的能带以进一步耗尽二维电子气。
在其中一些具体实施方式中，在帽层160上还设有表面钝化层，表面钝化层的可选材料包括AlN、SiNx等。在其中一些实施方式中，第二栅极196所对应的凹栅槽的底部和侧壁上具有表面钝化层，作为栅极绝缘体使用，进一步表面钝化层为Si3N4表面钝化层，可选低压化学气相沉积(LPCVD)沉积形成，具有良好的绝缘性能和钝化效果。
在其中一些具体实施方式中，第一源极191、第一漏极192、第一栅极193、第二源极94、第二漏极195和第二栅极196的材料可选Ti、Al、Ni、Au等金属电极材料中的至少一种。
在其中一些具体实施方式中，衬底110的厚度为400～500μm，缓冲层120的厚度为1～8μm，沟道层130的厚度为100～800nm，界面插入层140的厚度为1～5nm，势垒层150的厚度为 20～30nm，帽层160的厚度为1～5nm。
参考图1～图12，本申请还涉及一种增强型氮化镓功率器件的制备方法，该制备方法具体包括以下步骤：
在衬底110上依次生长缓冲层120和势垒层150；
对势垒层150进行蚀刻，形成相互隔离的第一子势垒层151和第二子势垒层152；
对第二子势垒层152进行蚀刻，形成凹栅图案；
在势垒层150上沉积栅极介质层170；
在势垒层150上沉积牺牲层180，并蚀刻出第一源极191和第一漏极192的接触窗口、以及位于凹栅图案两侧的第二源极194和第二漏极195的接触窗口；
在接触窗口内沉积金属材料，退火形成第一源极191、第一漏极192、第二源极194和第二漏极195；
通过ICP干法和缓冲HF湿法蚀刻牺牲层，形成位于第一源极191、第一漏极192之间的第一栅极槽和对应凹栅图案的第二栅极槽；
在第一栅极槽和所述第二栅极槽内沉积金属材料，退火形成第一栅极192和第二栅极196。
在其中一些具体实施方式中，在衬底上依次生长缓冲层和势垒层的方式为金属有机化学气相沉积(MOCVD)的方法。参考图2，进一步采用MOCVD在衬底110上依次沉积缓冲层120、沟道层130、界面插入层140、势垒层150和帽层160。
参考图3，对势垒层150进行蚀刻，形成相互隔离的第一子势垒层151和第二子势垒层 152。在其中一些具体实施方式中，势垒层150与缓冲层120之间设有沟道层130时，蚀刻由势垒层150延伸到沟道层130上至少一部分，使沟道层130的至少部分同样形成相互隔离的孤岛。在其中一些具体实施方式中，蚀刻的方式采用等离子体蚀刻，优选采用Cl2/BCl3等离子体进行干法蚀刻以进一步提高蚀刻效率。
参考图4，对第二子势垒层152进行蚀刻，形成凹栅图案。通过这种方式，使得后续沉积形成的栅极深入到第二子势垒层152中，形成低压增强型GaN HEMT。在其中一些实施方式中，蚀刻使第二子势垒层152完全贯穿，使得凹栅图案直接形成于其下方的缓冲层120上(当第二子势垒层152与缓冲层120之间还设有沟道层130、界面插入层140时，凹栅图案直接形成于第二子势垒层152下方最近的沟道层130或界面插入层140上)。第二子势垒层 152蚀刻形成凹栅图案的具体方式同样可以采用(Cl2/BCl3)等离子体蚀刻或本领域常用的其它方式。
可以理解的是，蚀刻出相互隔离的第一子势垒层151和第二子势垒层152以及蚀刻凹栅图案并无具体的先后顺序，可以先蚀刻出第一子势垒层151和第二子势垒层152，也可以先蚀刻凹栅图案，也可以同时进行。
参考图5，在其中一些优选的实施方式中，还包括在形成第一子势垒层151和第二子势垒层152以及凹栅图案后，在其上沉积栅极介质层170，以沉积的栅极介质层170作为势垒层150的表面钝化层使用，同时可以作为凹栅图案内的栅极绝缘体使用沉积在凹栅图案(或后续形成的凹栅槽)的底部和侧壁。进一步，栅极介质层170的沉积方式可选低压化学气相沉积(LPCVD)或本领域常用的其它方式。
参考图6，在其中一些具体的实施方式中，在势垒层150上沉积牺牲层180，牺牲层180 可选为氧化物层，优选为SiO2层。以此作为用作后续工艺图案化第一源极191、第一漏极192、第二源极194、第二漏极195的触点和第一栅极193、第二栅极195的栅极条以及栅极场板电介质中的等离子体蚀刻的牺牲层。牺牲层180的沉积方式可选等离子体增强化学气相沉积 (PECVD)。
参考图7并结合图1，在其中一些具体的实施方式中，通过蚀刻牺牲层180、势垒层150 的部分(进一步还可以包含其间存在的栅极介质层170、帽层160)，打开第一子势垒层151 上第一源极191和第一漏极192的接触窗口、以及位于第二子势垒层152上凹栅图案两侧的第二源极194和第二漏极195的接触窗口。蚀刻形成接触窗口的具体方式同样可以采用(Cl2/BCl3)等离子体蚀刻或本领域常用的其它方式。
参考图8～图9并结合图1，在其中一些具体的实施方式中，在接触窗口内沉积金属材料 190，通过退火形成第一源极191、第一漏极192、第二源极194和第二漏极195。进一步，采用Ti/Al/Ti/TiN多层金属结构，在接触窗口内以及其附近牺牲层180表面沉积，在通过快速退火形成欧姆接触以及第一源极191、第一漏极192、第二源极194和第二漏极195的图案化。沉积的具体方法可选物理气相沉积(PVD)，退火的具体参数如下：800～900℃下退火10～180s，优选840～860℃下退火20～40s，进一步850℃下N2气氛中持续30s退火。
参考图10，在其中一些具体实施方式中，通过电感耦合等离子体(ICP)干法和缓冲蚀刻液(BOE)湿法蚀刻牺牲层，形成位于第一源极191、第一漏极192之间的第一栅极槽和对应凹栅图案的第二栅极槽。进一步，依次采用基于低功率SF6的ICP蚀刻和缓冲HF(BHF) 湿法蚀刻来蚀刻出第一栅极槽和对应凹栅图案的第二栅极槽。优选的，在LPCVD Si3N4栅极介质层的表面实现自终止介质蚀刻(PECVD SiO2/LPCVD Si3N4蚀刻选择性为200:1)。通过这种方式的自端接特性保证了沿整个晶圆的良好性能均匀性，同时实现了准自对准。
参考图11，在其中一些具体实施方式中，在第一栅极槽和第二栅极槽内沉积金属材料，进一步可以与第一源极191、第一漏极192、第二源极194和第二漏极195相同的Ti/Al/Ti/TiN 多层金属结构，在第一栅极槽和第二栅极槽内以及其附近牺牲层180表面沉积并图案化，形成第一栅极193和第二栅极196。
参考图12和图1，在其中一些具体实施方式中，还包括通过蚀刻的方式图案化出对应源电极pad 210、栅电极pad 220和漏电极pad 230的凹槽结构，并通过沉积等方式将金属材料注入凹槽中形成源电极pad 210、栅电极pad 220和漏电极pad 230。源电极pad 210、栅电极 pad 220和漏电极pad 230的金属材料可以是Ni、Au中的至少一种。在其中一些实施方式中，还包括对第一栅极193和第二栅极196以及源电极pad 210、栅电极pad 220和漏电极pad 230 进行退火，退火的具体方式如下：400～500℃下退火10min～1h，优选在H2气氛下450℃退火 30分钟。
下面结合具体的实施例对本申请进行说明。
实施例1
本实施例提供一种增强型氮化镓功率器件，该增强型氮化镓功率器件的制备方法如下：
(1)参考图2，采用MOCVD方法在Si衬底上生长了AlGaN/GaN异质结构，该异质结构由4μm C掺杂GaN缓冲层、300nm非故意掺杂GaN沟道层、3nm AlN界面插入层、25nmAl0.25Ga0.75N势垒层和3nm GaN帽层组成，以改善表面形貌。在晶片上霍尔测量得到的片电阻为363Ω/mm，2DEG密度为1.1×1013cm-2，电子迁移率为1547cm2/V·s。
(2)参考图3，进行基于Cl2/BCl3的等离子体蚀刻的台面隔离，使GaN沟道层的部分以及上的AlN界面插入层、AlGaN势垒层和GaN帽层形成相互隔离的孤岛，其中AlGaN势垒层被分割成相互隔离的第一子势垒层和第二子势垒层。
(3)参考图4，通过完全蚀刻AlGaN第二子势垒层中部来形成凹栅图案。
(4)参考图5，通过LPCVD在其上沉积35nm厚的Si3N4层作为栅极介质层。
(5)参考图6，通过PECVD在Si3N4层上沉积500nm厚的SiO2氧化物层作为牺牲层。
(6)参考图7，通过蚀刻SiO2氧化物层、Si3N4层和部分AlGaN势垒层来打开第一源极、第一漏极、第二源极和第二漏极的接触窗口。
(7)参考图8，通过PVD将Ti/Al/Ti/TiN多层金属沉积到接触窗口内和牺牲层上作为欧姆接触的金属。
(8)参考图9，850℃快速热退火金属化，在N2气氛中持续30s，形成图案化的第一源极、第一漏极、第二源极和第二漏极。
(9)参考图10，依次采用基于低功率SF6的ICP蚀刻和BHF湿法蚀刻来形成第一栅极的凹槽，在第一子势垒层上的LPCVD Si3N4栅极介质层的表面实现自终止介质蚀刻(PECVDSiO2/LPCVD Si3N4蚀刻选择性为200:1)。同理，依此法在第二子势垒层上的LPCVD Si3N4栅极介质层的表面实现自终止介质蚀刻来形成第二栅极的凹槽。
(10)参考图11，通过PVD将Ti/Al/Ti/TiN多层金属沉积到第一栅极和第二栅极的凹槽内和外侧的牺牲层上，形成图案化的栅极。
(11)参考图12和图1，在引入源电极pad、漏电极pad和栅电极pad后，450℃退火，在H2气氛中保持30min，得到最终的增强型氮化镓功率器件。
对比实验
对比例1
本对比例提供一种增强型氮化镓功率器件，与实施例1的区别在于，第二子势垒层和帽层之间还转印有单晶硅薄膜，并且沉积三氧化二铝作为第二栅极的栅极介质层，沉积氮化钽作为第二栅极。以此用Si MOSFET替换本方案的低压增强型GaN凹栅HEMT。
参考图13，a和b分别是对比例1和实施例1制备得到的器件的开启的波形图，两条虚线之间横轴长度为对应的开启时间，从图中可以看出，对比例1的开启时间TON＝30ns，而实施例1的开启时间TON＝10ns，两者相差巨大，表明本申请所提供的增强型氮化镓功率器件可以采用耗尽型高压GaN HEMT保持漏端高压，增强型低压GaN HEMT驱动栅端，降低了寄生效应，提高了性能，有效改善GaN+Si混合的cascode器件所造成的开关速度降低的问题。
上面结合实施例对本申请作了详细说明，但是本申请不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本申请宗旨的前提下作出各种变化。此外，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

Claims (9)

1.增强型氮化镓功率器件，其特征在于，包括：
衬底；
缓冲层，所述缓冲层设于所述衬底上；
势垒层，所述势垒层包括设于所述缓冲层上相互隔离的第一子势垒层和第二子势垒层；
第一源极和第一漏极，所述第一源极和第一漏极设于所述缓冲层上，且所述第一源极和第一漏极与所述第一子势垒层接触；
第一栅极，所述第一栅极设于所述第一子势垒层上，且位于所述第一源极和第一漏极之间，从而形成高压耗尽型GaN HEMT；
第二源极和第二漏极，所述第二源极和第二漏极设于所述缓冲层上，且所述第二源极和第二漏极与所述第二子势垒层接触；
第二栅极，所述第二栅极深入所述第二子势垒层中形成凹栅，且位于所述第二源极和第二漏极之间，从而形成低压增强型GaN HEMT；
所述第一源极和所述第二漏极之间电气连接使所述高压耗尽型GaN HEMT和所述低压增强型GaN HEMT级联形成cascode结构。
2.根据权利要求1所述的增强型氮化镓功率器件，其特征在于，所述缓冲层和所述势垒层之间还设有沟道层。
3.根据权利要求2所述的增强型氮化镓功率器件，其特征在于，所述沟道层和所述势垒层之间还设有界面插入层。
4.根据权利要求1所述的增强型氮化镓功率器件，其特征在于，所述势垒层上还设有帽层。
5.权利要求1至4任一项所述的增强型氮化镓功率器件的制备方法，其特征在于，包括以下步骤：
在衬底上依次生长缓冲层和势垒层；
对所述势垒层进行蚀刻，形成相互隔离的第一子势垒层和第二子势垒层；
对所述第二子势垒层进行蚀刻，形成凹栅图案；
在所述势垒层上沉积栅极介质层；
在所述势垒层上沉积牺牲层，并蚀刻出第一源极和第一漏极的接触窗口、以及位于所述凹栅图案两侧的第二源极和第二漏极的接触窗口；
在所述接触窗口内沉积金属材料，退火形成所述第一源极、第一漏极、第二源极和第二漏极；
通过电感耦合等离子体干法和缓冲蚀刻液湿法蚀刻所述牺牲层，形成位于所述第一源极、所述第一漏极之间的第一栅极槽和对应所述凹栅图案的第二栅极槽；
在所述第一栅极槽和所述第二栅极槽内沉积金属材料，退火形成第一栅极和第二栅极。
6.根据权利要求5所述的制备方法，其特征在于，所述栅极介质层的沉积方法为低压化学气相沉积。
7.根据权利要求5所述的制备方法，其特征在于，所述牺牲层的沉积方法为等离子体增强化学气相沉积。
8.根据权利要求5所述的制备方法，其特征在于，所述栅极介质层为SiNx，所述牺牲层为SiO2。
9.根据权利要求8所述的制备方法，其特征在于，通过电感耦合等离子体干法和缓冲蚀刻液湿法进行自终止介质蚀刻，SiO2/SiNx的蚀刻选择性为（150~250）：1。
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