CN112382631A - 基于栅极保护的级联电路及级联器件 - Google Patents
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- 238000002161 passivation Methods 0.000 claims description 75
- 229910002601 GaN Inorganic materials 0.000 claims description 56
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 46
- 230000004888 barrier function Effects 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052594 sapphire Inorganic materials 0.000 claims description 3
- 239000010980 sapphire Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
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Abstract
本发明揭示了一种基于栅极保护的级联电路及级联器件，所述级联电路包括高压耗尽型器件、低压增强型器件及低压耗尽型器件，所述高压耗尽型器件包括第一栅极、第一源极及第一漏极，低压增强型器件包括第二栅极、第二源极及第二漏极，低压耗尽型器件包括第三栅极、第三源极及第三漏极，所述第一源极与第二漏极电性连接，第一栅极与第二源极电性连接，第二栅极与第三源极和第三栅极电性连接，第一漏极作为级联电路的漏极，第二源极作为级联电路的源极，第三漏极作为级联电路的栅极。本发明能够大幅降低传统增强型器件的等效米勒电容，即使在栅极驱动电流因栅极保护单元而严重受限的情况下，仍然能够使器件满足实际应用中对器件开关速度的需求。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种基于栅极保护的级联电路及级联器件。
背景技术
氮化镓作为一种第三代宽禁带半导体材料，相比于传统材料有着优异的特性。首先，氮化镓具有3.4eV的宽能隙以及超过3MV/cm的高击穿电场。相比于硅和砷化镓，3倍以上的能隙以及10倍以上的击穿电场使基于氮化镓的电子器件的耐压更高，也更适用于大功率应用。同时，与砷化镓类似，氮化镓也具备通过异质结构形成二维电子气的能力。不同的是，在铝镓氮/氮化镓异质结构中，二维电子气可以由极化效应自然形成，不需要额外掺杂来引入载流子。这大幅减小了载流子的散射效应，使基于铝镓氮/氮化镓的电子器件能够同时实现高载流子浓度和高载流子迁移率，从而减小了器件的导通电阻并提升其开关速度。因此，基于氮化镓器件的功率产品通常体积更小，转换效率也更高。随着氮化镓材料及器件技术的不断提升和成本的不断下降，氮化镓器件将在功率应用中受到越来越广泛的青睐。
现阶段氮化镓增强型器件主要问题之一在于其栅极正向耐压的不足。由于目前商用氮化镓增强型器件均采用p型栅极技术来实现，而当p型栅极正向电压过高时，就会产生栅极正向电流导致器件损坏。包括来自EPC，GaNsystems等最早一批的国际氮化镓企业的器件在内，都只能承受不超过+7V的正向栅极电压，远远小于同类硅器件+20V以上的栅极耐压。这使得大部分现有的硅驱动器都无法直接驱动氮化镓器件，大幅增加了氮化镓在应用上的难度和成本。更重要的是，即使采用针对氮化镓器件特殊设计的驱动芯片，栅极回路中因寄生电感产生的电压扰动也可以轻易的导致栅极电压超出器件可承受的范围，从而给器件在应用中带来可靠性问题。因此，有效的栅极保护技术成为了使氮化镓器件成功应用不可缺少的一环。
传统的栅极保护技术通常采用在栅极并联齐纳二极管的方式。这种方法在应用于氮化镓功率器件时存在弊端。第一，氮化镓因缺乏实现齐纳二极管的能力，需要外接硅基齐纳二极管来实现栅极保护。这就对封装以及栅极回路中寄生电感的控制带来了挑战。另外，这种方法仍然需要配合针对氮化镓器件特殊设计的控制芯片一起来使用，增加了器件的使用难度和成本。最后，齐纳二极管的使用还会造成氮化镓器件等效栅极电容的增加，从而影响器件的动态性能。
针对传统保护技术的不足，香港科技大学提出了一种单片集成的栅极保护单元。通过在传统氮化镓增强型功率器件的栅极串联一个氮化镓耗尽型器件，限制了能够流入增强型器件栅极的最大电流。当耗尽型器件的饱和电流小于增强型器件可承受的最大栅极正向电流时，这种保护单元就可以有效的防止增强型器件因栅极电流过大而损坏。更重要的是，采用此种保护方法避免了硅基齐纳二极管的使用，并可以与传统硅基驱动电路完全兼容。然而，因其特殊的保护机理，要求功率器件的驱动电流必须小于其可承受的最大栅极正向电流，从而导致驱动能力不足，使功率器件无法应用于实际开关应用中。因此，能够减小驱动电流的不足对功率器件开关频率的影响，成为了赋予这种保护方法实用价值的关键。
因此，针对上述技术问题，有必要提供一种基于栅极保护的级联电路及级联器件。
发明内容
本发明的目的在于提供一种基于栅极保护的级联电路及级联器件，以在具备栅极保护功能的同时，降低驱动电流对器件开关速度的影响。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于栅极保护的级联电路，所述级联电路包括高压耗尽型器件、低压增强型器件及低压耗尽型器件，所述高压耗尽型器件包括第一栅极、第一源极及第一漏极，低压增强型器件包括第二栅极、第二源极及第二漏极，低压耗尽型器件包括第三栅极、第三源极及第三漏极，所述第一源极与第二漏极电性连接，第一栅极与第二源极电性连接，第二栅极与第三源极和第三栅极电性连接，第一漏极作为级联电路的漏极，第二源极作为级联电路的源极，第三漏极作为级联电路的栅极。
一实施例中，所述级联电路工作时，驱动电压施加于级联电路的栅极，驱动电压产生的驱动电流通过低压耗尽型器件的沟道对第二栅极进行充电，低压耗尽型器件工作在饱和区，当低压增强型器件的栅极正向电流等于低压耗尽型器件的饱和电流时，低压耗尽型器件的沟道关闭，驱动电压停止对第二栅极充电。
一实施例中，所述低压耗尽型器件的尺寸小于高压耗尽型器件和低压增强型器件的尺寸；和/或，低压增强型器件和低压耗尽型器件的耐压小于高压耗尽型器件的耐压；和/或，所述高压耗尽型器件为Ⅲ族氮化物高压耗尽型器件，低压增强型器件为Ⅲ族氮化物低压增强型器件，低压耗尽型器件为Ⅲ族氮化物低压耗尽型器件，优选地，所述高压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物高压耗尽型器件，低压增强型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压增强型器件，低压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压耗尽型器件。
本发明一实施例提供的技术方案如下：
一种基于栅极保护的级联器件，所述级联器件包括衬底、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极，所述外延结构包括位于衬底上的沟道层及位于沟道层上的势垒层，所述外延结构上设有增强区域及第一耗尽区域和第二耗尽区域，所述电极包括位于第一耗尽区域上的第一栅极、位于增强区域上的第二栅极、位于第二耗尽区域上的第三栅极、位于第一栅极旁侧的第一漏极、位于第一栅极和第二栅极之间的中间电极、位于第二栅极旁侧的第二源极、及位于第三栅极两侧的第三源极和第三漏极，第一栅极与第二源极电性连接，第二栅极与第三源极和第三栅极电性连接，其中，第一漏极作为级联器件的漏极，第二源极作为级联器件的源极，第三漏极作为级联器件的栅极。
一实施例中，所述钝化层包括：
第一钝化层，位于外延结构及第一漏极、中间电极、第二源极、第三源极和第三漏极上方，优选地，所述第一钝化层为氮化硅层或氧化硅层中的一种或多种的组合，厚度为20nm～250nm；
第二钝化层，位于第一钝化层上方，且第二钝化层的厚度小于第一钝化层的厚度，优选地，第二钝化层为氮化硅层、氧化铝层、氧化硅层中的一种或多种的组合，厚度为10nm～100nm；
若干第三钝化层，位于第二钝化层及第一栅极、第二栅极和第三栅极上方，优选地，第三钝化层为氮化硅层或氧化硅层中的一种或多种的组合，每层厚度为50nm～1000nm。
一实施例中，所述第一栅极为基于金属-绝缘层-半导体的栅极结构，第一耗尽区域包括贯穿全部第一钝化层或全部第二钝化层的第一凹槽，第一栅极至少部分位于第一凹槽内，且第一栅极与下方的外延结构之间设有第一钝化层和/或第二钝化层。
一实施例中，所述增强区域包括贯穿全部第一钝化层的第二凹槽及位于第二凹槽内的p型掺杂层，第二栅极位于p型掺杂层上；
或，所述第二栅极及p型掺杂层基于自对准栅极技术形成，第二栅极位于p型掺杂层正上方且第二栅极的截面形状与p型掺杂层的截面形状完全相同；
或，所述增强区域包括贯穿全部或部分势垒层的第二凹槽，第二栅极位于第二凹槽内，且第二栅极与第二凹槽之间设有第一钝化层和/或第二钝化层。
一实施例中，所述第三栅极为基于金属-绝缘层-半导体的栅极结构，第二耗尽区域包括贯穿全部第一钝化层或全部第二钝化层的第三凹槽，第三栅极至少部分位于第三凹槽内，且第三栅极与下方的外延结构之间设有第一钝化层和/或第二钝化层；
或，所述第三栅极为基于肖特基的栅极结构，第二耗尽区域包括贯穿全部第一钝化层和全部第二钝化层的第三凹槽，第三栅极至少部分位于第三凹槽内且与势垒层直接接触。
一实施例中，所述第一栅极与第二源极通过一层或多层第一金属层电性连接，第三源极与第三栅极通过一层或多层第二金属层电性连接，第二栅极与第二金属导电层通过一层或多层第三金属层电性连接；和/或，所述外延结构中在第二源极和第三源极之间设有隔离槽，以隔绝外延结构中形成的二维电子气。
一实施例中，所述衬底为硅、蓝宝石、碳化硅中的一种；和/或，所述沟道层和势垒层为Ⅲ族氮化物，优选地，沟道层为氮化镓层，势垒层为铝镓氮层；和/或，所述外延结构包括位于沟道层和衬底之间的缓冲层，优选地，所述缓冲层为氮化铝层、氮化镓层、铝镓氮层中的一种或多种的组合。
与现有技术相比，本发明具有以下优点：
本发明基于栅极保护的级联电路及级联器件能够大幅降低传统增强型器件的等效米勒电容，因此，即使在栅极驱动电流因栅极保护单元而严重受限的情况下，仍然能够使器件满足实际应用中对器件开关速度的需求；
结合栅极保护技术，可以在解决栅极正向耐压不足的问题的同时，大幅减小栅极保护技术对传统氮化镓功率器件开关速度的影响。
本发明不仅能够实现氮化镓与硅基驱动电路的完全兼容，而且具备实用价值，能够满足实际功率应用中对频率的要求，因此有助于拓展氮化镓功率器件的应用领域并降低其使用难度和成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中级联电路的示意图；
图2为本发明实施例2中级联器件的结构示意图；
图3为本发明实施例3中级联器件的结构示意图；
图4为本发明实施例4中级联器件的结构示意图；
图5为本发明实施例5中级联器件的结构示意图；
图6为本发明实施例6中级联器件的结构示意图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
实施例1：
参图1所示，本实施例中公开了一种级联电路，该级联电路包括：
高压耗尽型器件110、低压增强型器件120及低压耗尽型器件130，高压耗尽型器件110包括第一栅极1101、第一源极1102及第一漏极1103，低压增强型器件120包括第二栅极1201、第二源极1202及第二漏极1203，低压耗尽型器件130包括第三栅极1301、第三源极1302及第三漏极1303。其中，第一源极1102与第二漏极1203电性连接，第一栅极1101与第二源极1202电性连接，第二栅极1201与第三源极1302和第三栅极1301电性连接，第一漏极1103作为级联电路的漏极D，第二源极1202作为级联电路的源极S，第三漏极1303作为级联电路的栅极G。
本实施例中低压耗尽型器件130的尺寸小于高压耗尽型器件110和低压增强型器件120的尺寸；低压增强型器件120和低压耗尽型器件130的耐压小于高压耗尽型器件110的耐压。
优选地，本实施例中的高压耗尽型器件为Ⅲ族氮化物高压耗尽型器件，低压增强型器件为Ⅲ族氮化物低压增强型器件，低压耗尽型器件为Ⅲ族氮化物低压耗尽型器件。具体地，高压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物高压耗尽型器件，低压增强型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压增强型器件，低压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压耗尽型器件。
本实施例中的级联电路可以实现栅极保护并且提升开关速度。当整个级联电路导通时，驱动电压由整个级联电路的栅极G输入，驱动电压可以是与硅基驱动电路完全兼容的0V至+30V的任意电压。驱动电压产生的驱动电流通过低压耗尽型器件130的沟道对低压增强型器件120的第二栅极进行充电，低压耗尽型器件130因其第三栅极与第三源极电性相连，可认为在整个级联电路导通过程中始终工作在其饱和区。随着低压增强型器件120的栅极电压的不断升高，其栅极正向电流也不断增加。当低压增强型器件120的栅极电流持续上升，并最终等于低压耗尽型器件130的饱和电流时，驱动电压将不再对低压增强型器件120的第二栅极继续充电。同时，低压增强型器件120的栅极电压也将不再增加。为确保低压增强型器件120的栅极正向电流或栅极电压不超过其可承受的最大值，导致器件损坏，低压耗尽型器件130的饱和电流应不能大于低压增强型器件120所能接受的最大栅极正向电流(通常小于1mA)，即低压耗尽型器件130的饱和电流为指定的栅极保护电流。
由此可见，整个级联电路的驱动能力将受限于指定的栅极保护电流(通常小于1mA)，远远小于传统功率器件所需要的驱动电流。本发明采用高压耗尽型器件和低压增强型器件所组成的级联结构解决了驱动能力对功率器件开关速度的影响。得益于级联结构的特殊性，低压增强型器件的栅漏电容(米勒电容)不受高电压的影响(例如650V)，因此其开关过程中所需的等效电量大幅降低。与此同时，高压耗尽型器件的栅漏电容(米勒电容)虽受高电压的影响，但其充放电的路径通过级联结构旁路至整个级联电路的源极，不受驱动电路的影响。由此，通过采用级联结构作为功率器件，配合栅极保护技术，整个级联电路相比于传统氮化镓功率器件方案，在具备栅极保护功能的同时，大幅降低了驱动电流对器件开关速度的影响，使器件能够满足实际应用中对开关速度的要求。
实施例2：
参图2所示，本实施例中公开了一种级联器件，该级联器件中主要包括高压耗尽型器件110、低压增强型器件120及低压耗尽型器件130。
具体地，该级联器件包括衬底210、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极。
其中，外延结构包括位于衬底210上的沟道层230及位于沟道层230上的势垒层240，优选地，本实施例中的外延结构还包括位于沟道层230和衬底210之间的缓冲层220。
具体地，衬底210为硅、蓝宝石、碳化硅等中的一种；缓冲层220为氮化铝层、氮化镓层、铝镓氮层等中的一种或多种的组合；沟道层230和势垒层230为Ⅲ族氮化物，优选地，沟道层为氮化镓层，势垒层为铝镓氮层。
本实施例中的钝化层包括：
第一钝化层251，位于外延结构及第一漏极261、中间电极262、第二源极263、第三源极254和第三漏极265上方，优选地，第一钝化层为氮化硅层或氧化硅层中的一种或多种的组合，厚度为20nm～250nm；
第二钝化层252，位于第一钝化层251上方，且第二钝化层252的厚度小于第一钝化层251的厚度，优选地，第二钝化层为氮化硅层、氧化铝层、氧化硅层中的一种或多种的组合，厚度为10nm～100nm；
若干第三钝化层253，位于第二钝化层252及第一栅极271、第二栅极272和第三栅极273上方，优选地，第三钝化层为氮化硅层或氧化硅层中的一种或多种的组合，每层厚度为50nm～1000nm，本实施例中以一层第三钝化层为例进行说明。
本实施例中的外延结构上设有增强区域及第一耗尽区域和第二耗尽区域，电极包括位于第一耗尽区域上的第一栅极271、位于增强区域上的第二栅极272、位于第二耗尽区域上的第三栅极273、位于第一栅极271旁侧的第一漏极261、位于第一栅极271和第二栅极272之间的中间电极262、位于第二栅极272旁侧的第二源极263、及位于第三栅极273两侧的第三源极264和第三漏极265，另外，第一栅极271与第二源极263电性连接，第二栅极272与第三源极264和第三栅极265电性连接。
本实施例中高压耗尽型器件110的栅极、源极和漏极分别为第一栅极271、中间电极262和第一漏极261，低压增强型器件120的栅极、源极和漏极分别为第二栅极272、第二源极263和中间电极262，低压耗尽型器件130的栅极、源极和漏极分别为第三栅极273、第三源极264和第三漏极265。另外，第一漏极261作为整个级联器件的漏极D，第二源极263作为整个级联器件的源极S，第三漏极265作为整个级联器件的栅极G。
本实施例中，中间电极262既作为高压耗尽型器件110的源极，又作为低压增强型器件120的漏极，在其他实施例中，高压耗尽型器件110的源极和低压增强型器件120的漏极也可以单独设置，并通过金属层电性导通，同样可以实现相同的技术效果。
高压耗尽型器件110的漏极(第一漏极261)和源极(中间电极262)可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti/Al/Ni/Au等基于Au的金属化结构，第一栅极271可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti(Ni)/Au等基于Au的金属化结构。
高压耗尽型器件110的第一栅极为基于金属-绝缘层-半导体的栅极结构，第一耗尽区域包括贯穿全部第一钝化层251的第一凹槽(未图示)，第一栅极271部分位于第一凹槽内，且第一栅极271与第一凹槽之间填充有第二钝化层252。第一栅极271由基于金属-绝缘层-半导体的结构来实现耗尽型工作模式。
低压增强型器件120的漏极(中间电极262)和源极(第二源极263)可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti/Al/Ni/Au等基于Au的金属化结构，第一栅极271可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti(Ni)/Au等基于Au的金属化结构。
低压增强型器件120中，增强区域包括贯穿全部第一钝化层251的第二凹槽(未标号)及位于第二凹槽内的p型掺杂层2721，第二栅极位于p型掺杂层上，p型掺杂层为p型氮化镓层或者p型铝镓氮层。第二栅极由传统的p型掺杂结构来实现增强型工作模式。
低压耗尽型器件130的漏极(第三漏极265)和源极(第三源极264)可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti/Al/Ni/Au等基于Au的金属化结构，第三栅极273可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti(Ni)/Au等基于Au的金属化结构。
低压耗尽型器件130的第三栅极为基于金属-绝缘层-半导体的栅极结构，第二耗尽区域包括贯穿全部第一钝化层251的第三凹槽(未图示)，第三栅极273部分位于第三凹槽内，且第三栅极273与第三凹槽之间填充有第二钝化层252。第三栅极273由基于金属-绝缘层-半导体的结构来实现耗尽型工作模式。
另外，高压耗尽型器件110的第一栅极271通过一层或多层第一金属层281于器件外部与低压增强型器件120的第二源极263相连接。第一金属层281可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti(Ni)/Au等基于Au的金属化结构。
同时，低压耗尽型器件130的第三栅极273和第三源极264通过一层或多层第二金属层283电性连接，并于器件外部与低压增强型器件120的第二栅极272电性连接。第二金属层282可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti(Ni)/Au等基于Au的金属化结构。
另外，本实施例的外延结构中在第二源极263和第三源极264之间设有隔离槽290，以隔绝外延结构中形成的二维电子气。
本实施例中级联器件的等效电路图与实施例1中的级联电路完全相同，具体的工作原理此处不再进行赘述。
实施例3：
参图3所示，本实施例中的级联器件与实施例2中的级联结构类似，不同之处在于高压耗尽型器件110和低压耗尽型器件130。
本实施例的高压耗尽型器件110中，第一栅极271由基于金属-绝缘层-半导体的结构来实现耗尽型工作模式，第一耗尽区域包括贯穿全部第二钝化层252的第一凹槽(未图示)，第一栅极271部分位于第一凹槽内，第一栅极271与势垒层240之间形成有第一介质层251，第一介质层251作为金属-绝缘层-半导体的结构中的绝缘层。
本实施例的低压耗尽型器件130中，第三栅极273由基于金属-绝缘层-半导体的结构来实现耗尽型工作模式，第二耗尽区域包括贯穿全部第二钝化层252的第三凹槽(未图示)，第三栅极273部分位于第三凹槽内，第三栅极273与势垒层240之间形成有第一介质层251，第一介质层251作为金属-绝缘层-半导体的结构中的绝缘层。
实施例4：
参图4所示，本实施例中的级联器件与实施例2中的级联结构类似，不同之处在于低压增强型器件120。
本实施例的低压增强型器件120中，第二栅极272及p型掺杂层2721基于自对准栅极技术形成，第二栅极272位于p型掺杂层2721正上方且第二栅极272的截面形状与p型掺杂层2721的截面形状完全相同。p型掺杂层为p型氮化镓层或者p型铝镓氮层。
实施例5：
参图5所示，本实施例中的级联器件与实施例2中的级联结构类似，不同之处在于低压增强型器件120。
本实施例的低压增强型器件120中，增强区域包括贯穿全部势垒层240的第二凹槽，第二栅极272位于第二凹槽内，且第二栅极272与第二凹槽之间设有第二钝化层252，低压增强型器件120由基于去除势垒层的金属-绝缘层-半导体的结构来实现增强型工作模式。
当然，在其他实施例中也可以去除部分势垒层的金属-绝缘层-半导体结构来实现增强型工作模式，此处不再详细进行赘述。
实施例6：
参图6所示，本实施例中的级联器件与实施例2中的级联结构类似，不同之处在于低压耗尽型器件130。
本实施例的低压耗尽型器件130中，第三栅极273为基于肖特基的栅极结构，第二耗尽区域包括贯穿全部第一钝化层251和全部第二钝化层252的第三凹槽，第三栅极273至少部分位于第三凹槽内且与势垒层240直接接触。
应当理解的是，上述实施例2-6中的结构仅仅为具体的级联器件结构，在其他实施例中可以变换具体结构，凡是等效电路为实施例1中级联电路的技术方案均属于本发明所保护的范围。
另外，本发明中高压耗尽型器件110和低压增强型器件120组成了集成的氮化镓级联结构，低压耗尽型器件130可以为与高压耗尽型器件110和低压增强型器件120单片集成的氮化镓耗尽型器件，也可以为独立的氮化镓耗尽型器件，也可以是独立的非氮化镓耗尽型器件，此处不再一一举例进行赘述。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明基于栅极保护的级联电路及级联器件能够大幅降低传统增强型器件的等效米勒电容，因此，即使在栅极驱动电流因栅极保护单元而严重受限的情况下，仍然能够使器件满足实际应用中对器件开关速度的需求；
结合栅极保护技术，可以在解决栅极正向耐压不足的问题的同时，大幅减小栅极保护技术对传统氮化镓功率器件开关速度的影响。
本发明不仅能够实现氮化镓与硅基驱动电路的完全兼容，而且具备实用价值，能够满足实际功率应用中对频率的要求，因此有助于拓展氮化镓功率器件的应用领域并降低其使用难度和成本。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (10)
1.一种基于栅极保护的级联电路，其特征在于，所述级联电路包括高压耗尽型器件、低压增强型器件及低压耗尽型器件，所述高压耗尽型器件包括第一栅极、第一源极及第一漏极，低压增强型器件包括第二栅极、第二源极及第二漏极，低压耗尽型器件包括第三栅极、第三源极及第三漏极，所述第一源极与第二漏极电性连接，第一栅极与第二源极电性连接，第二栅极与第三源极和第三栅极电性连接，第一漏极作为级联电路的漏极，第二源极作为级联电路的源极，第三漏极作为级联电路的栅极。
2.根据权利要求1所述的基于栅极保护的级联电路，其特征在于，所述级联电路工作时，驱动电压施加于级联电路的栅极，驱动电压产生的驱动电流通过低压耗尽型器件的沟道对第二栅极进行充电，低压耗尽型器件工作在饱和区，当低压增强型器件的栅极正向电流等于低压耗尽型器件的饱和电流时，低压耗尽型器件的沟道关闭，驱动电压停止对第二栅极充电。
3.根据权利要求1所述的基于栅极保护的级联电路，其特征在于，所述低压耗尽型器件的尺寸小于高压耗尽型器件和低压增强型器件的尺寸；和/或，低压增强型器件和低压耗尽型器件的耐压小于高压耗尽型器件的耐压；和/或，所述高压耗尽型器件为Ⅲ族氮化物高压耗尽型器件，低压增强型器件为Ⅲ族氮化物低压增强型器件，低压耗尽型器件为Ⅲ族氮化物低压耗尽型器件，优选地，所述高压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物高压耗尽型器件，低压增强型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压增强型器件，低压耗尽型器件为基于氮化镓/铝镓氮异质结的Ⅲ族氮化物低压耗尽型器件。
4.一种基于栅极保护的级联器件，其特征在于，所述级联器件包括衬底、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极，所述外延结构包括位于衬底上的沟道层及位于沟道层上的势垒层，所述外延结构上设有增强区域及第一耗尽区域和第二耗尽区域，所述电极包括位于第一耗尽区域上的第一栅极、位于增强区域上的第二栅极、位于第二耗尽区域上的第三栅极、位于第一栅极旁侧的第一漏极、位于第一栅极和第二栅极之间的中间电极、位于第二栅极旁侧的第二源极、及位于第三栅极两侧的第三源极和第三漏极，第一栅极与第二源极电性连接，第二栅极与第三源极和第三栅极电性连接，其中，第一漏极作为级联器件的漏极，第二源极作为级联器件的源极，第三漏极作为级联器件的栅极。
5.根据权利要求4所述的基于栅极保护的级联器件，其特征在于，所述钝化层包括：
第一钝化层，位于外延结构及第一漏极、中间电极、第二源极、第三源极和第三漏极上方，优选地，所述第一钝化层为氮化硅层或氧化硅层中的一种或多种的组合，厚度为20nm～250nm；
第二钝化层，位于第一钝化层上方，且第二钝化层的厚度小于第一钝化层的厚度，优选地，第二钝化层为氮化硅层、氧化铝层、氧化硅层中的一种或多种的组合，厚度为10nm～100nm；
若干第三钝化层，位于第二钝化层及第一栅极、第二栅极和第三栅极上方，优选地，第三钝化层为氮化硅层或氧化硅层中的一种或多种的组合，每层厚度为50nm～1000nm。
6.根据权利要求5所述的基于栅极保护的级联器件，其特征在于，所述第一栅极为基于金属-绝缘层-半导体的栅极结构，第一耗尽区域包括贯穿全部第一钝化层或全部第二钝化层的第一凹槽，第一栅极至少部分位于第一凹槽内，且第一栅极与下方的外延结构之间设有第一钝化层和/或第二钝化层。
7.根据权利要求5所述的基于栅极保护的级联器件，其特征在于，所述增强区域包括贯穿全部第一钝化层的第二凹槽及位于第二凹槽内的p型掺杂层，第二栅极位于p型掺杂层上；
或，所述第二栅极及p型掺杂层基于自对准栅极技术形成，第二栅极位于p型掺杂层正上方且第二栅极的截面形状与p型掺杂层的截面形状完全相同；
或，所述增强区域包括贯穿全部或部分势垒层的第二凹槽，第二栅极位于第二凹槽内，且第二栅极与第二凹槽之间设有第一钝化层和/或第二钝化层。
8.根据权利要求5所述的基于栅极保护的级联器件，其特征在于，所述第三栅极为基于金属-绝缘层-半导体的栅极结构，第二耗尽区域包括贯穿全部第一钝化层或全部第二钝化层的第三凹槽，第三栅极至少部分位于第三凹槽内，且第三栅极与下方的外延结构之间设有第一钝化层和/或第二钝化层；
或，所述第三栅极为基于肖特基的栅极结构，第二耗尽区域包括贯穿全部第一钝化层和全部第二钝化层的第三凹槽，第三栅极至少部分位于第三凹槽内且与势垒层直接接触。
9.根据权利要求4所述的基于栅极保护的级联器件，其特征在于，所述第一栅极与第二源极通过一层或多层第一金属层电性连接，第三源极与第三栅极通过一层或多层第二金属层电性连接，第二栅极与第二金属导电层通过一层或多层第三金属层电性连接；和/或，所述外延结构中在第二源极和第三源极之间设有隔离槽，以隔绝外延结构中形成的二维电子气。
10.根据权利要求4所述的基于栅极保护的级联器件，其特征在于，所述衬底为硅、蓝宝石、碳化硅中的一种；和/或，所述沟道层和势垒层为Ⅲ族氮化物，优选地，沟道层为氮化镓层，势垒层为铝镓氮层；和/或，所述外延结构包括位于沟道层和衬底之间的缓冲层，优选地，所述缓冲层为氮化铝层、氮化镓层、铝镓氮层中的一种或多种的组合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011265289.1A CN112382631B (zh) | 2020-11-12 | 2020-11-12 | 基于栅极保护的级联电路及级联器件 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112382631A true CN112382631A (zh) | 2021-02-19 |
| CN112382631B CN112382631B (zh) | 2022-04-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011265289.1A Active CN112382631B (zh) | 2020-11-12 | 2020-11-12 | 基于栅极保护的级联电路及级联器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112382631B (zh) |
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|---|---|---|---|---|
| CN114038909A (zh) * | 2021-10-22 | 2022-02-11 | 北京大学深圳研究生院 | 增强型氮化镓功率器件及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140225161A1 (en) * | 2011-11-18 | 2014-08-14 | Panasonic Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US9160326B2 (en) * | 2012-07-10 | 2015-10-13 | The Hong Kong University Of Science And Technology | Gate protected semiconductor devices |
| CN110491933A (zh) * | 2019-08-26 | 2019-11-22 | 黄山学院 | 低寄生电感高可靠级联增强型GaN HEMT器件 |
| CN111430347A (zh) * | 2020-06-11 | 2020-07-17 | 嘉兴景焱智能装备技术有限公司 | 氮化镓栅极级联单元及其集成的半导体结构 |
| CN111916449A (zh) * | 2020-09-07 | 2020-11-10 | 苏州英嘉通半导体有限公司 | 级联器件 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140225161A1 (en) * | 2011-11-18 | 2014-08-14 | Panasonic Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US9160326B2 (en) * | 2012-07-10 | 2015-10-13 | The Hong Kong University Of Science And Technology | Gate protected semiconductor devices |
| CN110491933A (zh) * | 2019-08-26 | 2019-11-22 | 黄山学院 | 低寄生电感高可靠级联增强型GaN HEMT器件 |
| CN111430347A (zh) * | 2020-06-11 | 2020-07-17 | 嘉兴景焱智能装备技术有限公司 | 氮化镓栅极级联单元及其集成的半导体结构 |
| CN111916449A (zh) * | 2020-09-07 | 2020-11-10 | 苏州英嘉通半导体有限公司 | 级联器件 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN114038909B (zh) * | 2021-10-22 | 2024-05-17 | 北京大学深圳研究生院 | 增强型氮化镓功率器件及其制备方法 |
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| SE01 | Entry into force of request for substantive examination | ||
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