CN111916449A - 级联器件 - Google Patents
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- 238000002161 passivation Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 10
- 229910002601 GaN Inorganic materials 0.000 claims description 40
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 18
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052594 sapphire Inorganic materials 0.000 claims description 3
- 239000010980 sapphire Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 abstract description 5
- 230000003993 interaction Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 13
- 230000008901 benefit Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Physics & Mathematics (AREA)
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Abstract
本发明揭示了一种级联器件，所述级联器件包括衬底、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极，所述外延结构包括位于衬底上的沟道层及位于沟道层上的势垒层，所述外延结构上设有增强区域及耗尽区域，所述电极包括位于外延结构上的源极、漏极、中间电极、第一栅极、第二栅极，第二栅极与源极电性连接，所述源极、漏极、第一栅极分别作为级联器件的源极、漏极和栅极。本发明通过在级联器件中引入中间电极，有效地分离了级联器件中低压增强型部分与高压耗尽型部分的相互作用；抑制了低压部分栅极因干法刻蚀而导致的栅极漏电流增大的问题，提升了器件的整体耐压，使其能够适用于高压应用场景。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种级联器件。
背景技术
氮化铝镓/氮化镓高电子迁移率晶体管因其优秀的功率开关特性，逐渐在不同的应用场景中受到到关注。2018年，Anker公司发布了首款基于氮化镓功率器件的快充产品，拉开了氮化镓功率器件在消费类电子产品中应用的序幕。基于氮化镓功率器件的快充方案相比于传统硅基方案，体积更小，功率更高，效率更高，发热量也更低。这些特点都得益于氮化镓器件较低的导通电阻和寄生电容。然而，现阶段的商用氮化镓功率器件因出于器件可靠性的考虑，存在过量设计，并没有完全发挥出其材料的优势。
传统的氮化镓功率器件依靠p型栅极技术来实现增强型工作模式。在实现p型栅极的工序中，通常采用两步法：首先利用干法刻蚀或选择性生长来定义栅极区域的p型氮化镓或氮化铝镓部分；之后通过第二步掩模光刻再定义栅极金属区域。这种方法给器件和工艺带来多种问题：首先，分两步的掩模光刻工序要求过量设计栅极区域的p型氮化镓或氮化铝镓，即p型氮化镓或氮化铝镓线宽需大于栅极金属线宽，这就导致了器件导通电阻以及栅极电容的增大；其次，第二步栅极金属的刻蚀开孔过程中，会对栅极区域的p型氮化镓表面造成损伤，可能会造成器件栅极漏电流的增加或给器件带来可靠性问题；最后，从工艺的角度，两步掩模光刻工序会对光刻的精度带来挑战，同时增加工艺的成本。
针对以上问题，美国EPC公司提出一种基于自对准栅极技术的氮化镓增强型器件，与传统的两步法不同的是，该技术首先在整个器件外延上镀上栅极金属，之后通过刻蚀，一步定义栅极金属以及其下层的p型氮化镓或氮化铝镓，从而实现p型氮化镓或氮化铝镓与栅极金属的自对准。这种工艺技术可以有效的减小器件栅宽，最大化基于p型栅极技术的氮化镓增强型器件的优势；同时，也因为工艺步骤的减少，节省了工艺成本。然而，由于在栅极金属及p型氮化镓或氮化铝镓定义的过程中仍需用到干法刻蚀工艺，器件的栅极，尤其是靠漏极侧，仍会受到无法避免的刻蚀损伤。相比于传统基于两步法的p型栅极技术的器件，基于自对准技术的器件栅极金属直接接触p型氮化镓或氮化铝镓刻蚀损伤的边缘，因此栅极漏电流也大于传统器件。也正因如此，在实际应用中，基于自对准栅极技术的氮化镓增强型器件无法适用于高压(650V)应用。
因此，针对上述技术问题，有必要提供一种级联器件。
发明内容
本发明的目的在于提供一种级联器件，以提升基于自对准栅极技术的氮化镓增强型器件的整体耐压，实现器件在高压应用场景下的使用。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种级联器件，所述级联器件包括衬底、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极，所述外延结构包括位于衬底上的沟道层及位于沟道层上的势垒层，所述外延结构上设有增强区域及耗尽区域，所述电极包括位于外延结构上的源极、漏极、位于源极和漏极之间且位于增强区域和耗尽区域之间的中间电极、位于增强区域上且位于源极和中间电极之间的第一栅极、及位于耗尽区域上且位于中间电极和漏极之间的第二栅极，第二栅极与源极电性连接，所述源极、漏极、第一栅极分别作为级联器件的源极、漏极和栅极。
一实施例中，所述钝化层包括：
第一钝化层，位于外延结构及源极、漏极和中间电极上方；
第二钝化层，位于第一钝化层上方，且第二钝化层的厚度小于第一钝化层的厚度；
若干第三钝化层，位于第二钝化层及第一栅极和第二栅极上方。
一实施例中，所述第一钝化层为氮化硅层或氧化硅层中的一种或多种的组合，厚度为50nm～250nm；第二钝化层为氮化硅层、氧化铝层、氧化硅层中的一种或多种的组合，厚度为10nm～100nm；第三钝化层为氮化硅层或氧化硅层中的一种或多种的组合，每层厚度为50nm～1000nm。
一实施例中，所述增强区域包括贯穿全部第一钝化层的第一凹槽及位于第一凹槽内的p型掺杂层，第一栅极位于p型掺杂层上；所述耗尽区域包括贯穿全部第一钝化层的第二凹槽，第二栅极与第二凹槽之间填充有第二钝化层。
一实施例中，所述第一栅极及p型掺杂层基于自对准栅极技术形成，第一栅极位于p型掺杂层正上方且第一栅极的截面形状与p型掺杂层的截面形状完全相同。
一实施例中，所述p型掺杂层为p型氮化镓层或p型铝镓氮层。
一实施例中，所述级联器件还包括与第一栅极和级联器件的源极电性连接的一层或多层金属连接层。
一实施例中，所述衬底为硅、蓝宝石、碳化硅中的一种或多种的组合；所述沟道层和势垒层为Ⅲ族氮化物。
一实施例中，所述沟道层为氮化镓层，势垒层为铝镓氮层。
一实施例中，所述外延结构还包括位于沟道层和衬底之间的缓冲层，所述缓冲层为氮化铝层、氮化镓层、铝镓氮层中的一种或多种的组合。
与现有技术相比，本发明具有以下优点：
本发明通过在级联器件中引入中间电极，有效地分离了级联器件中低压增强型部分与高压耗尽型部分的相互作用；
结合级联器件的自身特点，通过耗尽型部分对增强型部分的屏蔽与保护，使增强型部分不会受到高电压的影响，从而抑制了低压部分栅极因干法刻蚀而导致的栅极漏电流增大的问题，提升了器件的整体耐压，使其能够适用于高压应用场景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一具体实施例中级联器件的结构示意图；
图2为本发明一具体实施例中级联器件的等效电路图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
参图1所示，本发明一具体实施例中的级联器件，该级联器件中主要包括单片集成的低压增强型器件110和高压耗尽型器件120。
具体地，该级联器件包括衬底210、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极。
其中，外延结构包括位于衬底210上的沟道层230及位于沟道层230上的势垒层240，优选地，本实施例中的外延结构还包括位于沟道层230和衬底210之间的缓冲层220。
具体地，衬底210为硅、蓝宝石、碳化硅等中的一种或多种的组合；缓冲层220为氮化铝层、氮化镓层、铝镓氮层等中的一种或多种的组合；沟道层230和势垒层230为Ⅲ族氮化物，优选地，沟道层为氮化镓层，势垒层为铝镓氮层。
本实施例中的钝化层包括：
第一钝化层251，位于外延结构及源极、漏极和中间电极上方，优选地，第一钝化层为氮化硅层或氧化硅层等中的一种或多种的组合，厚度为50nm～250nm；
第二钝化层252，位于第一钝化层上方，且第二钝化层的厚度小于第一钝化层的厚度，优选地，第二钝化层为氮化硅层、氧化铝层、氧化硅层等中的一种或多种的组合，厚度为10nm～100nm；
若干第三钝化层253，位于第二钝化层及第一栅极和第二栅极上方，优选地，第三钝化层为氮化硅层或氧化硅层等中的一种或多种的组合，每层厚度为50nm～1000nm，本实施例中以一层第三钝化层为例进行说明。
本实施例中的外延结构上设有增强区域及耗尽区域，电极包括位于外延结构上的源极261、漏极262和中间电极264、位于增强区域上且位于源极和中间电极之间的第一栅极263、及位于耗尽区域上且位于中间电极和漏极之间的第二栅极265，第二栅极265与源极261电性连接。
本实施例中低压增强型器件110的源极、漏极和栅极分别为源极261、中间电极264和第一栅极263，高压耗尽型器件120的源极、漏极和栅极分别为中间电极264、漏极262和第二栅极265。整个级联器件的源极S、漏极D和栅极G分别为源极261、漏极262、第一栅极263。
本实施例中，中间电极264既作为低压增强型器件110的漏极，又作为高压耗尽型器件120的源极。
低压增强型器件的漏极和源极可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti/Al/Ni/Au等基于Au的金属化结构；栅极可以为TiN/Al/TiN等不含Au的金属化结构，或为Ti(Ni)/Au等基于Au的金属化结构。
低压增强型器件中的增强区域包括贯穿全部第一钝化层251的第一凹槽(未标号)及位于第一凹槽内的p型掺杂层270，p型掺杂层为p型氮化镓层或p型铝镓氮层，第一栅极263与p型掺杂层270接触设置，第一栅极为由基于p型氮化镓或p型铝镓氮的结构来实现增强型工作模式。
本实施例中的低压部分为基于自对准栅极技术的氮化镓增强型器件，第一栅极及p型掺杂层基于自对准栅极技术形成，第一栅极位于p型掺杂层正上方且第一栅极的截面形状与p型掺杂层的截面形状完全相同。
高压耗尽型器件的漏极和源极可以为Ti/Al/TiN等不含Au的金属化结构，或者为Ti/Al/Ni/Au等基于Au的金属化结构；栅极金属可以为TiN/Al/TiN等不含Au的金属化结构，或为Ti(Ni)/Au等基于Au的金属化结构。
高压耗尽型器件中的耗尽区域包括贯穿全部第一钝化层251的第二凹槽(未标号)，第二栅极与第二凹槽之间填充有第二钝化层252，栅极可以由基于金属-绝缘层-半导体的结构来实现耗尽型工作模式，其中的介质层为第二层钝化层，材料为氮化硅、氧化铝或氧化硅等，厚度为10nm～100nm。
本实施例中高压耗尽型器的第二栅极265通过一层或多层金属连接层2651与低压增强型器件的源极261电性连接。其中金属连接层可以为Ti/Al/TiN等不含Au的金属化结构，或为Ti(Ni)/Au等基于Au的金属化结构。另外，高压耗尽型器件还可以包含一层或多层源场板，由一层或多层金属连接层作为场板金属。
参图2所示为本实施例中级联器件的等效电路图，其包括：
低压增强型器件110及高压耗尽型器件120，低压增强型器件110包括第一栅极1101、第一源极1102及第一漏极1103，高压耗尽型器件120包括第二栅极1201、第二源极1202及第二漏极1203，且低压耗尽型器件110的第一漏极1103与高压耗尽型器件120的第二源极1202电性连接，作为级联电路的中间电极A(即图1中264)，低压增强型器件110的第一源极1102与高压耗尽型器120的第二栅极1201电性连接，作为级联电路的源极S，低压增强型器件120的第一栅极1101作为级联电路的栅极G，高压耗尽型器件120的第二漏极1203作为级联电路的漏极D。
现有技术中基于自对准栅极技术的氮化镓增强型器件因无法避免的刻蚀损伤等工艺原因，很难在高压(650V级)应用中使用。本发明结合经典的级联结构，通过单片集成高压耗尽型器件来实现对基于自对准栅极技术的增强型器件的保护，降低后者的耐压要求。
不仅如此，对比传统单片集成的双栅极结构，本发明在低压增强型器件和高压耗尽型器件的两个栅极之间引入了额外的中间电极，共同作为低压增强型器件的漏极及高压耗尽型器件的源极。中间电极的引入可以有效的隔离低压增强型器件和高压耗尽型器件之间的相互作用，优化了在传统双栅极结构中两个栅极之间的电场分布，进一步提升了级联器件的稳定性。
通过以上结构，本发明中的级联器件只需要具备小于30V的耐压，整个器件便可以在高压(650V)应用中正常工作，大幅降低了刻蚀损伤等工艺问题对基于自对准栅极技术器件的影响。该结构也可以完全发挥自对准栅极技术的优势，对比传统氮化镓增强型器件和双栅极结构，实现更小的寄生电容和更高的开关速度。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明通过在级联器件中引入中间电极，有效地分离了级联器件中低压增强型部分与高压耗尽型部分的相互作用；
结合级联器件的自身特点，通过耗尽型部分对增强型部分的屏蔽与保护，使增强型部分不会受到高电压的影响，从而抑制了低压部分栅极因干法刻蚀而导致的栅极漏电流增大的问题，提升了器件的整体耐压，使其能够适用于高压应用场景。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (10)
1.一种级联器件，其特征在于，所述级联器件包括衬底、位于衬底上的外延结构、位于外延结构上的若干钝化层及若干电极，所述外延结构包括位于衬底上的沟道层及位于沟道层上的势垒层，所述外延结构上设有增强区域及耗尽区域，所述电极包括位于外延结构上的源极、漏极、位于源极和漏极之间且位于增强区域和耗尽区域之间的中间电极、位于增强区域上且位于源极和中间电极之间的第一栅极、及位于耗尽区域上且位于中间电极和漏极之间的第二栅极，第二栅极与源极电性连接，所述源极、漏极、第一栅极分别作为级联器件的源极、漏极和栅极。
2.根据权利要求1所述的级联器件，其特征在于，所述钝化层包括：
第一钝化层，位于外延结构及源极、漏极和中间电极上方；
第二钝化层，位于第一钝化层上方，且第二钝化层的厚度小于第一钝化层的厚度；
若干第三钝化层，位于第二钝化层及第一栅极和第二栅极上方。
3.根据权利要求2所述的级联器件，其特征在于，所述第一钝化层为氮化硅层或氧化硅层中的一种或多种的组合，厚度为50nm～250nm；第二钝化层为氮化硅层、氧化铝层、氧化硅层中的一种或多种的组合，厚度为10nm～100nm；第三钝化层为氮化硅层或氧化硅层中的一种或多种的组合，每层厚度为50nm～1000nm。
4.根据权利要求2所述的级联器件，其特征在于，所述增强区域包括贯穿全部第一钝化层的第一凹槽及位于第一凹槽内的p型掺杂层，第一栅极位于p型掺杂层上；所述耗尽区域包括贯穿全部第一钝化层的第二凹槽，第二栅极与第二凹槽之间填充有第二钝化层。
5.根据权利要求4所述的级联器件，其特征在于，所述第一栅极及p型掺杂层基于自对准栅极技术形成，第一栅极位于p型掺杂层正上方且第一栅极的截面形状与p型掺杂层的截面形状完全相同。
6.根据权利要求4所述的级联器件，其特征在于，所述p型掺杂层为p型氮化镓层或p型铝镓氮层。
7.根据权利要求1所述的级联器件，其特征在于，所述级联器件还包括与第一栅极和级联器件的源极电性连接的一层或多层金属连接层。
8.根据权利要求1所述的级联器件，其特征在于，所述衬底为硅、蓝宝石、碳化硅中的一种或多种的组合；所述沟道层和势垒层为Ⅲ族氮化物。
9.根据权利要求8所述的级联器件，其特征在于，所述沟道层为氮化镓层，势垒层为铝镓氮层。
10.根据权利要求1所述的级联器件，其特征在于，所述外延结构还包括位于沟道层和衬底之间的缓冲层，所述缓冲层为氮化铝层、氮化镓层、铝镓氮层中的一种或多种的组合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN111916449A true CN111916449A (zh) | 2020-11-10 |
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ID=73266614
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Country Status (1)
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