CN102646720B - 常关半导体开关和常关jfet - Google Patents

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Abstract

提供一种常关半导体开关和常关JFET。该常关JFET包括第一导电类型的沟道区域、邻接沟道区域的第二导电类型的浮置半导体区域以及邻接浮置半导体区域的第一导电类型的接触区域。该浮置半导体区域布置在接触区域和沟道区域之间。

Description

常关半导体开关和常关JFET
技术领域
本发明一般涉及常关半导体开关，尤其涉及宽带隙场效应半导体开关，且更具体而言涉及常关JFET（结型场效应晶体管）。
背景技术
诸如计算机技术、移动通信技术、转换电学能量和驱动电马达或电机器之类的汽车、消费和工业应用中的现代器件的很多功能依赖于场效应半导体器件。
例如功率变换器和马达驱动器的能量效率取决于典型使用的功率半导体器件的性能，尤其是导通电阻（Ron）。再者，由于安全原因，常关操作的半导体器件通常是希望的。因为不需要静态驱动功率，常关操作还可以减小半导体器件的整体功耗。
对于具有高于约200V的操作电压的硅DMOS（双扩散金属氧化物半导体）晶体管，导通电阻主要由漂移区域的电阻决定。然而这些晶体管的漂移区域的掺杂浓度受限以确保足够高的阻断能力。
诸如SiC的宽带隙半导体材料具有比低带隙半导体材料高的击穿场。因此，宽带隙半导体器件的漂移区域的电阻可以减小。然而，由于靠近SiC和广泛使用的栅极氧化物SiO2（二氧化硅）之间的界面的低电荷载流子迁移率，迄今为止实现的SiC（碳化硅）常关操作功率MOSFET（金属氧化物半导体场效应晶体管）典型地具有相对高的导通电阻。再者，当用作SiC上的栅极氧化物时，SiO2的长期稳定性和缺陷密度通常是不令人满意的。
发明内容
根据一个实施例，提供一种常关JFET。常关JFET包括第一导电类型的沟道区域、邻接沟道区域的第二导电类型的浮置半导体区域以及邻接浮置半导体区域的第一导电类型的接触区域。浮置半导体区域布置在接触区域和沟道区域之间。
根据一个实施例，提供一种具有半导体本体的常关半导体开关。半导体本体包括第一导电类型的沟道区域、与沟道区域形成第一pn结的第二导电类型的浮置半导体区域以及与浮置半导体区域形成第二pn结的第一导电类型的接触区域。浮置半导体区域布置在接触区域和沟道区域之间。常关半导体开关还包括与接触区域欧姆接触的栅极金属化。
根据一个实施例，提供一种常关JFET。常关JFET包括第一导电类型的沟道区域和邻接沟道区域的第二导电类型的栅极区域。常关JFET还包括栅极金属化以及在栅极金属化和栅极区域之间形成的电容器。栅极区域能够是浮置栅极区域。
根据一个实施例，提供一种具有半导体本体的常关半导体开关。半导体本体包括第一导电类型的沟道区域以及能够是浮置栅极区域的第二导电类型的栅极区域。栅极区域与沟道区域形成第一pn结。第一pn结具有第一耗尽电容。常关半导体开关还包括栅极金属化以及在栅极金属化和栅极区域之间形成的电容器。电容器具有高于第一耗尽电容的电容。
根据一个实施例，提供一种常关JFET。常关JFET包括第一导电类型的沟道区域以及与沟道区域形成第一pn结的第二导电类型的栅极区域。栅极区域能够是浮置栅极区域。第一pn结具有第一耗尽电容。常关JFET还包括与沟道区域欧姆接触的源电极、与沟道区域欧姆接触的漏电极、栅极金属化以及电容元件。电容元件连接栅极金属化和栅极区域且具有比第一耗尽电容大的电容。
根据一个实施例，提供一种常关宽带隙JFET。常关宽带隙JFET包括第一导电类型的沟道区域以及与沟道区域形成第一pn结的第二导电类型的电荷存储栅极区域。常关JFET配置为在栅极区域中存储栅极区域的过剩少数载流子，使得在常关JFET的截止状态中，沟道区域耗尽。
当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。
附图说明
附图的元件没有必要彼此成比例。相似的参考标号指示相应的类似部件。除非彼此排斥，各种所述实施例的特征能够组合。在下面的附图中示意且在下面的说明中详细描述实施例。
图1示意性说明根据一个或更多实施例的常关JFET。
图2示意性说明根据一个或更多实施例的图1的常关JFET的操作模式。
图3示意性说明根据一个或更多实施例的常关半导体开关。
图4示意性说明根据一个或更多实施例的常关半导体开关。
图5示意性说明根据一个或更多实施例的常关半导体开关。
图6示意性说明根据一个或更多实施例的常关半导体开关。
图7示意性说明根据一个或更多实施例的常关半导体开关。
具体实施方式
现在将详细参考各个实施例，其示例在附图中说明。每个示例以解释的方式提供且并不意味着本发明的限制。例如，作为一个实施例的一部分说明或描述的特征可以用在其他实施例上或与其他实施例的特征结合使用以得出另一实施例。旨在表明，本发明包括这种修改和变化。为清楚起见，如果没有声明，在不同附图中，相同的元件或制造步骤由相同的参考符号表示。
当在本说明书中使用时，术语“水平”旨在描述基本平行于半导体衬底或本体的第一或主水平表面的取向。这例如能够是晶片或管芯的表面。
当在本说明书中使用时，术语“垂直”旨在描述基本垂直于第一表面、即平行于半导体衬底或本体的第一表面的法向的取向。
在本说明书中，n掺杂被称为第一导电类型而p掺杂被称为第二导电类型。备选地，半导体器件可以使用相反掺杂关系形成，使得第一导电类型能够是p掺杂且第二导电类型能够是n掺杂。再者，一些图通过在掺杂类型附近指示“-”或“+”说明相对掺杂浓度。例如，“n-”表示比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。然而，除非明确声明，指示相对掺杂浓度并不意味着相同相对掺杂浓度掺杂区域必须具有相同的绝对掺杂浓度。例如，两个不同n+掺杂区域可以具有不同的绝对掺杂浓度。例如，对于n+掺杂和p+掺杂区域同样如此。
本说明书中描述的特定实施例属于但不限于半导体器件，尤其是诸如JFET（结型场效应晶体管）的单极场效应半导体器件。半导体器件典型地是垂直功率半导体器件。
当在本说明书中使用时，术语“功率半导体器件”旨在描述具有高电压和/或高电流切换能力的单个芯片上的半导体器件。换句话说，功率半导体器件旨在用于典型地安培范围的高电流和/或高于200V、更典型地高于400V和高达约10,000 V的电压。
在本说明书的上下文中，术语“欧姆接触”旨在描述通过半导体器件在半导体器件的两个区域、部分或部件之间或在一个或更多器件的不同电极之间或在半导体器件的一部分或部件和电极或金属化之间存在欧姆电连接或欧姆电流路径。
在本说明书的上下文中，术语“金属化”旨在描述在导电性方面具有金属或近金属属性的区域或层。金属化可以与半导体区域接触以形成半导体器件的电极、垫和/或端子。金属化可以由诸如Al、Ti、W和Co之类的金属制成，但是也可以由诸如高掺n型或p型多晶Si、TiN或诸如WSi2的导电硅化物的在导电性方面具有金属或近金属属性的材料制成。金属化也可以包括不同导电性材料，例如，这些材料的叠层。
在下文中，主要参考碳化硅（SiC）半导体器件解释关于半导体器件的实施例。相应地，单晶半导体区域或层典型地是单晶SiC区域或SiC层。然而，应当理解，半导体本体能够由适合于制造半导体器件的任意半导体材料、尤其是任意宽带隙半导体材料制成。示例包括：诸如硅（Si）或锗（Ge）的元素半导体材料；诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料；诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或砷磷化铟镓（InGaAsP）的二元、三元或四元III-V族半导体材料以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI族半导体材料等。上述半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于，氮化铝镓（AlGaN）、氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）、氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体应用，主要使用Si、SiC、GaAs和GaN材料。如果半导体本体包括诸如SiC或GaN之类的分别具有高击穿电压和高临界雪崩场强度的高带隙材料，则相应半导体区域的掺杂能够选择为较高，这减小导通电阻Ron。再者，在宽带隙材料中形成的pn结上的泄露电流通常可忽略。当在本说明书中使用时，术语“宽带隙半导体材料”旨在描述具有至少约2个电子伏特（eV）的电子带隙的半导体材料。
图1示出JFET 100的实施例。JFET 100包括第一导电类型（n型）的沟道区域1和第一导电类型的接触区域3。接触区域3与栅极金属化欧姆接触，使得栅极电压VG可以施加于接触区域3。接触区域3的最大掺杂浓度典型地高于沟道区域1的最大掺杂浓度。
根据一个实施例，第二导电类型（p型）的浮置半导体区域2布置在接触区域3和沟道区域1之间且与它们分别邻接。因此，在浮置半导体区域2和沟道区域1之间形成第一pn结21，且在接触区域3和浮置半导体区域2之间形成第二pn结32。浮置半导体区域2的最大掺杂浓度典型地高于沟道区域1的最大掺杂浓度。而且，浮置半导体区域2的最大掺杂浓度典型地低于接触区域3的最大掺杂浓度。
取决于沟道区域1和浮置半导体区域2之间的电压降，第一pn结21的耗尽层延伸到沟道区域1中。也可以称为空间电荷区域的耗尽层典型地还延伸到浮置半导体区域2中，然而，由于与沟道区域1相比浮置半导体区域2的较高最大掺杂浓度，到浮置半导体区域2的延伸程度远远更小。通过在接触区域3和沟道区域1之间施加适当的电压改变第一pn结21的耗尽层的大小和/或几何形状，可以控制从JFET 100的第一导电类型（n+型）的源极区域5通过沟道区域1到第一导电类型（n+型）的漏极区域7的电荷（电子）的流动。因此，浮置半导体区域2和接触区域3典型地分别形成栅极区域和栅极控制电极。同样，源极区域5和漏极区域7典型地分别形成源电极和漏电极。当沟道区域1和浮置半导体区域或栅极区域2之间的电压降超过阈值（其主要取决于沟道区域1的几何形状和掺杂分布）时，沟道区域1的至少一部分14完全耗尽，使得基本没有电流能够从源极区域5流到漏极区域7。JFET 100的这种状态被称为截止状态。术语“耗尽”或“完全耗尽”旨在描述半导体区域基本不包含自由电荷载流子。
在图1中说明的示例性实施例中，截止状态对应于从所示第一pn结21的上部21a延伸到下部21b的耗尽层。当所示第一pn结21的上部21a和下部21b的耗尽层不合并时，JFET 100处于导电或导通状态。因此，JFET 100可以操作为场效应半导体开关。
根据一个实施例，JFET 100配置成在浮置半导体区域2中存储过剩电子，即，浮置半导体区域2的过剩少数电荷载流子，使得在JFET 100的截止状态，沟道区域1的部分14耗尽。为了确保电荷载流子保持被捕获，典型地在JFET 100的浮置半导体区域2和其他半导体区域之间不提供欧姆电流路径。因此，JFET 100典型地形成常关JFET。当诸如SiC或GaN的宽带隙半导体材料用于形成JFET 100时，过剩电荷可以在室温存储在浮置半导体区域2中很多年或甚至几千年。这是由于宽带隙半导体材料的pn结上的极低泄露电流。因此，浮置半导体区域2此处也称为电荷存储栅极区域。
根据一个实施例，接触区域3与浮置半导体区域2形成第二pn结32。接触区域3的最大掺杂浓度典型地也高于沟道区域1的最大掺杂浓度。在两个半导体区域（1，3）之间布置相反掺杂类型的浮置半导体区域2确保了至少当没有外部电压施加于JFET 100时，任意过剩少数载流子（电子）被捕获在浮置半导体区域2中足够长的时间。这是由于在这些条件下两个pn结21和32的反向偏置。因此，JFET 100的浮置半导体区域2在制造或测试过程中可能已经被充电，且因而发布为常关半导体器件。
典型地，JFET 100还包括与接触区域3欧姆接触的栅极金属化、与典型地形成源电极的源极区域5欧姆接触的源极金属化以及与典型地形成漏电极的漏极区域7欧姆接触的漏极金属化，用以分别向JFET 100施加栅极电压VG、源极电压VS和漏极电压VD。仅用于说明简单目的，这些金属化在图1中没有示出。
图2说明充电模式中的JFET 100的实施例。接触区域3和沟道区域1之间的正电压降可以用于使用电子对p型浮置半导体区域2充电。例如，约10V至约20V的正栅极电压VG可以施加于接触区域3，而通过分别向源极区域5和漏极区域7施加接地电压（VS = VD = 0V），沟道区域1保持接地。在这种情况中，第二pn结32被反向偏置且第一pn结21使用高于第一pn结21的正向电压UF的电压正向偏置。因此，如虚线箭头所示，电子可以从沟道区域1流入到浮置半导体区域3且在那里累积。由此，p型浮置半导体区域3被负充电。
当例如，通过将栅极电压VG减小为接地而将源极区域5、漏极区域7和接触区域3先后设置为相同的电势时，由于浮置半导体区域2的负电荷，pn结21、32都被反向偏置。因此，电子捕获在浮置半导体区域2中，浮置半导体区域2由此保持被负充电。再者，浮置半导体区域2的负过剩电荷导致沟道区域1的耗尽。接触区域3可以部分地耗尽，但是由于与沟道区域1相比较高的掺杂浓度，接触区域3耗尽的程度远远更小。因此，在沟道区域1中形成空间电荷区域14，使得在源极区域5和漏极区域7之间的低欧姆电流路径被打破，且JFET 100处于如图1所示的截止状态。
用于确保JFET 100的常关操作而在浮置半导体区域3中存储的负过剩电荷的量可以以第一pn结21的耗尽电容C1表示。pn结的耗尽电容主要分别取决于pn结的面积、形成pn结的两个半导体区域之间的电压降以及两个半导体区域的掺杂浓度和掺杂分布。当在本说明书中使用时，术语“耗尽电容”旨在描述确保夹断通过沟道区域的导电路径的最小电压降的条件下邻接沟道区域的pn结的耗尽电容。同样，当在本说明书中使用时，术语“比耗尽电容”旨在描述确保夹断通过沟道区域的导电路径的最小电压降的条件下邻接沟道区域的pn结的单位面积的耗尽电容、尤其是单位面积的平均耗尽电容。
为了将图1中说明的JFET 100切换回导电导通状态，必须再次在接触区域3和沟道区域1之间施加足够高的正电压降。例如，高于施加于漏极区域7的电压VD的约10V或20V的栅极电压VG可以施加于接触区域3。因此，正的反电荷在接触区域3中形成，这至少部分地补偿浮置半导体区域2中的捕获电子。因此，不再需要或至少小的多的程度上需要在沟道区域1的空间电荷区域14中提供的正的反电荷。这进而分别导致空间电荷区域14的收缩以及沟道区域1再次充满电子，使得再次在源极区域5和漏极区域7之间形成导电沟道。半导体器件100现在处于导通状态。导通状态可以对应于图2的说明，但是电子从源极区域5流向漏极区域7。例如由于pn结21、32上的小泄露电流和/或宇宙辐射，甚至当没有电压施加于JFET 100时，在JFET 100的截止状态期间浮置半导体区域2存在过剩电子损耗，其可以由在正向偏置的第一pn结21上流动的电子在导通状态补偿。
JFET 100也可以描述为这样的常关JFET：其配置为在栅极区域2中存储栅极区域2的过剩少数电荷载流子（电子），使得在常关JFET的截止状态，沟道区域1耗尽。当JFET 100形成为宽带隙JFET、例如SiC-JFET时，过剩电荷（对于n沟道JFET为电子）可以存储很多年而基本没有损耗。因此，这些器件也可以作为常关半导体器件发布。
取决于应用，JFET 100也可以形成为Si-JFET。这种Si-JFET例如可以用作例如可以冷却到约100K以减小泄露电流的逻辑电路中的常关开关。另外，到约100K的冷却导致Si-JFET的沟道电阻减小约一个数量级。
根据一个实施例，沟道区域1的电阻经由两个反串联二极管控制，这两个二极管在接触区域3和浮置半导体区域2（n+p+二极管）以及浮置半导体区域2和沟道区域1（p+n二极管）之间形成。所得的寄生n+p+n双极晶体管典型地具有由浮置半导体区域2形成的高掺杂基极且因而对于器件操作而言无关紧要。
也可以提供如图1和2所述类似但是具有相反掺杂关系的器件。在这些实施例中，正过剩电荷（空穴）被捕获在n+型浮置半导体区域2中。通过在n型浮置半导体区域2和p型沟道区域1之间施加负电压实现n型浮置半导体区域2的充电和通过邻接的p型沟道区域1的导电电流路径的打开。
根据一个实施例，在浮置半导体区域2和接触区域3之间形成的第二pn结32的耗尽电容C2大于第一pn结21的耗尽电容C1。JFET 100因此还可以描述为具有栅电极结构2、3的常关JFET，该栅电极结构2、3具有电容为C2的集成电容元件，电容C2大于在栅电极结构2、3和沟道区域1之间形成的pn结21的耗尽电容C1。
在图1和2中示出的示例性实施例中，第一pn结21的面积稍大于第二pn结32的面积。典型地，第二pn结32的比耗尽电容高于第一pn结21的比耗尽电容，使得第二pn结32的耗尽电容C2大于第一pn结21的耗尽电容C1。
第二pn结32的耗尽电容C2典型地是耗尽电容C1的十倍或更多。典型地，第二pn结32的比耗尽电容是第一pn结21的比耗尽电容的十倍或更多。这可以通过适当的掺杂关系实现且确保了可以在接触区域3中容易地提供足够的反电荷。
再者，在沟道区域1不导电（截止状态）以及漏极区域7和源极区域5之间施加电压降（VD-Vs>0）的JFET100的阻断模式中，取决于几何形状和施加的电压，浮置半导体区域2中捕获电子的一部分必须补偿漏极区域7中的正的反电荷。由于与第一pn结21的电容C1相比第二pn结32的电容C2较高，典型地仅需要栅极电压VG的小的增加以使用附加的电子对浮置半导体区域2充电以在阻断模式中补偿漏极区域7的反电荷。
JFET 100可以电学描述为具有两个电容元件的常关JFET，这两个电容元件具有不同的电容C1和C2且分别在沟道区域1和栅极金属化以及栅极端子之间串联连接以施加栅极电压VG。在图1和2中说明的示例性实施例中，由第一pn结21和第二pn结32的耗尽层形成这两个电容元件。典型地，与栅极端子直接连接的电容元件的电容C2大于在浮置半导体区域2和沟道区域1之间的pn结21形成的电容C1。如参考图3将要解释，与栅极端子直接连接的电容元件也可以形成为电容器。
图3示出JFET 200的实施例。JFET 200类似于图1和2中说明的JFET 100。然而，代替与栅极区域形成pn结且与栅极金属化欧姆接触的接触区域，电容器13连接在JFET 200的栅电极和栅极区域之间。
电容器13典型地包括与典型地形成栅极区域的浮置半导体区域2欧姆接触的第一电极17、第二电极190以及布置在第一电极17和第二电极19之间的电介质区域18。第一电极17典型地形成浮置栅电极。第二电极19典型地形成栅电极且可以与栅极端子欧姆接触。
类似于参考图2所解释，浮置半导体区域2可以通过在栅电极19和沟道区域1之间施加正电压差（例如通过向栅电极19 施加10V或20V，而源极区域5和漏极区域7保持在接地电势）而负充电。这导致通过正向偏置的pn结21使用电子对电容器13的第一电极17充电。此后，栅极电压VG典型地切换到接地，使得过剩电子保持分别捕获在第一电极17和浮置半导体区域2中。这导致空间电荷区域14的形成，使得源极区域5和漏极区域7之间的低欧姆电流路径被打破。半导体器件200现在处于截止状态。
典型地，JFET 200是宽带隙半导体器件。因此，过剩电荷典型地可以以确保截止状态的程度存储在浮置半导体区域2中至少很多年。因此常关JFET 200可以以截止状态安全地发布给客户。
通过再次在栅电极19和沟道区域1之间施加正电压差，因为存储在浮置半导体区域2中的过剩电子被栅电极 9上的正的反电荷分别至少部分地补偿和吸引，半导体器件200切换到导电导通状态。而且，可以通过在导通状态中横跨正向偏置的pn结21的电子补偿浮置半导体区域2中的过剩电子的任意损耗。
根据一个实施例，电容器13的电容C2比第一pn结21的耗尽电容C1大，典型地是其十倍和更多。
根据一个实施例，电容器13包括布置在第一电极17和栅电极19之间的ONO电介质区域18。ONO电介质区域18包括三层SiO2-SiN-SiO2的叠层。可以高精度地且足够高有效电介质常数地制造ONO电介质区域。
第一电极17和第二电极19可以形成为相应的金属化。在这些实施例中，第一电极17和第二电极19还可以分别称为浮置栅极金属化17和栅极金属化19。典型地，第一电极17和第二电极19形成为高掺杂多晶硅区域。第一电极17可以布置在浮置半导体区域2上（例如，直接位于浮置半导体区域2上）且与之欧姆接触。由此，电容器13单片集成在JFET 200中。在该实施例中，JFET 200还可以描述为具有栅电极结构2、13的常关JFET，该栅电极结构2、13具有电容为C2的集成电容元件13，该电容C2高于在栅电极结构2、31和沟道区域1之间形成的pn结21的耗尽电容C1。
根据一个实施例，形成电容器13而没有图3中示出的第一电极17。在该实施例中，例如形成为ONO电介质区域的电容器电介质区域18与浮置半导体区域2形成半导体-绝缘体界面。因此，浮置半导体区域2还形成电容器13的浮置栅电极。
在图1至3中示意性说明的常关JFET 100、200可以形成为平面半导体器件或垂直半导体器件，尤其是垂直功率半导体器件。下面解释垂直半导体器件的实施例。
图4以垂直剖面的一部分示意性示出常关半导体开关110的一个实施例。半导体开关110类似于图1和2中说明的半导体器件100且也可以操作为常关JFET、典型地常关功率JFET。然而，半导体开关110包括布置在形成半导体本体40的晶片或衬底的主水平表面15上的源极金属化110和栅极金属化12。主水平表面15的法向en基本平行于垂直方向。而且，漏极金属化11相对于栅极金属化12布置在背表面16上。因此，半导体开关110是垂直半导体器件。
典型地，图4的所示剖面对应于半导体开关110的有源区域的多个单元中的一个。因此，半导体开关110典型地是功率半导体器件。
半导体本体40能够是单体单晶材料。半导体本体40还可以包括体单晶材料20和其上形成的至少一个外延层30。因为能够在外延层（或多层）的沉积期间调节掺杂浓度，使用外延层30在调整材料的背景掺杂中提供更多的自由度。
根据一个实施例，半导体本体40包括n型沟道区域1、与栅极金属化12欧姆接触的n+型接触区域3以及布置在接触区域3和沟道区域1之间的p+型浮置半导体区域2。接触区域3和浮置半导体区域2可以延伸到主水平表面15。第一pn结21在沟道区域1和浮置半导体区域2之间形成。第二pn结32在接触区域3和浮置半导体区域2之间形成。
在图4中说明的示例性实施例中，在所示的垂直剖面中，半导体本体40还包括例如经由相应p+型接触半导体区域4与源极金属化10欧姆接触的两个另外的p型半导体区域6。两个另外的p型半导体区域6通过图4所示的剖面相对于中心垂直镜像轴镜像对称地布置，靠近于沟道区域1且位于其下方。在半导体开关110的截止状态，两个另外的p型半导体区域6和浮置半导体区域2之间的沟道区域1的至少上部14耗尽且形成空间电荷区域14。这是由于浮置半导体区域2中的存储的过剩电子。
类似于参考图1和2所描述，通过在接触区域3（源极金属化12）和沟道区域1之间施加足够大的电压降完成浮置半导体区域2的充电和半导体开关110到导通状态的切换。例如，为这些目的，可以在栅极金属化12和源极金属化10之间施加约10V至约20V的电压差。源极金属化10与n+型源极区域5欧姆接触，在所示垂直剖面中，该n+型源极区域5邻接沟道区域1，且相对于中心垂直镜像轴镜像对称。
根据一个实施例，半导体本体40还包括邻接沟道区域1的n型漂移区域9。取决于应用，漂移区域9和沟道区域1的最大掺杂浓度可以不同或相同。漂移区域9布置在两个另外的p型半导体区域6和沟道区域1下方。漂移区域9和漏极金属化11之间的欧姆接触典型地通过n+型漏极区域7提供。
在半导体开关110的阻断模式中，两个另外的p型半导体区域6至少对漏极金属化11和漏极区域7的正电荷部分地屏蔽浮置半导体区域2。因此，在阻断模式中，少量过剩电荷必须存储在浮置半导体区域2中以分别补偿漏极金属化11和漏极区域7的电荷。
类似于参考图1和2所描述，半导体开关110的第一pn结21具有典型地低于第二pn结32的耗尽电容的耗尽电容。因此，通过仅应用稍微增加的栅极电压VG在浮置半导体区域2中存储更多的电子，可以容易地分别补偿漏极金属化11和漏极区域7的任意非屏蔽正电荷。典型地，第二pn结32的比耗尽电容是第一pn结21的比耗尽电容的例如十倍或更多。
图4仅代表一种典型的剖面图。例如，当所示半导体区域处于垂直于所示的剖面方向中时，半导体器件110的其他剖面图可以是基本类似的条形。然而，沟道区域1、浮置半导体区域2和接触区域3也可以是基本盘形的，且p+型接触半导体区域4、源极区域5和另外的p型半导体区域6对应于例如相应单连接的环形半导体区域。
图5以垂直剖面的一部分示意性示出常关半导体开关120的一个实施例。半导体开关120类似于图4中说明的半导体器件110且也可以操作为JFET。然而，在所示垂直剖面中，半导体开关120包括两个镜像对称布置的p+型浮置半导体区域2，每个区域2包括与栅极金属化欧姆接触的相应n+型接触区域3。为清楚起见，在图5中没有示出栅极金属化和源极金属化，仅与源极电势VS和漏极电势VG的接触说明为连接线。而且，在图5中未示出用于接触源极金属化的p+型接触半导体区域和两个另外的p型半导体区域6。p+型接触半导体区域例如可以在另一垂直剖面中形成。
根据一个实施例，p型和p+型遮蔽区域8布置在两个浮置半导体区域2之间。遮蔽区域8与源极金属化欧姆接触且在半导体开关120的阻断模式中分别对漏极金属化11和漏极区域7的正电荷屏蔽或遮蔽浮置半导体区域2。
类似于参考图4所描述，两个所述浮置半导体区域2和两个所述接触区域3可以分别对应于例如单连接环形浮置半导体区域2和单连接接触区域3。在本实施例中，p型或p+型遮蔽区域8可以是基本盘形的。
图6以垂直剖面的一部分示意性示出常关半导体开关130的一个实施例。半导体开关130类似于图4中说明的半导体器件110且也可以操作为JFET。然而，在所示垂直剖面中，半导体开关130包括3个p+型浮置半导体区域2，每个区域2包括与栅极金属化欧姆接触的相应n+型接触区域3。为清楚起见，在图6中没有示出栅极金属化和源极金属化，仅与源极电势VS和漏极电势VG的接触分别说明为连接线。再者，沟道区域1基本在相邻的浮置半导体区域2之间形成。由于浮置半导体区域2中的存储的过剩电子，至少相邻浮置半导体区域2之间的沟道区域1的部分耗尽且形成相应的空间电荷区域，使得半导体开关130是常关半导体器件。
代替图6的垂直剖面中说明的3个p+型浮置半导体区域2，半导体开关130也可以仅包括两个p+型浮置半导体区域2或多于3个的p+型浮置半导体区域2。
再者，图6中彼此分离的浮置半导体区域2可以单连接在一起。这也应用于接触区域3。在这些实施例中，图6中说明的源极区域5典型地对应于分离的源极区域。然而，图6中彼此分离的源极区域5可以是单连接的且浮置半导体区域2和接触区域3形成为相应的分离的半导体区域。
根据一个实施例，一个或更多p型或p+型遮蔽区域8布置在漂移区域9中，使得一个或更多遮蔽区域8在水平投影中与相应浮置半导体区域2交叠。如点划线所示，一个或更多遮蔽区域8与源极金属化欧姆接触。因此，在半导体开关130的阻断模式，浮置半导体区域2分别对漏极金属化11和漏极区域7的正电荷被遮蔽。
图7以垂直剖面的一部分示意性示出常关半导体开关210的一个实施例。半导体开关210类似于图3中说明的半导体器件200且也可以操作为常关JFET、典型地常关功率JFET。然而，如分别到源极电势VS和栅极电势VG的线所指示，半导体开关210包括典型地布置在半导体本体40的主水平表面15上的源极金属化以及形成栅电极的栅极金属化。为清楚起见，在图7中没有示出栅极金属化和源极金属化，仅与源极电势VS和漏极电势VG的接触分别说明为连接线。漏极金属化11在背表面16上相对于栅电极布置。因此，半导体开关210是垂直半导体器件。
根据一个实施例，在所示的垂直剖面中，半导体本体40包括n+型沟道区域1以及两个或更多从主水平表面15延伸到半导体本体40中的p+型栅极区域2。栅极区域2与沟道区域1形成具有第一耗尽电容的相应pn结21。栅极区域2与具有高于第一耗尽电容的电容C2的电容器13连接。
如参考图3所描述，通过临时在沟道区域1和栅电极之间施加正电压，过剩电子可以被充电且存储。因此，空间电荷区域在至少在相邻栅极区域之间的沟道区域1中形成，使得半导体开关210通常处于截止状态。通过再次在沟道区域1和栅电极之间施加足够高的正电压降，半导体开关210切换到导电导通状态。
在导通状态中，电流可以从典型地形成源电极的n+型源极区域5通过沟道区域1、n型漏极区域9流到邻接漏极金属化11且典型地形成漏电极的n+型漏极接触区域7。
根据一个实施例，在主水平表面15上形成电容器13。例如，第一高掺杂多晶硅层、诸如ONO层的电介质层以及第二高掺杂多晶硅层的夹层结构布置在主水平表面15上，使得第一高掺杂多晶硅层邻接每个栅极区域2且形成电容器13的第一电极。第二高掺杂多晶硅层典型地形成电容器13的第二电极和半导体开关210的栅电极。电容器13的夹层结构典型地包括通孔，该通孔用于连接布置在沟道区域1上且邻接栅极区域2的源极区域5与布置在电容器13的第一电极和第二电极之上且与其绝缘的源极金属化。
根据一个实施例，电容器13还包括布置在漂移区域9中的一个或更多p型或p+型遮蔽区域，使得一个或更多遮蔽区域在水平投影中与相应栅极区域2交叠。如参考图6所描述，在半导体开关210的阻断模式中，一个或更多遮蔽区域分别对漏极区域7和漏极金属化11的正电荷提供用于一个或更多栅极区域2的屏蔽。
再者，图7中彼此分离的栅极区域2可以单连接在一起。在该实施例中，图7中说明的源极区域5典型地对应于分离的源极区域。然而，图7中彼此分离的源极区域5也可以是单连接的且栅极区域2形成为分离的浮置半导体区域2。还可以提供如图1至6所示但是具有相反掺杂关系的类似器件。
此处描述的半导体器件具有的共同点在于它们包括沟道区域、与沟道区域形成第一pn结的浮置栅极区域、电容元件以及栅极金属化。电容元件连接栅极金属化和浮置栅极区域且典型地具有比第一pn结的第一耗尽电容大的电容。因此，过剩电荷可以存储在浮置栅极区域中，使得沟道区域耗尽，使得当没有电压施加于半导体器件时，半导体器件处于截止状态。如参考图3和7所解释，电容元件典型地集成为且可以形成为电容器，或如参考图1和2以及图4至6所解释，其可以由布置在栅极区域和栅极金属化之间的第二pn结提供。
诸如“下面”、“下方”、“之上”、“上面”等空间相对术语用于描述的简单以解释一个元件相对于另一元件的定位。除了与图中示意的取向不同的取向之外，这些术语还旨在涵盖器件的不同取向。诸如“第一”、“第二”等术语也用于描述各元件、区域、部分等但也不限于此。贯穿说明书，相似的术语表示相似的元件。
当在此使用时，术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
应当理解，除非特别声明，此处描述的各个实施例的特征可以彼此组合。
尽管此处已经说明和描述了特定实施例，本领域技术人员应当意识到很多备选和/或等价实现可以代替示出和描述的特定实施例而不偏离本发明的范围。本申请旨在覆盖此处讨论的特定实施例的任意调适和变型。因此，旨在表明，本发明仅由权利要求及其等同物限定。

Claims (25)

1.一种常关JFET，包括：
第一导电类型的沟道区域；
邻接沟道区域的第二导电类型的浮置半导体区域；
邻接浮置半导体区域的第一导电类型的接触区域；
其中浮置半导体区域布置在接触区域和沟道区域之间。
2.根据权利要求1所述的常关JFET，还包括与接触区域欧姆接触的栅极金属化。
3.根据权利要求1所述的常关JFET，其中具有第一比耗尽电容的第一pn结在沟道区域和浮置半导体区域之间形成，且其中具有比第一比耗尽电容大的第二比耗尽电容的第二pn结在接触区域和浮置半导体区域之间形成。
4.根据权利要求3所述的常关JFET，其中第二比耗尽电容至少是第一比耗尽电容的10倍。
5.根据权利要求1所述的常关JFET，其中沟道区域、浮置半导体区域和接触区域包括宽带隙半导体材料。
6.根据权利要求1所述的常关JFET，其中常关JFET是垂直功率半导体器件。
7.一种常关半导体开关，包括：
半导体本体，包括：
第一导电类型的沟道区域；
与沟道区域形成第一pn结的第二导电类型的浮置半导体区域；以及
与浮置半导体区域形成第二pn结的第一导电类型的接触区域；
与接触区域欧姆接触的栅极金属化；
其中浮置半导体区域布置在接触区域和沟道区域之间。
8.根据权利要求7所述的常关半导体开关，其中第一pn结具有第一比耗尽电容，且其中第二pn结具有高于第一比耗尽电容的第二比耗尽电容。
9.根据权利要求7所述的常关半导体开关，其中半导体本体具有主水平表面，接触区域延伸到该主水平表面且栅极金属化布置在该主水平表面上，该常关半导体开关还包括邻接沟道区域的第一导电类型的漂移区域以及与漂移区域欧姆接触且与栅极金属化相对布置的漏电极。
10.根据权利要求9所述的常关半导体开关，还包括与沟道区域欧姆接触且与漏电极相对布置的源电极。
11.根据权利要求10所述的常关半导体开关，还包括与源电极欧姆接触且相邻沟道区域布置的第二导电类型的另外的半导体区域。
12.根据权利要求11所述的常关半导体开关，其中该第二导电类型的另外的半导体区域布置为使得浮置半导体区域相对漏电极至少部分地被遮蔽。
13.根据权利要求7所述的常关半导体开关，其中常关半导体开关是宽带隙功率半导体器件。
14.一种常关JFET，包括：
第一导电类型的沟道区域；
邻接沟道区域的第二导电类型的栅极区域；
与栅极区域欧姆接触的浮置栅极电极；
第二栅极电极；以及
在第二栅极电极和浮置栅极电极之间的电介质区域并且与所述浮置栅极电极和第二栅极电极形成电容器。
15.根据权利要求14所述的常关JFET，其中具有第一耗尽电容的第一pn结在沟道区域和栅极区域之间形成，且其中电容器具有高于第一耗尽电容的电容。
16.根据权利要求14所述的常关JFET，还包括具有主水平表面的半导体本体，栅极区域延伸到该主水平表面，其中电容器布置在该主水平表面上。
17.一种常关半导体开关，包括：
半导体本体，包括：
第一导电类型的沟道区域；以及
与沟道区域形成具有第一耗尽电容的第一pn结的第二导电类型的栅极区域；
栅极金属化；以及
在栅极金属化和栅极区域之间形成的电容器，该电容器具有高于第一耗尽电容的电容。
18.根据权利要求17所述的常关半导体开关，其中常关半导体开关是功率半导体器件。
19.根据权利要求17所述的常关半导体开关，其中半导体本体具有主水平表面，栅极区域延伸到该主水平表面且栅极金属化布置在该主水平表面上，该常关半导体开关还包括邻接沟道区域的第一导电类型的漂移区域以及与漂移区域欧姆接触且与栅极金属化相对布置的漏电极。
20.根据权利要求19所述的常关半导体开关，还包括与沟道区域欧姆接触且与漏电极相对布置的源电极。
21.根据权利要求17所述的常关半导体开关，其中电容器包括布置在栅极区域上的多晶硅区域。
22.根据权利要求17所述的常关半导体开关，其中电容器的电介质由ONO区域形成。
23.一种常关JFET，包括：
第一导电类型的沟道区域；
与沟道区域形成第一pn结的第二导电类型的栅极区域，该第一pn结具有第一耗尽电容；
与沟道区域欧姆接触的源电极；
与沟道区域欧姆接触的漏电极；
栅极金属化；以及
连接栅极金属化和栅极区域的电容元件，该电容元件具有比第一耗尽电容大的电容。
24.根据权利要求23所述的常关JFET，其中栅极金属化和栅极区域之间的电容至少是第一耗尽电容的10倍。
25.根据权利要求23所述的常关JFET，其中电容元件由布置在栅极区域和栅极金属化之间的第二pn结形成。
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