TWI508286B - 場效電晶體、半導體基板、場效電晶體之製造方法及半導體基板之製造方法 - Google Patents

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Hisashi Yamada
Noboru Fukuhara
Shinichi Takagi
Mitsuru Takenaka
Masafumi Yokoyama
Tetsuji Yasuda
Yuji Urabe
Noriyuki Miyata
Taro Itatani
Hiroyuki Ishii
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Sumitomo Chemical Co
Univ Tokyo
Nat Inst Of Advanced Ind Scien
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Description

場效電晶體、半導體基板、場效電晶體之製造方法及半導體基板之製造方法
本發明係關於一種場效電晶體、半導體基板、場效電晶體之製造方法及半導體基板之製造方法。
 (背景技術)
期待化合物半導體使用於通道層之MISFET(金屬絕緣體半導體場效電晶體)係成為適合於高頻動作及大電力動作之開關元件。但是，有所謂在半導體和絕緣體之界面形成能階時而降低載體(carrier)之移動率(mobility)之問題發生。為了減低形成於半導體和絕緣體之界面之能階(在本說明書中，稱為「界面位準」。)，因此，於非專利文獻1記載有藉由硫化物來處理化合物半導體之表面為有效之技術。
非專利文獻1：S. Arabasz,et al.著、Vac. 80卷(2006年)、第888頁
但是，最好是更加地減低界面位準。此外，即使是存在界面位準，也最好是藉由施行壓低該界面位準之影響的對策而提高場效電晶體之性能。本發明之目的係提供一種壓低抑制界面位準之影響而具有高通道移動率之場效電晶體。
為了解決前述之課題，因此，在本發明之第1態樣中，提供一種場效電晶體，具有閘極絕緣層、與閘極絕緣層相接之第1半導體結晶層、以及晶格匹配(lattice matching)或擬晶格匹配(quasi lattic matching)於第1半導體結晶層之第2半導體結晶層，閘極絕緣層、第1半導體結晶層以及第2半導體結晶層係以閘極絕緣層、第1半導體結晶層、第2半導體結晶層之順序而進行配置，第1半導體結晶層係Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1)，第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，第1半導體結晶層之電子親和力(electron affinity)Ea1 係小於第2半導體結晶層之電子親和力Ea2 。
作為第2半導體結晶層係可列舉Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2＞y1)。第1半導體結晶層中之As原子濃度係例如1%以下。場效電晶體係最好是還具有晶格匹配或擬晶格匹配於第2半導體結晶層之第3半導體結晶層。第3半導體結晶層係配置在第1半導體結晶層和第2半導體結晶層之間，第3半導體結晶層係例如Alx3 Inx4 Ga1-x3-x4 Asy3 P1-y3 (0＜x3＜1、0≦x4＜1、0＜x3+x4＜1、0≦y3≦1)，第3半導體結晶層之電子親和力Ea3 係小於第2半導體結晶層之電子親和力Ea2 。
場效電晶體係可以還具有與閘極絕緣層相接之閘極電極，閘極電極、閘極絕緣層以及第1半導體結晶層係最好是以閘極電極、閘極絕緣層、第1半導體結晶層之順序而進行配置，閘極絕緣層和第1半導體結晶層係滿足以下之數學式1之關係。
(數學式1)
(ε1 ‧d0 )/(ε0 ‧d1 )＞V/δ
但是，d0 及ε0 係表示夾在於閘極電極和第2半導體結晶層之閘極下區域之閘極絕緣層之厚度和比介電係數，d1 及ε1 係表示閘極下區域之第1半導體結晶層之厚度和比介電係數，V係表示施加至前述閘極電極之前述場效電晶體之臨限值以上電壓之施加電壓而為δ=Ea2 -Ea1 。
此外，場效電晶體係最好是在第2半導體結晶層之至少一部分，包含顯示P型傳導型之不純物。第2半導體結晶層係例如可以是與第1半導體結晶層相接，且包含顯示P型傳導型之不純物之結晶層。此外，第2半導體結晶層係例如可以具有：與第1半導體結晶層相接且不包含不純物之無摻雜層；以及與無摻雜層相接且包含顯示P型傳導型之不純物之摻雜層。此外，前述之摻雜層係可以由顯示P型傳導型之不純物濃度相互不同之複數層而構成。該無摻雜層之厚度係20nm以下，來作為一例。
場效電晶體係最好是還具有電子親和力Ea4 小於第2半導體結晶層之電子親和力Ea2 之第4半導體結晶層，閘極絕緣層、第2半導體結晶層以及第4半導體結晶層係以閘極絕緣層、第2半導體結晶層、第4半導體結晶層之順序而進行配置，第4半導體結晶層係最好是晶格匹配或擬晶格匹配於第2半導體結晶層，第4半導體結晶層之電子親和力Ea4 係最好是小於第2半導體結晶層之電子親和力Ea2 ，並且，第4半導體結晶層係最好是包含顯示P型傳導型之不純物。
此外，場效電晶體係可以還具有與閘極絕緣層相接之閘極電極、源極電極和汲極電極，閘極電極、閘極絕緣層以及第1半導體結晶層係以閘極電極、閘極絕緣層、第1半導體結晶層之順序而配置在第1方向，閘極電極、源極電極以及汲極電極係以源極電極、閘極電極、汲極電極之順序而配置在垂直於第1方向之第2方向，在閘極電極，在第1方向而鄰接之閘極下區域，形成第1半導體結晶層，在源極電極和閘極下區域之間或者是在第1方向而鄰接於源極電極之源極下區域和閘極下區域之間，不形成第1半導體結晶層，最好是在汲極電極和閘極下區域之間或者是在第1方向而鄰接於汲極電極之汲極下區域和閘極下區域之間，不形成第1半導體結晶層。
場效電晶體係最好是還具有將包含閘極絕緣層、第1半導體結晶層和第2半導體結晶層之層積構造體予以支持之基底基板，基底基板係從例如由單晶GaAs所構成之基板、由單晶InP所構成之基板、由單晶Si所構成之基板以及由SOI(Silicon on Insulator：絕緣層上覆矽)基板所構成之群組而選出之一基板。
場效電晶體係最好是還具有與閘極絕緣層相接之閘極電極、源極電極和汲極電極，閘極電極、閘極絕緣層、第1半導體結晶層以及第2半導體結晶層係能夠以閘極電極、閘極絕緣層、第1半導體結晶層、第2半導體結晶層之順序而配置在第1方向，閘極電極、源極電極以及汲極電極係能夠以源極電極、閘極電極、汲極電極之順序而配置在垂直於第1方向之第2方向，在第1方向而鄰接於閘極電極之閘極下區域，形成第1半導體結晶層及第2半導體結晶層，在第1方向而鄰接於源極電極之源極下區域以及在第1方向而鄰接於汲極電極之汲極下區域，形成第2半導體結晶層，在源極下區域和閘極下區域之間之第2半導體結晶層以及在汲極下區域和閘極下區域之間之第2半導體結晶層，摻雜生成載體之不純物原子，在源極電極或源極下區域和閘極下區域之間之第1半導體結晶層以及在汲極電極或汲極下區域和閘極下區域之間之第1半導體結晶層，不摻雜生成載體之不純物原子。
在本發明之第2態樣中，提供一種半導體基板，具備：基底基板、與基底基板相接之第2半導體結晶層、以及晶格匹配或擬晶格匹配於第2半導體結晶層之第1半導體結晶層，第1半導體結晶層係Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1)，第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，第1半導體結晶層之電子親和力Ea1 係小於第2半導體結晶層之電子親和力Ea2 。基底基板係將包含第1半導體結晶層和第2半導體結晶層之層積構造體予以支持。
第2半導體結晶層係例如Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2＞y1)。第1半導體結晶層中之As原子濃度係1%以下。半導體基板係最好是還具有晶格匹配或擬晶格匹配於第2半導體結晶層之第3半導體結晶層，第3半導體結晶層係配置在第1半導體結晶層和第2半導體結晶層之間，作為第3半導體結晶層係可列舉Alx3 Inx4 Ga1-x3-x4 Asy3 P1-y3 (0＜x3＜1、0≦x4＜1、0＜x3+x4＜1、0≦y3≦1)，第3半導體結晶層之電子親和力Ea3 係最好是小於第2半導體結晶層之電子親和力Ea2 。
此外，半導體基板係最好是在第2半導體結晶層之至少一部分，包含顯示P型傳導型之不純物。第2半導體結晶層係例如可以是與第1半導體結晶層相接而包含顯示P型傳導型之不純物之結晶層。此外，第2半導體結晶層係例如可以具有：與第1半導體層相接且不包含不純物之無摻雜層；以及與無摻雜層相接且包含顯示P型傳導型之不純物之摻雜層。此外，前述之摻雜層係可以由顯示P型傳導型之不純物濃度相互不同之複數層而構成。該無摻雜層之厚度係20nm以下，來作為一例。
半導體基板係最好是還具有電子親和力Ea4 小於第2半導體結晶層之電子親和力Ea2 之第4半導體結晶層，第1半導體結晶層、第2半導體結晶層以及第4半導體結晶層係以第1半導體結晶層、第2半導體結晶層、第4半導體結晶層之順序而進行配置，第4半導體結晶層係最好是晶格匹配或擬晶格匹配於第2半導體結晶層，第4半導體結晶層之電子親和力Ea4 係最好是小於第2半導體結晶層之電子親和力Ea2 ，並且，第4半導體結晶層係最好是包含顯示P型傳導型之不純物。
作為半導體基板之基底基板係可列舉從由單晶GaAs所構成之基板、由單晶InP所構成之基板、由單晶Si所構成之基板以及由SOI(Silicon on Insulator：絕緣層上覆矽)基板所構成之群組而選出之一基板。
在本發明之第3態樣中，提供一種半導體基板之製造方法，具有：在基底基板上，以磊晶成長第2半導體結晶層之階段；以及，在第2半導體結晶層上，以磊晶成長第1半導體結晶層之階段；在以磊晶成長第2半導體結晶層之階段，成長第2半導體結晶層而成為Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1)，在以磊晶成長第1半導體結晶層之階段，成長第1半導體結晶層而成為Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1、y1≠y2)，晶格匹配或擬晶格匹配於第2半導體結晶層，第1半導體結晶層之電子親和力Ea1 小於第2半導體結晶層之電子親和力Ea2 ，成長第1半導體結晶層和第2半導體結晶層。
在第3態樣中，提供一種場效電晶體之製造方法，具有：與半導體基板相接之第1半導體結晶層而形成絕緣層之階段；以及與絕緣層相接而形成作為場效電晶體之閘極電極之導電層之階段。絕緣層係最好是藉由包含還原材料之氛圍之ALD(Atomic layer deposition，原子層沈積)法或MOCVD(Metal organic chemical vapor deposition，金屬有機化學氣相沈積)法而形成。
場效電晶體之製造方法係可以在形成絕緣層之階段前，具有：在第1半導體結晶層之上方，形成覆蓋形成有閘極電極之區域之遮罩之階段；藉由將遮罩使用於遮蔽膜之蝕刻而去除由遮罩所覆蓋區域以外之第1半導體結晶層之階段；以及在第2半導體結晶層之經去除第1半導體結晶層之區域，藉由將遮罩使用於遮蔽膜之離子注入而摻雜不純物原子之階段。
在本發明之第4態樣中，提供一種場效電晶體之製造方法，具備：具有第1半導體結晶層，和晶格匹配或擬晶格匹配於第1半導體結晶層之第2半導體結晶層，且第1半導體結晶層為Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1)且第2半導體結晶層為Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，且第1半導體結晶層之電子親和力Ea1 小於第2半導體結晶層之電子親和力Ea2 之半導體基板之第1半導體結晶層而形成絕緣層之階段；以及與絕緣層相接而形成作為場效電晶體之閘極電極之導電層之階段。該絕緣層係例如藉由包含還原材料之氛圍之ALD法或MOCVD法而形成。
在第1圖顯示成為本發明之實施形態之場效電晶體100之剖面例。場效電晶體100係具有基底基板102、第2半導體結晶層104、第1半導體結晶層106、第2N型區域108、第1N型區域110、閘極絕緣層112、源極電極114、汲極電極116及閘極電極118。
基底基板102係支持包含閘極絕緣層112、第1半導體結晶層106及第2半導體結晶層104之層積構造體。基底基板102係例如由單晶GaAs所構成之基板、由單晶InP所構成之基板、由單晶Si所構成之基板以及SOI(Silicon on Insulator：絕緣層上覆矽)基板。
在使用由單晶Si所構成之基板來作為基底基板102之狀態下，可以藉由使用低成本之矽晶圓而減低場效電晶體100之成本。此外，單晶Si係熱傳導性良好，因此，由單晶Si所構成之基底基板102係可以有效率地排出場效電晶體100所產生之熱。SOI基板係熱傳導性良好且寄生電容小。因此，在使用SOI基板來作為基底基板102之狀態下，也可以藉由能夠有效率地排出場效電晶體100所產生之熱，同時減低場效電晶體100之寄生電容，而提高場效電晶體100之動作速度。
第2半導體結晶層104係晶格匹配或擬晶格匹配於第1半導體結晶層106，第1半導體結晶層106係與閘極絕緣層112相接。第2半導體結晶層104係例如Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)。第1半導體結晶層106係例如Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1)。第1半導體結晶層106之電子親和力Ea1 係小於第2半導體結晶層104之電子親和力Ea2 。
具體地說，在第1半導體結晶層106為InP之狀態下，第2半導體結晶層104係例如InGaAs。在第1半導體結晶層106為InGaP之狀態下，第2半導體結晶層104係例如InGaAs。在第1半導體結晶層106為InGaP之狀態下，第2半導體結晶層104係例如InP。
在第2半導體結晶層104和第1半導體結晶層106之接合面，形成異質界面，在該異質界面附近形成電子雲。該電子雲係發揮作為場效電晶體100之通道之功能。在閘極絕緣層112和第1半導體結晶層106之界面，形成許多之起因於結晶缺陷之載體之捕獲中心(trap center)。電子雲係由閘極絕緣層112和第1半導體結晶層106之界面開始，僅離開相當於第1半導體結晶層106厚度之距離而形成。結果，移動於場效電晶體100之通道之載體係由於捕獲中心而降低散亂之機率，因此，可以增大場效電晶體100之載體移動率。
第2半導體結晶層104係最好是Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2＞y1)。也就是說，第1半導體結晶層106係最好是比起第2半導體結晶層104，As相對於P之比例較小。依據本發明人等之實驗檢討，As之氧化物係發揮屬於載體之電子的捕獲中心之功能。藉由減低接合在閘極絕緣層112之第1半導體結晶層106之As比例而減少捕獲中心。結果，減少散亂之載體比例，因此，可以增大載體移動率。
在減少第1半導體結晶層106之As比例之狀態下，在使用X射線光電子分光法(X-ray Photoelectron Spectroscopy)之測定，最好是減少As比例而直到第1半導體結晶層106中之As原子濃度成為測定限度以下為止。一般在藉由X射線光電子分光法之所進行之測定，原子之檢測限度係1%左右。例如第1半導體結晶層106之As比例係最好是1%以下。
第2半導體結晶層104係最好是在至少一部分，包含顯示P型傳導型之不純物。在第2半導體結晶層104之至少一部分包含顯示P型傳導型之不純物時，藉由電子之一部分為受體捕獲而增加第2半導體結晶層104之負的空間電荷。結果，第2半導體結晶層104之電位變高，可以抑制形成於第2半導體結晶層104和第1半導體結晶層106之界面附近之電子雲擴散於第2半導體結晶層104之內部，因此，可以提高該界面之電子雲之密度，提高藉由閘極電極所造成之通道電子之控制性。
第2半導體結晶層104係可以具有：與第1半導體結晶層106相接且不包含顯示P型傳導型之不純物之無摻雜層；以及與該無摻雜層相接且包含顯示P型傳導型之不純物之摻雜層。此外，前述之摻雜層係可以由顯示P型傳導型之不純物濃度相互不同之複數層而構成。例如無摻雜層係形成在由第2半導體結晶層104和第1半導體結晶層106之界面開始預先決定之距離內之區域之層。藉由第2半導體結晶層104具有前述之無摻雜層及摻雜層，而在該界面附近，載體由於顯示P型傳導型之不純物而不進行擴散，因此，可以防止移動率之降低。無摻雜層之厚度係例如20nm以下、最好是10nm以下。
場效電晶體100亦可以在第2半導體結晶層104和基底基板102之間，具有與第1半導體結晶層106之電子親和力具有同等大小之電子親和力之第4半導體結晶層。可以藉由場效電晶體100具有該第4半導體結晶層，而抑制第2半導體結晶層104和第1半導體結晶層106之界面附近之電子雲擴散至基底基板側，因此，可以提高電子雲之密度，提高藉由閘極電極所造成之通道電子之控制性。
第2N型區域108係形成在第2半導體結晶層104之N型區域。第1N型區域110係形成在第1半導體結晶層106之N型區域。作為N型區域之形成方法可列舉在以離子來注入Si原子等N型不純物之後，藉由以退火所造成之活化而形成之方法。N型區域係形成在源極電極114和汲極電極116之各個之下面。源極電極114之下面之第2N型區域108及第1N型區域110係發揮作為場效電晶體之源極之功能。汲極電極116之下面之第2N型區域108及第1N型區域110係發揮作為場效電晶體之汲極之功能。
閘極絕緣層112係呈直流電性地分離第1半導體結晶層106和閘極電極118。閘極絕緣層112可例如氧化鋁(Al2 O3 )層。作為氧化鋁層之製造方法可列舉ALD法。源極電極114和汲極電極116係接合在第1N型區域110之上面而形成。閘極電極118係接合在閘極絕緣層112而形成。源極電極114、汲極電極116和閘極電極118係例如Ti及Au之金屬層積膜。
閘極電極118、閘極絕緣層112、第1半導體結晶層106以及第2半導體結晶層104係以閘極電極118、閘極絕緣層112、第1半導體結晶層106、第2半導體結晶層104之順序而進行配置。閘極絕緣層112及第1半導體結晶層106係最好是具有滿足數學式1之關係之特性。
(數學式1)
(ε1 ‧d0 )/(ε0 ‧d1 )＞V/δ
但是，d0 及ε0 係表示夾在於閘極電極118和第2半導體結晶層106之閘極下區域之閘極絕緣層112之厚度和比介電係數，d1 及ε1 係表示閘極下區域之第1半導體結晶層106之厚度和比介電係數，V係表示施加至閘極電極118之場效電晶體100之臨限值以上電壓之施加電壓而為δ=Ea2 -Ea1 。可以藉由V為場效電晶體100之臨限值以上電壓，在載體移動於場效電晶體100之源極電極114和汲極電極116之間之狀態，滿足數學式1之關係，而在接合於第1半導體結晶層106之第2半導體結晶層104內，激發高移動率通道電子。數學式1之關係能以如以下方式進行導出。
閘極絕緣層112之電容C0 係藉由
C0 =ε0 /d0 　…(式1)
而表示。因此，激發於閘極絕緣層112和第1半導體結晶層106之界面之電荷Q0 係藉由
Q0 =V×C0 =V×ε0 /d0 　…(式2)
而表示。
相對於此，閘極絕緣層112和第1半導體結晶層106之合成電容係藉由
C0 =ε0 ‧ε1 /(d0 ε1 +d1 ε0 )　…(式3)
而表示。因此，激發於第1半導體結晶層106和第2半導體結晶層104之界面之電荷Q1 係藉由
Q1 =(V+δ)×C1 =(V+δ)×ε0 ‧ε1 /(d0 ε1 +d1 ε0 )　…(式4)
而表示。
在此，在成為Q1 ＞Q0 …(式5)之狀態下，在第2半導體結晶層104內，生成高移動率通道電子。因此，在式5代入式2及式4之時，成為
(V+δ)×ε0 ‧ε1 /(d0 ε1 +d1 ε0 )＞V×ε0 /d0 …(式6)
。若將式6予以整理時，則得到數學式1所示之(ε1 ‧d0 )/(ε0 ‧d1 )＞V/δ。也就是說，在滿足數學式1之關係之狀態下，可以在接合於第1半導體結晶層106之第2半導體結晶層104內，激發高移動率通道電子。
如以上所述，在場效電晶體100中，在閘極絕緣層112和第2半導體結晶層104之間，形成有第1半導體結晶層106，因此，第2半導體結晶層104和第1半導體結晶層106之界面係從與閘極絕緣層112和第2半導體結晶層104之界面，僅離開相當於第1半導體結晶層106厚度之距離。因此，即使是在閘極絕緣層112和第1半導體結晶層106之界面，存在捕獲中心，也能減低載體散亂之機率，所以，可以增大載體移動率。此外，可以藉由將第2半導體結晶層104設為P型，來提高載體密度，提高藉由閘極電極所造成之通道電子之控制性，而抑制短通道效果。
由第2圖至第4圖係顯示在場效電晶體100之製造方法之一例之製造途中之剖面例。如第2圖所示，在基底基板102上，依序地層積第2半導體結晶層104和第1半導體結晶層106。第2半導體結晶層104和第1半導體結晶層106之形成方法係例如使用MOCVD法之磊晶成長或MBE(Molecular Beam Epitaxy：分子束磊晶)法。
如第3圖所示，在第2半導體結晶層104形成第2N型區域108，在第1半導體結晶層106形成第1N型區域110，並且形成閘極絕緣層112。第2N型區域108及第1N型區域110之形成方法係將N型不純物原子做成離子狀態而注入之離子注入法。該N型不純物原子係例如Si原子。在注入離子時，最好是在第1N型區域110之上形成未圖示之犧牲層。最好是在注入離子後，進行退火。
在形成有犧牲層時，在去除該犧牲層之後形成閘極絕緣層112。作為閘極絕緣層112之形成方法係可以例舉ALD法。閘極絕緣層112係最好是藉由包含還原材料之氛圍之ALD法或MOCVD法而形成。還原材料係例如氫(H2 )、三甲基鋁(Al(CH3 )3 )。
如第4圖所示，藉由蝕刻去除第1N型區域110上之閘極絕緣層112，形成源極電極114及汲極電極116。在藉由Ti及Au之金屬層積膜形成源極電極114及汲極電極116時，例如使用將以蒸鍍法或濺鍍法所進行之薄膜形成和剝離(lift off)法予以組合之圖案化法。在最後，在閘極絕緣層112上形成閘極電極118。在藉由Ti及Au之金屬層積膜形成閘極電極118時，可以藉由相同於源極電極114和汲極電極116之同樣方法而形成。
此外，在使用單晶GaAs基板、單晶InP基板等單晶化合物半導體基板來作為基底基板102時，可以再利用基底基板102。例如在基底基板102和第2半導體結晶層104之間設置剝離層，在該剝離層上形成包含閘極絕緣層112、第1半導體結晶層106和第2半導體結晶層104之層積構造體。藉由以蝕刻等來去除剝離層，而以剝離層作為分界，從基底基板102來剝離層積構造體。可以使用經剝離之層積構造體製作電子元件，同時再利用剝離後之基底基板102，來作為新層積構造體之基底基板。經剝離之層積構造體係可以接著在由單晶Si所構成之基板、SOI(Silicon on Insulator：絕緣層上覆矽)基板、玻璃基板、陶瓷基板或塑膠基板等。在接著於這些基板之層積構造體，形成電子元件。
在前述之實施形態，說明場效電晶體100，但是也可以掌握半導體基板之構造。也就是說，揭示一種半導體基板，具有：基底基板102、與基底基板102相接之第2半導體結晶層104、以及晶格匹配或擬晶格匹配於第2半導體結晶層104之第1半導體結晶層106，第1半導體結晶層106為Inx1 Ga1-x1 Asy1 P1-y1 (0＜x1≦1、0≦y1≦1)，第2半導體結晶層104為Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，第1半導體結晶層106之電子親和力Ea1 小於第2半導體結晶層104之電子親和力Ea2 。此外，也揭示半導體基板之製造方法。
第5圖係顯示做為本發明之實施形態之場效電晶體200之剖面例。場效電晶體200係除了具有第3半導體結晶層202之點以外，具有相同於場效電晶體100之構造。因此，就不同之構造在以下進行說明。
第3半導體結晶層202係配置在第1半導體結晶層106和第2半導體結晶層104之間。第3半導體結晶層202係晶格匹配或擬晶格匹配於第2半導體結晶層104。第3半導體結晶層202係例如Alx3 Inx4 Ga1-x3-x4 Asy3 P1-y3 (0＜x3＜1、0≦x4＜1、0＜x3+x4＜1、0≦y3≦1)。第3半導體結晶層202之電子親和力Ea3 係小於第2半導體結晶層104之電子親和力Ea2 。
具體地說，在第1半導體結晶層106為InP時，例如第3半導體結晶層202係AlInAs，第2半導體結晶層104係InGaAs。此外，在第1半導體結晶層106為InGaP時，例如第3半導體結晶層202係AlGaAs，第2半導體結晶層104係InGaAs。此外，在第1半導體結晶層106為InGaP時，例如第3半導體結晶層202係AlGaAsP，第2半導體結晶層104係InP。此外，在第1半導體結晶層106和第2N型區域108之間，形成作為第3半導體結晶層202之N型層之第3N型區域204。
在第1半導體結晶層106和第2半導體結晶層104之接合部，會有由異常地擴散第1半導體結晶層106和第2半導體結晶層104之各者的構造成分，而使結晶構造呈散亂之狀態發生。可以藉由場效電晶體200具有第3半導體結晶層202而抑制該結晶構造之散亂。具體地說，可推測在場效電晶體200具有包含鋁(Al)之第3半導體結晶層202之情形時，藉由Al抑制異常之擴散而抑制結晶構造之散亂。結果，可以增大場效電晶體200之載體移動率。此外，場效電晶體200之構造係也可以掌握作為半導體基板之構造。
第6圖係顯示做為本發明之實施形態之場效電晶體300之剖面例。場效電晶體300係除了具有第4半導體結晶層302之點以外，具有相同於場效電晶體200之構造。因此，就不同之構造在以下進行說明。
第4半導體結晶層302係具有P型傳導型，閘極絕緣層112、第2半導體結晶層104以及第4半導體結晶層302係以閘極絕緣層112、第2半導體結晶層104、第4半導體結晶層302之順序進行配置。第4半導體結晶層302係晶格匹配或擬晶格匹配於第2半導體結晶層104。第4半導體結晶層302之電子親和力Ea4 係小於第2半導體結晶層之電子親和力Ea2 。
有藉由具有第4半導體結晶層302而得到相同於將第2半導體結晶層104設為P型時之效果之狀況。也就是說，第4半導體結晶層302係抑制形成於第3半導體結晶層202和第1半導體結晶層106之界面附近之電子雲擴散至第2半導體結晶層104之內部。結果，更加地提高該界面之電子雲密度，提高藉由閘極電極所造成之通道電子之控制性。場效電晶體300之構造係也可以掌握作為半導體基板之構造。
第7圖係顯示做為本發明之實施形態之場效電晶體400之剖面例。場效電晶體400係除了具有溝(recess)部402之點以外，具有相同於場效電晶體300之構造。因此，就不同之構造在以下進行說明。
閘極電極118、閘極絕緣層112以及第1半導體結晶層106係以上述順序來配置之方向作為第1方向，源極電極114、閘極電極118以及汲極電極116係以上述順序來配置之方向作為第2方向。第1方向和第2方向係位處於實質垂直地交叉之關係。在第1方向，在屬於鄰接於閘極電極118之區域之閘極下區域，形成有第1半導體結晶層106。藉由形成有第1半導體結晶層106而有得到增大載體移動率之效果之情形。
另一方面，在閘極下區域和源極電極114之間，並無形成第1半導體結晶層106和第3半導體結晶層202，在閘極下區域和汲極電極116之間，並無形成第1半導體結晶層106和第3半導體結晶層202。也就是說，在閘極下區域和源極電極114之間、以及在閘極下區域和汲極電極116之間，形成有無形成第1半導體結晶層106和第3半導體結晶層202之溝部402。
藉由存在溝部402而抑制載體對於閘極絕緣層112和第1半導體結晶層106之界面或第1半導體結晶層106和第3半導體結晶層202之界面之注入，載體係注入至第3半導體結晶層202和第2半導體結晶層104之界面附近。結果，場效電晶體400之導通(ON)特性係變得良好。
此外，可以在第1方向，在鄰接於源極電極114之源極下區域，形成第1半導體結晶層106和第3半導體結晶層202，可以在第1方向，在鄰接於汲極電極116之汲極下區域，形成第1半導體結晶層106和第3半導體結晶層202。在該情形下，在閘極下區域和源極下區域之間、以及在閘極下區域和汲極下區域之間，形成無形成第1半導體結晶層106和第3半導體結晶層202之溝部。
(實施例1)
第8圖係顯示做為本發明之實施例之場效電晶體500之剖面圖。第9圖至第14圖係顯示場效電晶體500之製造途中之剖面圖。
如第9圖所示，準備P型之InP基板502，在InP基板502之(001)面上，以磊晶來成長P型之InGaAs層504和I型之InP層506。InGaAs層504之組成係設為In0.53 Ga0.47 As，P型不純物之濃度係設為3×1016 cm-3 。此外，在InP層506之上，形成有用以抑制第ⅤB族原子之脫離之犧牲保護層508。作為犧牲保護層508係形成厚度6nm之Al2 O3 。
如第10圖所示，形成遮罩510，以離子注入Si原子。離子注入之注入能量係設為30keV，注入量係設為2×1014 cm-2 。
如第11圖所示，使用RTA(Rapid thermal anneal：快速熱退火)法而活化注入之Si。藉此而形成InGaAs層504之N型層512和InP層506之N型層514。RTA之條件係設為600℃、10秒鐘。
如第12圖所示，剝離犧牲保護層508而潔淨表面。作為犧牲保護層508之剝離及表面潔淨係進行藉由緩衝氫氟酸(BHF)所進行之蝕刻、藉由稀氫氟酸(DHF)和氫氧化銨(NH4 OH)所進行之蝕刻。
如第13圖所示，形成Al2 O3 層516及TaN層518。Al2 O3 層516係藉由ALD法而以13nm之厚度來形成。TaN層518係藉由離子束濺鍍法而以30nm之厚度來形成。
如第14圖所示，形成源極及汲極之接觸孔，在該接觸孔，形成源極電極520及汲極電極522。接觸孔之形成係首先藉由使用SF6 來作為蝕刻氣體之反應性離子蝕刻，而乾式蝕刻TaN層518，接著，藉由以BHF作為蝕刻液之濕式蝕刻而蝕刻Al2 O3 層516。在形成遮罩後，藉由蒸鍍法形成Ti及Au之層積膜，藉由剝離遮罩之剝離法而形成源極電極520及汲極電極522。
此外，在形成遮罩後，藉由蒸鍍法形成Ti及Au之層積膜，藉由剝離遮罩之剝離法而形成閘極電極524，藉由使用SF6 來作為蝕刻氣體之反應性離子蝕刻，而乾式蝕刻TaN層518，進行閘極電極524之形成及電極間分離。藉此而製造第8圖所示之場效電晶體500。
作為比較例係製造不具有InP層506之場效電晶體。該情形時之InGaAs層之厚度係設成相同於InGaAs層504之厚度加入InP層506厚度之厚度。
第15圖係顯示場效電晶體500之通道移動率相對於表面電子濃度之實驗資料來對比於比較例之場效電晶體之圖形。得知場效電晶體500係參照於「InP(4nm)/InGaAs」之圓記號之資料，比起參照於「InGaAs」之四角記號之比較例通道移動率變大。也就是說，顯示藉由具有對應於第1半導體結晶層106之InP層506而增大場效電晶體500之通道移動率。
(實施例2)
第16圖係顯示做為本發明之其他之實施例之場效電晶體600之剖面圖。場效電晶體600係不具有場效電晶體500之InP層506之N型層514。
第17圖至第24圖係顯示場效電晶體600之製造途中之剖面圖。相同於實施例1，如第17圖所示，在P型之InP基板502上，以磊晶來成長P型之InGaAs層504和I型之InP層506，在InP層506之上形成犧牲保護層508。各層之組成、不純物濃度、厚度等係相同於實施例1。此外，在犧牲保護層508上形成遮罩510。遮罩510係光阻劑膜，以覆蓋形成有閘極電極524之區域的方式形成遮罩510。
如第18圖所示，以遮罩510作為遮蔽膜，藉由蝕刻而去除犧牲保護層508和InP層506。接著，如第19圖所示，將遮罩510仍然使用在遮蔽膜，在經去除犧牲保護層508和InP層506之區域之InGaAs層504，離子注入Si原子。離子注入之注入能量及注入量係相同於實施例1而設為30keV及2×1014 cm-2 。
如第20圖所示，藉由灰化(ashing)而去除遮罩510。藉由該灰化而形成氧化物602。在蝕刻氧化物602而去除之後，如第21圖所示，形成相同於犧牲保護層508之犧牲保護層604。然後，使用RTA法而活化注入之Si。藉此而在InGaAs層504形成N型層512。RTA之條件係相同於實施例1而設為600℃、10秒鐘。
如第22圖所示，相同於實施例1剝離犧牲保護層508及犧牲保護層604，潔淨表面，如第23圖所示，相同於實施例1形成Al2 O3 層516及TaN層518。接著，如第24圖所示，形成源極及汲極之接觸孔，在該接觸孔，相同於實施例1形成源極電極520及汲極電極522。
此外，相同於實施例1，在形成遮罩後，藉由蒸鍍法而形成Ti及Au之層積膜，藉由剝離遮罩之剝離法而形成閘極電極524，藉由使用SF6 來作為蝕刻氣體之反應性離子蝕刻，而乾式蝕刻TaN層518，進行閘極電極524之形成及電極間分離。藉此而製造第16圖所示之場效電晶體600。實施例2之場效電晶體600係經過前述之製造過程，並無形成InP層506之N型層514。在實施例1之場效電晶體500，源極-汲極間之電壓係施加於InGaAs層504之N型層512和InP層506之N型層514之兩者。另一方面，在本實施例2之場效電晶體600，源極-汲極間之電壓係僅施加於InGaAs層504之N型層512。
實施例1之場效電晶體500和實施例2之場效電晶體600皆是期待在InGaAs層504和InP層506之界面形成2次元電子氣體而進行設計，但是，也有可能在屬於閘極絕緣層之Al2 O3 層516和InP層506之界面形成2次元電子氣體。在本實施例2之場效電晶體600，於InP層506，並無形成N型層，因此，縱然即使是在Al2 O3 層516和InP層506之界面，形成有2次元電子氣體，也降低這氣體發揮作為通道功能之可能性。因此，使得形成於由於載體陷阱所造成之散亂之影響小之界面(InGaAs層504和InP層506之界面)之2次元電子氣體，發揮作為支配性通道之功能，提高場效電晶體600之性能。
第25圖係顯示以電子顯微鏡來觀察場效電晶體600之閘極電極端部之剖面之相片。第26圖係顯示以電子顯微鏡來觀察場效電晶體600之閘極電極中央部之剖面之相片。可以確認能夠在閘極電極端部去除InP層506。
第27圖係顯示場效電晶體600之汲極電壓相對於汲極電流特性(Vd-Id特性)。為場效電晶體600之通道長度係1μm之情形之結果。在第27圖，顯示閘極電壓由0V開始至+1.6V為止，以0.2V之刻度來進行變化之狀態。由Vd-Id特性而得知由閘極電壓所造成之汲極電流之控制性良好。
第28圖係一併顯示場效電晶體600之閘極電壓相對於汲極電流特性(Vg-Id特性)和互導(mutual conductance)。為場效電晶體600之通道長度係6μm之情形。汲極電壓係50mV。得知由閘極電壓所造成之汲極電流之開關特性良好。顯示互導之波峰值係大約13mS/mm。
第29圖係顯示場效電晶體600之通道移動率相對於表面電子濃度之實驗資料之圖形。通道移動率係以波峰值顯示大約5600(cm2 /Vs)之高值。比起第15圖所示之場效電晶體500之通道移動率，發現極大之改善。
於申請專利範圍、說明書及圖式中所示之各處理之實行順序只要無特別地明示「更加前面」、「之前」等，或者，將先前處理之輸出使用於之後的處，則應該留意能夠以任意之順序來實現。關於申請專利範圍、說明書及圖式中之動作流程，即使是權宜地使用「首先」、「接著」等進行說明，也未必意味需以該順序來實施。
100．．．場效電晶體
102．．．基底基板
104．．．第2半導體結晶層
106．．．第1半導體結晶層
108．．．第2N型區域
110．．．第1N型區域
112．．．閘極絕緣層
114．．．源極電極
116．．．汲極電極
118．．．閘極電極
200．．．場效電晶體
202．．．第3半導體結晶層
204．．．第3N型區域
300．．．場效電晶體
302．．．第4半導體結晶層
400．．．場效電晶體
402．．．溝部
500．．．場效電晶體
502．．．InP基板
504．．．InGaAs層
506．．．InP層
508．．．犧牲保護層
510．．．遮罩
512．．．N型層
514．．．N型層
516．．．Al2 O3 層
518．．．TaN層
520．．．源極電極
522．．．汲極電極
524．．．閘極電極
600．．．場效電晶體
602．．．氧化物
604．．．犧牲保護層
第1圖係顯示場效電晶體100之剖面例。
第2圖係顯示在場效電晶體100之製造例之製造途中之剖面例。
第3圖係顯示在場效電晶體100之製造例之製造途中之剖面例。
第4圖係顯示在場效電晶體100之製造例之製造途中之剖面例。
第5圖係顯示場效電晶體200之剖面例。
第6圖係顯示場效電晶體300之剖面例。
第7圖係顯示場效電晶體400之剖面例。
第8圖係顯示場效電晶體500之剖面例。
第9圖係顯示場效電晶體500之製造途中之剖面圖。
第10圖係顯示場效電晶體500之製造途中之剖面圖。
第11圖係顯示場效電晶體500之製造途中之剖面圖。
第12圖係顯示場效電晶體500之製造途中之剖面圖。
第13圖係顯示場效電晶體500之製造途中之剖面圖。
第14圖係顯示場效電晶體500之製造途中之剖面圖。
第15圖係顯示場效電晶體500之通道移動率相對於表面電子濃度之實驗資料來對比於比較例之場效電晶體之圖形。
第16圖係顯示場效電晶體600之剖面例。
第17圖係顯示場效電晶體600之製造途中之剖面圖。
第18圖係顯示場效電晶體600之製造途中之剖面圖。
第19圖係顯示場效電晶體600之製造途中之剖面圖。
第20圖係顯示場效電晶體600之製造途中之剖面圖。
第21圖係顯示場效電晶體600之製造途中之剖面圖。
第22圖係顯示場效電晶體600之製造途中之剖面圖。
第23圖係顯示場效電晶體600之製造途中之剖面圖。
第24圖係顯示場效電晶體600之製造途中之剖面圖。
第25圖係顯示以電子顯微鏡來觀察場效電晶體600之閘極電極端部之剖面之相片。
第26圖係顯示以電子顯微鏡來觀察場效電晶體600之閘極電極中央部之剖面之相片。
第27圖係顯示場效電晶體600之汲極電壓相對於汲極電流特性(Vd-Id特性)。
第28圖係一起顯示場效電晶體600之閘極電壓相對於汲極電流特性(Vg-Id特性)和互導(mutual conductance)。
第29圖係顯示場效電晶體600之通道移動率相對於表面電子濃度之實驗資料之圖形。
100．．．場效電晶體
102．．．基底基板
104．．．第2半導體結晶層
106．．．第1半導體結晶層
108．．．第2N型區域
110．．．第1N型區域
112．．．閘極絕緣層
114．．．源極電極
116．．．汲極電極
118．．．閘極電極

Claims (23)

  1. 一種場效電晶體，係具有：閘極絕緣層、與前述閘極絕緣層相接之第1半導體結晶層、以及晶格匹配或擬晶格匹配於前述第1半導體結晶層之第2半導體結晶層，前述閘極絕緣層、前述第1半導體結晶層以及前述第2半導體結晶層係以前述閘極絕緣層、前述第1半導體結晶層、前述第2半導體結晶層之順序進行配置，前述第1半導體結晶層係Inx1 Ga1-x1 Asy1 P1-y1 (0<x1≦1、0≦y1≦1)，前述第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，前述第1半導體結晶層之電子親和力Ea1 係小於前述第2半導體結晶層之電子親和力Ea2 ，其中，在前述第2半導體結晶層之至少一部分，包含顯示P型傳導型之不純物。
  2. 如申請專利範圍第1項所述之場效電晶體，其中，前述第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2>y1)。
  3. 如申請專利範圍第2項所述之場效電晶體，其中，前述第1半導體結晶層中之As原子濃度係1%以下。
  4. 如申請專利範圍第1項所述之場效電晶體，其中，復具有晶格匹配或擬晶格匹配於前述第2半導體結晶層之第3半導體結晶層，前述第3半導體結晶層係配置在前述第1半導體結晶層和前述第2半導體結晶層之間，前述第3半導體結晶層係Alx3 Inx4 Ga1-x3-x4 Asy3 P1-y3 (0<x3<1、0≦x4<1、0<x3+x4<1、0≦y3≦1)，前述第3 半導體結晶層之電子親和力Ea3 係小於前述第2半導體結晶層之電子親和力Ea2 。
  5. 如申請專利範圍第1項所述之場效電晶體，其中，復具有與前述閘極絕緣層相接之閘極電極，前述閘極電極、前述閘極絕緣層以及前述第1半導體結晶層係以前述閘極電極、前述閘極絕緣層、前述第1半導體結晶層之順序進行配置，前述閘極絕緣層和前述第1半導體結晶層係滿足數學式1之關係；(數學式1)(ε1 ‧d0 )/(ε0 ‧d1 )>V/δ但是，d0 及ε0 係表示夾在於前述閘極電極和前述第2半導體結晶層之閘極下區域之前述閘極絕緣層之厚度和比介電係數，d1 及ε1 係表示前述閘極下區域之前述第1半導體結晶層之厚度和比介電係數，V係表示施加至前述閘極電極之前述場效電晶體之臨限值以上電壓之施加電壓而為δ=Ea2 -Ea1 。
  6. 如申請專利範圍第1項所述之場效電晶體，其中，前述第2半導體結晶層係具有：接合在前述第1半導體結晶層且不包含前述不純物之無摻雜層；以及，接合在前述無摻雜層且包含前述不純物之摻雜層。
  7. 如申請專利範圍第6項所述之場效電晶體，其中，前述無摻雜層之厚度係20nm以下。
  8. 如申請專利範圍第1項所述之場效電晶體，其中，復具 有具P型傳導型之第4半導體結晶層，前述閘極絕緣層、前述第2半導體結晶層以及前述第4半導體結晶層係以前述閘極絕緣層、前述第2半導體結晶層、前述第4半導體結晶層之順序進行配置，前述第4半導體結晶層係晶格匹配或擬晶格匹配於前述第2半導體結晶層，前述第4半導體結晶層之電子親和力Ea4 係小於前述第2半導體結晶層之電子親和力Ea2 。
  9. 如申請專利範圍第1項所述之場效電晶體，其中，復具有與前述閘極絕緣層相接之閘極電極、源極電極和汲極電極，前述閘極電極、前述閘極絕緣層以及前述第1半導體結晶層係以前述閘極電極、前述閘極絕緣層、前述第1半導體結晶層之順序配置在第1方向，前述閘極電極、前述之源極電極以及前述之汲極電極係以前述源極電極、前述閘極電極、前述汲極電極之順序配置在垂直於前述第1方向之第2方向，在前述閘極電極和前述第1方向，於鄰接之閘極下區域，形成前述第1半導體結晶層，在前述源極電極和前述閘極下區域之間或者是在前述之第1方向而鄰接於前述源極電極之源極下區域和前述閘極下區域之間，不形成前述第1半導體結晶層，在前述汲極電極和前述閘極下區域之間或者是在前述之第1方向而鄰接於前述汲極電極之汲極下區域和前述閘極下區域之間，不形成前述第1半導體結晶層。
  10. 如申請專利範圍第1項所述之場效電晶體，其中，復具有與前述閘極絕緣層相接之閘極電極、源極電極和汲極 電極，前述閘極電極、前述閘極絕緣層、前述第1半導體結晶層以及前述第2半導體結晶層係以前述閘極電極、前述閘極絕緣層、前述第1半導體結晶層、前述第2半導體結晶層之順序配置在第1方向，前述閘極電極、前述源極電極以及前述汲極電極係以前述源極電極、前述閘極電極、前述汲極電極之順序配置在垂直於前述第1方向之第2方向，在前述第1方向中鄰接於前述閘極電極之閘極下區域，形成前述第1半導體結晶層及前述第2半導體結晶層，在前述第1方向中鄰接於前述源極電極之源極下區域以及在前述第1方向中鄰接於前述汲極電極之汲極下區域，形成前述第2半導體結晶層，在前述源極下區域和前述閘極下區域之間之前述第2半導體結晶層以及在前述汲極下區域和前述閘極下區域之間之前述第2半導體結晶層，摻雜生成載體之不純物原子，在前述源極電極或前述源極下區域和前述閘極下區域之間之前述第1半導體結晶層以及在前述汲極電極或前述汲極下區域和前述閘極下區域之間之前述第1半導體結晶層，不摻雜生成前述載體之前述不純物原子。
  11. 如申請專利範圍第1項所述之場效電晶體，其中，復具有將包含前述閘極絕緣層、前述第1半導體結晶層和前述第2半導體結晶層之層積構造體予以支持之基底基板，前述基底基板係從由單晶GaAs所構成之基板、由單晶InP所構成之基板、由單晶Si所構成之基板以及 SOI(Silicon on Insulator：絕緣層上覆矽)基板所構成之群組而選出之一基板。
  12. 一種半導體基板，係具備：基底基板、設置於前述基底基板上方之第2半導體結晶層、以及晶格匹配或擬晶格匹配於前述第2半導體結晶層之第1半導體結晶層，前述第1半導體結晶層係Inx1 Ga1-x1 Asy1 P1-y1 (0<x1≦1、0≦y1≦1)，前述第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2≠y1)，前述第1半導體結晶層之電子親和力Ea1 係小於前述第2半導體結晶層之電子親和力Ea2 ，其中，在前述第2半導體結晶層之至少一部分，包含顯示P型傳導型之不純物。
  13. 如申請專利範圍第12項所述之半導體基板，其中，前述第2半導體結晶層係Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1、y2>y1)。
  14. 如申請專利範圍第13項所述之半導體基板，其中，前述第1半導體結晶層中之As原子濃度係1%以下。
  15. 如申請專利範圍第12項所述之半導體基板，其中，復具有晶格匹配或擬晶格匹配於前述第2半導體結晶層之第3半導體結晶層，前述第3半導體結晶層係配置在前述第1半導體結晶層和前述第2半導體結晶層之間，前述第3半導體結晶層係Alx3 Inx4 Ga1-x3-x4 Asy3 P1-y3 (0<x3<1、0≦x4<1、0<x3+x4<1、0≦y3≦1)，前述第3半導體結晶層之電子親和力Ea3 係小於前述第2半導體結晶層之電子親和力Ea2 。
  16. 如申請專利範圍第12項所述之半導體基板，其中，前述第2半導體結晶層係具有：接合在前述第1半導體結晶層且不包含前述不純物之無摻雜層；以及，接合在前述無摻雜層且包含前述不純物之摻雜層。
  17. 如申請專利範圍第16項所述之半導體基板，其中，前述無摻雜層之厚度係20nm以下。
  18. 如申請專利範圍第12項所述之半導體基板，其中，復具有具P型傳導型之第4半導體結晶層，前述第1半導體結晶層、前述第2半導體結晶層以及前述第4半導體結晶層係以前述第1半導體結晶層、前述第2半導體結晶層、前述第4半導體結晶層之順序進行配置，前述第4半導體結晶層係晶格匹配或擬晶格匹配於前述第2半導體結晶層，前述第4半導體結晶層之電子親和力Ea4 係小於前述第2半導體結晶層之電子親和力Ea2 。
  19. 如申請專利範圍第12項所述之半導體基板，其中，前述基底基板係從由單晶GaAs所構成之基板、由單晶InP所構成之基板、由單晶Si所構成之基板以及SOI(Silicon on Insulator：絕緣層上覆矽)基板所構成之群組而選出之一基板。
  20. 一種半導體基板之製造方法，係具有：在基底基板上，以磊晶成長第2半導體結晶層之階段；以及，在前述第2半導體結晶層上，以磊晶成長第1半導 體結晶層之階段；在以磊晶成長前述第2半導體結晶層之階段，成長前述第2半導體結晶層為Inx2 Ga1-x2 Asy2 P1-y2 (0≦x2≦1、0≦y2≦1)，在以磊晶成長前述第1半導體結晶層之階段，成長前述第1半導體結晶層為Inx1 Ga1-x1 Asy1 P1-y1 (0<x1≦1、0≦y1≦1、y1≠y2)，晶格匹配或擬晶格匹配於前述第2半導體結晶層，前述第1半導體結晶層之電子親和力Ea1 小於前述第2半導體結晶層之電子親和力Ea2 ，而成長前述第1半導體結晶層和前述第2半導體結晶層，其中，在前述第2半導體結晶層之至少一部分，包含顯示P型傳導型之不純物。
  21. 一種場效電晶體之製造方法，係具有：與申請專利範圍第12項所記載之半導體基板之前述第1半導體結晶層相接而形成絕緣層之階段；以及，與前述絕緣層相接而形成成為場效電晶體之閘極電極之導電層之階段。
  22. 如申請專利範圍第21項所述之場效電晶體之製造方法，其中，在形成前述絕緣層之階段前，具有：在前述第1半導體結晶層之上方，形成覆蓋形成有前述閘極電極之區域之遮罩之階段；藉由將前述遮罩使用於遮蔽膜之蝕刻而去除由前述遮罩所覆蓋區域以外之前述第1半導體結晶層之階段；以及， 在前述第2半導體結晶層經去除前述第1半導體結晶層之區域，藉由將前述遮罩使用於遮蔽膜之離子注入而摻雜不純物原子之階段。
  23. 如申請專利範圍第21項所述之場效電晶體之製造方法，其中，前述之絕緣層係藉由包含還原材料之氛圍之ALD法或MOCVD法而形成。
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