JPS60223163A - 電界効果素子 - Google Patents
電界効果素子Info
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- JPS60223163A JPS60223163A JP7895584A JP7895584A JPS60223163A JP S60223163 A JPS60223163 A JP S60223163A JP 7895584 A JP7895584 A JP 7895584A JP 7895584 A JP7895584 A JP 7895584A JP S60223163 A JPS60223163 A JP S60223163A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｓ＋−８ｔＯ，以外の半導体−絶縁膜界面で
良好な界面を得るための電界効果素子の構造を与えるも
のである。
良好な界面を得るための電界効果素子の構造を与えるも
のである。
（従来技術とその問題点）
Ｓ ｉ −８ｉＯｓ系は界面準位密度が低くほぼ理想的
な界面である。しかしＳｔデバイスよシ高運のデバイス
を得るために、有効質量が小さく、キャリアの易動度の
大きい、Ｇｅや或はＧａＡｓ等のＩ−Ｖ族半導体で、集
積回路を作ろうとすると、界面状態の少ない絶縁膜の組
合せが得られない。このことが、これらの半導体を集積
化する上で大きな障害となっている。
な界面である。しかしＳｔデバイスよシ高運のデバイス
を得るために、有効質量が小さく、キャリアの易動度の
大きい、Ｇｅや或はＧａＡｓ等のＩ−Ｖ族半導体で、集
積回路を作ろうとすると、界面状態の少ない絶縁膜の組
合せが得られない。このことが、これらの半導体を集積
化する上で大きな障害となっている。
一方、例えばＡｌＸＧａ １−ｘＡｌｌ−ＧａＡＩＩ
（ｘ ＝ ０．３ ）のへテロ接合では、界面はＰ！は
理想的な特性を示すが、Ａｄ ｘＧａ ｔ−１層が完全
な絶縁膜ではないために、界面に乗置方向に電流が流れ
る。このためＧ ａＡ ｓ系で理想的な界面を得るため
の一つの方法として、第１図−（１）に示すようなＭｅ
ｔａ Ｉ Ｓ １０ ｓ −Ａｌ ｘ Ｇａ ５−ｘ
Ａ ｍ −Ｇ ａＡ ｓ構造が考えられた。ＧａＡｓ基
板１の上にＡＪｘＧａ ｔ−ＸＡｓ層２をエピタキシア
ル成長し、その上に酸化膜５ｔＯ１３を成長する。この
上に金属電極４を形成する。第１図−（２）にエネルギ
バンド構造を示す。半導体基板１の伝導帯５、価電子帯
６．７工ルミ準位７、半導体＠２の伝導帯７、価電子帯
８、絶縁＠３の伝導帯９、価電価子帯１０の形を電極４
に正のバイアスを印加し、電極４のフェルミ準位１１が
、基板のフェルミ準位７に対して低い位置にある場合に
ついて示している。この構造では電極４へのバイアスに
よって半導体１と２の界面１２にチャンネル１３が形成
され、電界効果トランジスターとして動作させることが
出来る。界面１２はエピタキシアル技術によって界面準
位密度の低い理想的な界面が形成される。ところで、絶
縁膜３がなく、半導体膜２のみが存在する時には、電子
１３が、半導体２を通って電極４にリークするが、第１
図−（２）のように絶縁絶縁膜３を半導体膜２とゲート
電極４の間にはさむことによって、このリーク電流をカ
ットすることが出来る。こうして、Ｇ ａ Ａ ＠の高
易動度を利用した高速のＭ Ｉ Ｓ （Ｍｅｔａｌ−Ｉ
ｎｇｎｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）電
界効果トランジスターが構成される。
（ｘ ＝ ０．３ ）のへテロ接合では、界面はＰ！は
理想的な特性を示すが、Ａｄ ｘＧａ ｔ−１層が完全
な絶縁膜ではないために、界面に乗置方向に電流が流れ
る。このためＧ ａＡ ｓ系で理想的な界面を得るため
の一つの方法として、第１図−（１）に示すようなＭｅ
ｔａ Ｉ Ｓ １０ ｓ −Ａｌ ｘ Ｇａ ５−ｘ
Ａ ｍ −Ｇ ａＡ ｓ構造が考えられた。ＧａＡｓ基
板１の上にＡＪｘＧａ ｔ−ＸＡｓ層２をエピタキシア
ル成長し、その上に酸化膜５ｔＯ１３を成長する。この
上に金属電極４を形成する。第１図−（２）にエネルギ
バンド構造を示す。半導体基板１の伝導帯５、価電子帯
６．７工ルミ準位７、半導体＠２の伝導帯７、価電子帯
８、絶縁＠３の伝導帯９、価電価子帯１０の形を電極４
に正のバイアスを印加し、電極４のフェルミ準位１１が
、基板のフェルミ準位７に対して低い位置にある場合に
ついて示している。この構造では電極４へのバイアスに
よって半導体１と２の界面１２にチャンネル１３が形成
され、電界効果トランジスターとして動作させることが
出来る。界面１２はエピタキシアル技術によって界面準
位密度の低い理想的な界面が形成される。ところで、絶
縁膜３がなく、半導体膜２のみが存在する時には、電子
１３が、半導体２を通って電極４にリークするが、第１
図−（２）のように絶縁絶縁膜３を半導体膜２とゲート
電極４の間にはさむことによって、このリーク電流をカ
ットすることが出来る。こうして、Ｇ ａ Ａ ＠の高
易動度を利用した高速のＭ Ｉ Ｓ （Ｍｅｔａｌ−Ｉ
ｎｇｎｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）電
界効果トランジスターが構成される。
しかしながらこの構造では、半導体層２と絶縁膜３の間
の界面１４にチャンネル電子１５がわずかながら形成さ
れ、ゲートを深くバイアスする時は、ここに多量の電子
が蓄積される可能性がある。
の界面１４にチャンネル電子１５がわずかながら形成さ
れ、ゲートを深くバイアスする時は、ここに多量の電子
が蓄積される可能性がある。
すると一定のゲート電圧に対して、チャンネル１３にあ
る電子が減るから、ＦＥτのトランスコンダクタンスが
減少し、性能が落ちる。
る電子が減るから、ＦＥτのトランスコンダクタンスが
減少し、性能が落ちる。
（発明の目的）
本発明の目的はこの問題点を解決する構造の電界効果素
子を提供することである。
子を提供することである。
（発明の構成）
本発明は、半導体基板上に、基板よシ広いバンドギャッ
プの半導体膜が形成され、その上に絶縁膜が形成され更
にその上にゲート電極が設けられた電界効果素子におい
て、絶縁膜に接する半導体膜の伝導帯の底あるいは価電
子帯の上端の傾きが基板側へ向くように連続的に変わっ
ていることを特徴とする電界効果素子である。
プの半導体膜が形成され、その上に絶縁膜が形成され更
にその上にゲート電極が設けられた電界効果素子におい
て、絶縁膜に接する半導体膜の伝導帯の底あるいは価電
子帯の上端の傾きが基板側へ向くように連続的に変わっ
ていることを特徴とする電界効果素子である。
（実施例）
第２図は本発明の第１の実施例を示す図である。
第２図−（１）に本発明で提案する構造を示す。第１図
に示した従来の素子構造との違いは、半導体膜２′ の
構成にある。従来の構造では第１図の半導体膜２が、Ａ
ＪＩ、Ｇａ 、−ｘＡｓで例えばｘ＝０．３の均一な混
晶を用いていた。このため、第１図−（２）のバンド図
でＡ匂Ｇｍ 、−ｘＡｓの伝導帯７と価電子帯８のギャ
ップが一様である。ところで、第２図−（２）の半導体
膜２′ではＡｌｘ Ｇａ ｔ−ｘ Ａ ｓの混晶の組成
比Ｘを連続的に変えて行く、このような構造は例えば分
子線エピタキシアル技術でＡｌｌとＧａの分子線の比を
コントロールすることによって実現出来る。即ち界面１
２の近くでは組成比ｘ＝０．３とし、界面１６の近傍で
はｘ＝１となるようＫする。すると半導体膜Ａ＃ｘＧａ
１−ＸＡｓ （ｘ＝０．３〜１ ） １２’のバンド
構造は、第２図−（２）に示すように、伝導帯７′と制
電帯８′のようになシ、バンドギャップは界面１２から
界面１６へ近づくにつれて漸次広くなっている。逆に言
えば伝導帯の底が基板へ向かって傾斜している。この構
造では、ゲートに正のバイアスを印加した場合でも、伝
導帯７′は図で右下りになっておシ、第１図−（２）の
１５のようなチャンネルは形成されない。従って第１図
の従来例のようなチャンネル電子１３の損失はない。こ
うしてチャンネル電子の損失のないダイオードが形成さ
れる。
に示した従来の素子構造との違いは、半導体膜２′ の
構成にある。従来の構造では第１図の半導体膜２が、Ａ
ＪＩ、Ｇａ 、−ｘＡｓで例えばｘ＝０．３の均一な混
晶を用いていた。このため、第１図−（２）のバンド図
でＡ匂Ｇｍ 、−ｘＡｓの伝導帯７と価電子帯８のギャ
ップが一様である。ところで、第２図−（２）の半導体
膜２′ではＡｌｘ Ｇａ ｔ−ｘ Ａ ｓの混晶の組成
比Ｘを連続的に変えて行く、このような構造は例えば分
子線エピタキシアル技術でＡｌｌとＧａの分子線の比を
コントロールすることによって実現出来る。即ち界面１
２の近くでは組成比ｘ＝０．３とし、界面１６の近傍で
はｘ＝１となるようＫする。すると半導体膜Ａ＃ｘＧａ
１−ＸＡｓ （ｘ＝０．３〜１ ） １２’のバンド
構造は、第２図−（２）に示すように、伝導帯７′と制
電帯８′のようになシ、バンドギャップは界面１２から
界面１６へ近づくにつれて漸次広くなっている。逆に言
えば伝導帯の底が基板へ向かって傾斜している。この構
造では、ゲートに正のバイアスを印加した場合でも、伝
導帯７′は図で右下りになっておシ、第１図−（２）の
１５のようなチャンネルは形成されない。従って第１図
の従来例のようなチャンネル電子１３の損失はない。こ
うしてチャンネル電子の損失のないダイオードが形成さ
れる。
第３図に本発明の第２の実施例を示す。ｐ型単結晶Ｇａ
Ａｓ基板１にｐ型不純物（例えばＺｎ）を素子分離領域
２２に選択的にイオン注入する（注入エネルギー５０
ｋｅ Ｖ、ドーズ量Ｉ Ｘ １６”ｔｓ−” ）。
Ａｓ基板１にｐ型不純物（例えばＺｎ）を素子分離領域
２２に選択的にイオン注入する（注入エネルギー５０
ｋｅ Ｖ、ドーズ量Ｉ Ｘ １６”ｔｓ−” ）。
しかる後、Ｎ型ソース・ドレーンとなるべき領域１６．
１７にＮ型不純物（例えばＳｅ）をイオン注入しくエネ
ルギー５０ｋｅＶ、ドーズ量５刈Ｑ”ｎ−”） 。
１７にＮ型不純物（例えばＳｅ）をイオン注入しくエネ
ルギー５０ｋｅＶ、ドーズ量５刈Ｑ”ｎ−”） 。
約７００ｔでアニールして、イオン注入したドナー及び
アクセプターを活性化する。
アクセプターを活性化する。
次にＡＩ ｘＧ ａ １−ｘＡ ｓ ２ ’を組成比Ｘ
を連続的に変えながら成長する。次に絶縁膜ＳＩ０．３
をスパッター法で成長し、ゲート電極４を１’で形成す
る。
を連続的に変えながら成長する。次に絶縁膜ＳＩ０．３
をスパッター法で成長し、ゲート電極４を１’で形成す
る。
更に絶縁層３′を形成し、ソース・ドレーンにコンタク
ト１８．１９を開口し、ＡＩ電極２ｏ及び２１を形成す
る。以上の工程によって、電界効果トランジスタが出来
る。このトランジス＆ハケート電極直下が第２図で示し
た第１の実施例の構造となっておシ、半導体膜２′のバ
ンドギャップが第２図−（２）のように連続的に変化し
ている。従つて、第１図−（２）の１５のような余計な
チャンネルが形成されず、全ての電子が第２図−（２）
のチャンネル１３に集中される。従って電子密度の損失
がなく、トランスコンダクタンスの大きいトランジスタ
が実現出来る。
ト１８．１９を開口し、ＡＩ電極２ｏ及び２１を形成す
る。以上の工程によって、電界効果トランジスタが出来
る。このトランジス＆ハケート電極直下が第２図で示し
た第１の実施例の構造となっておシ、半導体膜２′のバ
ンドギャップが第２図−（２）のように連続的に変化し
ている。従つて、第１図−（２）の１５のような余計な
チャンネルが形成されず、全ての電子が第２図−（２）
のチャンネル１３に集中される。従って電子密度の損失
がなく、トランスコンダクタンスの大きいトランジスタ
が実現出来る。
第３図の実施例ではｐ型のＧａＡｓ基板を用いているが
、半絶縁性のＧａＡ＋ｑ基板の上にｎ型Ｇ ａ Ａ ｓ
を成長し、適描な素子間分離を行ったものでもよい。
、半絶縁性のＧａＡ＋ｑ基板の上にｎ型Ｇ ａ Ａ ｓ
を成長し、適描な素子間分離を行ったものでもよい。
第３図の実施例では、トランジスタを集積化した時に、
トランジスタ間の分離領域にもゲート領域と同様に、バ
ンドギャップが連続的に変る半導体層２′と絶縁膜層３
を用いている。更に絶縁膜層３′を厚く形成している。
トランジスタ間の分離領域にもゲート領域と同様に、バ
ンドギャップが連続的に変る半導体層２′と絶縁膜層３
を用いている。更に絶縁膜層３′を厚く形成している。
このような構造によって素子間の分離を完全に行なうこ
とが出来る。
とが出来る。
更にｐ型不純物層２２を用いれば、素子間分離は完全に
なるので、必要に応じてｐ層をつけ加えることも出来る
。
なるので、必要に応じてｐ層をつけ加えることも出来る
。
第３図の実施例ではｐ型の単結晶Ｇ ａ Ａ ｔｘ基板
を用いているが１．半絶縁性の単結晶Ｇ ａ Ａ ａ基
板の上にｎ型Ｇ ａ Ａ ｓ層をエピタキシャル成長し
、ｎ型ＧａＡｓ層の素子分離領域にプロトンを選択的に
イオン注入することによって素子分離を行ってもよい。
を用いているが１．半絶縁性の単結晶Ｇ ａ Ａ ａ基
板の上にｎ型Ｇ ａ Ａ ｓ層をエピタキシャル成長し
、ｎ型ＧａＡｓ層の素子分離領域にプロトンを選択的に
イオン注入することによって素子分離を行ってもよい。
第４図は本発明Ｑ第３の実施例である。ｐ型Ｇ ａＡ
ｓ基板１に、第２図及び第３図の実施例と同様の方法に
よってＡｌＸＧａ １−ｘＡｓ膜２’ （ｘ＝０．３〜
ｌ ）と絶縁膜３を形成する。第１回目のＡｌ蒸着とパ
タニングで、ＡＩｌゲート２３形成し、第２回目のＡｌ
蒸着とパタニングでＡＩｌゲート２４形成する。各ゲー
トを・−１，φ１．φ、、−４の４相のクロック信号で
駆動することによって電荷転送デバイス（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ＋ＣＩＢｖｉｃｉｒ、ＣＣＤ ）が構
成される。ＡＩｌゲート２３２４を第４図−（１）のよ
うに密接して形成するにはいくつかの方法が知られてい
る。第４図−（２）に−例を示すが、これは公知である
。先ずＧ ａ Ａ ｓ基板ｌの上にＡ＃ＸＧａ 、−Ｘ
Ａｓ Ｍｌ ２’及び絶縁膜３を形成後、Ａｌ蒸着し、
レジスト層を塗布してパタニングを行ない、レジストを
マスクにしてＡｔ’をエツチングする。すると第４ｍｌ
−（２＞のｌゲート２３及びレジスト層２５が形成さ
れる。
ｓ基板１に、第２図及び第３図の実施例と同様の方法に
よってＡｌＸＧａ １−ｘＡｓ膜２’ （ｘ＝０．３〜
ｌ ）と絶縁膜３を形成する。第１回目のＡｌ蒸着とパ
タニングで、ＡＩｌゲート２３形成し、第２回目のＡｌ
蒸着とパタニングでＡＩｌゲート２４形成する。各ゲー
トを・−１，φ１．φ、、−４の４相のクロック信号で
駆動することによって電荷転送デバイス（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ＋ＣＩＢｖｉｃｉｒ、ＣＣＤ ）が構
成される。ＡＩｌゲート２３２４を第４図−（１）のよ
うに密接して形成するにはいくつかの方法が知られてい
る。第４図−（２）に−例を示すが、これは公知である
。先ずＧ ａ Ａ ｓ基板ｌの上にＡ＃ＸＧａ 、−Ｘ
Ａｓ Ｍｌ ２’及び絶縁膜３を形成後、Ａｌ蒸着し、
レジスト層を塗布してパタニングを行ない、レジストを
マスクにしてＡｔ’をエツチングする。すると第４ｍｌ
−（２＞のｌゲート２３及びレジスト層２５が形成さ
れる。
次にレジストを被覆したま４Ａｇをシュウ酸で陽極化成
を行ない、アルミナ膜２７をゲート２３の側面に形成す
る。しかる後に、Ａ４をもう一度蒸着すると、ＡＩは第
４図−（２）のようにレジストの段差によって２４と２
６に分断される。そのあとレジスト２５を除去し、絶縁
膜をカッぐ−すると、第４図−（１）の構造が出来る。
を行ない、アルミナ膜２７をゲート２３の側面に形成す
る。しかる後に、Ａ４をもう一度蒸着すると、ＡＩは第
４図−（２）のようにレジストの段差によって２４と２
６に分断される。そのあとレジスト２５を除去し、絶縁
膜をカッぐ−すると、第４図−（１）の構造が出来る。
以上、ＳｉＯ，／Ａ匂Ｇａ １−ＸＡ＠／ＧａＡｓを例
として述べて来たが、本発明の考え方は十分に一般的な
ものであって、この材料の組合せのみに限定されるもの
ではなく、広い材料の組合せについて成立するものであ
る。又半導体基板としてはｎ型、ｐ型。
として述べて来たが、本発明の考え方は十分に一般的な
ものであって、この材料の組合せのみに限定されるもの
ではなく、広い材料の組合せについて成立するものであ
る。又半導体基板としてはｎ型、ｐ型。
真性半導体のいずれに対しても成立し、又チャンネル性
の伝導キャリアとして電子のみでなく、正孔についても
成立する。正孔の場合は第２図−（２）の半導体膜の価
電子帯の上端が基板へ向かって傾斜していればよい。又
以上の例は、半導体においては単結晶について述べたが
、考え方そのものは、非晶質の半導体にも拡張し得るも
のである。
の伝導キャリアとして電子のみでなく、正孔についても
成立する。正孔の場合は第２図−（２）の半導体膜の価
電子帯の上端が基板へ向かって傾斜していればよい。又
以上の例は、半導体においては単結晶について述べたが
、考え方そのものは、非晶質の半導体にも拡張し得るも
のである。
第１図（１）は半導体−半導体一絶縁膜−ゲート構造の
ダイオードの断面図。第１図（２）は第１図（１）のダ
イオードのバンド構造図。 第２図（１）は半導体−半導体一絶縁膜−ゲート構造の
ダイオードの断面図。第２図（２）は第２図（１）のダ
イオードのバンド構造図。 第３図は第２図の構造をゲート部に持つ電界効果トラン
ジスタの断面図。 第４図（１） 、 （２）は第２図の構造をゲート部に
持つＣＯＤ素子の断面図。 １・・・半導体基板、２ 、２＜−・・半導体膜、３・
・・絶縁膜、４・・・ゲート電極。 第１図 第２図 第３図 一３′ 第４図（１） ３ 一２′ 第４図（２） ２７ ２７ ２３ ２７ ２７
ダイオードの断面図。第１図（２）は第１図（１）のダ
イオードのバンド構造図。 第２図（１）は半導体−半導体一絶縁膜−ゲート構造の
ダイオードの断面図。第２図（２）は第２図（１）のダ
イオードのバンド構造図。 第３図は第２図の構造をゲート部に持つ電界効果トラン
ジスタの断面図。 第４図（１） 、 （２）は第２図の構造をゲート部に
持つＣＯＤ素子の断面図。 １・・・半導体基板、２ 、２＜−・・半導体膜、３・
・・絶縁膜、４・・・ゲート電極。 第１図 第２図 第３図 一３′ 第４図（１） ３ 一２′ 第４図（２） ２７ ２７ ２３ ２７ ２７
Claims (1)
- 半導体基板上に、基板よシ広いバンドギャップの半導体
膜が形成され、その上に絶縁膜が形成され、更にその上
にゲート電極が設けられ水電界効果素子において、絶縁
膜に接する半導体膜の伝導帯の底あるいは価電子帯の上
端の傾きが基板側へ向くように連続的に変わっているこ
とを特徴とする電界効果素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7895584A JPS60223163A (ja) | 1984-04-19 | 1984-04-19 | 電界効果素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7895584A JPS60223163A (ja) | 1984-04-19 | 1984-04-19 | 電界効果素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60223163A true JPS60223163A (ja) | 1985-11-07 |
Family
ID=13676307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7895584A Pending JPS60223163A (ja) | 1984-04-19 | 1984-04-19 | 電界効果素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027577A1 (ja) * | 2009-09-07 | 2011-03-10 | 住友化学株式会社 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
-
1984
- 1984-04-19 JP JP7895584A patent/JPS60223163A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027577A1 (ja) * | 2009-09-07 | 2011-03-10 | 住友化学株式会社 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
| JP2011077516A (ja) * | 2009-09-07 | 2011-04-14 | Sumitomo Chemical Co Ltd | 電界効果トランジスタ、半導体基板及び電界効果トランジスタの製造方法 |
| US8779471B2 (en) | 2009-09-07 | 2014-07-15 | Sumitomo Chemical Company, Limited | Field-effect transistor, semiconductor wafer, method for producing field-effect transistor and method for producing semiconductor wafer |
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