JP2010118463A - 電界効果型トランジスタ - Google Patents
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Abstract
【解決手段】基板の表面上に形成された第1導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第1導電型の拡散領域を備え、前記拡散領域が、式(1)Ns≧ε×Vmax/(q×t)(式中、εは前記チャネル層の誘電率[F/m]、Vmaxは前記電界効果型トランジスタの仕様最大電圧[V]、qは電荷量(1.609×10-19)[C]、tは前記基板の表面から前記拡散領域の底面までの距離[m]である)で表されるシート不純物濃度Ns[cm-2]を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。
【選択図】図1
Description
図9にヘテロ接合を利用した代表的な横型のnチャネル型FETの概略断面図を示す。図9のトランジスタでは、基板301上にチャネル層302が形成され、その上部に上記チャネル層302よりも大きなバンドギャップを持ったバリア層303が形成されている。互いに異なるバンドギャップを有するチャネル層302とバリア層303との界面にはヘテロ接合が形成されている。なお、ヘテロ接合界面の近傍には電子が高濃度で蓄積し、二次元電子ガス307が存在している。また、バリア層303には、ソース電極304、ドレイン電極306及びゲート電極305が形成されている。
図10は、図9に示したFETについて、ドレイン電極に電圧を印加した際の、ドレイン電極306下側の破線線分B−B’のエネルギーバンド図を示している。また、図11に、窒化物半導体を用いたFETにおいて、熱処理によりオーミックコンタクトを形成した場合における、ドレイン電極306下部の断面を透過型電子顕微鏡(TEM)で観察した写真を示す。
従って、ドレイン電極からのホールリークが防止された横型のFETの提供が望まれていた。
前記ドレイン電極の下部の前記チャネル層に第1導電型の拡散領域を備え、
前記拡散領域が、下記式(1)
Ns≧ε×Vmax/(q×t) (1)
(式中、εは前記チャネル層の誘電率[F/m]、Vmaxは前記電界効果型トランジスタの仕様最大電圧[V]、qは電荷量(1.609×10-19)[C]、tは前記基板の表面から前記拡散領域の底面までの距離[m]である)
で表されるシート不純物濃度Ns[cm-2]を有していることを特徴とする電界効果型トランジスタが提供される。
上記のように、本発明によれば、熱処理によりオーミックコンタクトを形成しても、ドレイン電極下部へのメタルの侵入により発生するホールリークを低減することが可能であり、FETの破壊電圧を向上できる。また、本発明によれば、特に大電力・高周波用途に有用である横型のFETが得られる。
また、ドレイン電極の下部にのみ拡散領域を形成すれば、特に、ソース電極から基板を介した電子の移動によるリーク電流、つまり、パラレルコンダクションを減少できる。
また、チャネル層がIII−N化合物半導体である場合、基板との格子不整合による転位が高密度で発生することにより、チャネル層(バリア層)内にメタルが侵入しやすい。このため、本発明は、チャネル層が、特にIII−N化合物半導体からなる場合に有効である。
また、バッファー層と、半導体テンプレート層と、半導体チャネル層と、バリア層とを備え、半導体チャネル層のバンドギャップが、半導体テンプレート層及びバリア層のバンドギャップより小さいことで、半導体チャネル層にキャリアを閉じ込めることができるため、半導体テンプレート層、バッファー層及び基板を介したキャリアの移動を低減できる。
また、バッファー層が、III−N化合物半導体層であり、半導体テンプレート層が、AlGaN層であり、半導体チャネル層が、GaN層であり、バリア層が、AlGaN層であり、ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのGaN層を介して、バリア層上に形成されていることで、よりリーク電流を減少できる。
基板は、特に限定されず、当該分野で公知の基板(例えば、導電性及び高抵抗(絶縁性)基板)をいずれも使用できる。ここで導電性基板とは、抵抗率が0.1[Ω・cm]以下の基板をいい、高抵抗基板とは、抵抗率が1000[Ω・cm]より大きい基板をいう。具体的な基板としては、Al、Cu等の金属基板、Si、Ge等の元素半導体基板、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体基板、SOI(Silicon on Insulator)基板、ガラスやプラスチック基板上に半導体層を積層した基板等が挙げられる。元素半導体基板、化合物半導体基板及び半導体層には、所定の抵抗率とするためにn型及び/又はp型の不純物が添加されていてもよい。本発明は、ドレイン電極から基板への大きな電界が生じる導電性基板を用いた場合に特に有効である。
上記基板の内、不純物がP又はAsであり、不純物濃度が7×1016[cm-3]以上のn+−Si基板、不純物がBであり、不純物濃度が2.5×1017[cm-3]以上のp+−Si基板が好適に使用できる。
第1導電型(p型又はn型)のチャネル層としては、特に限定されず、当該分野で公知の半導体からなる層をいずれも使用できる。例えば、Si、Ge等の元素半導体基板、シリコンゲルマニウム、AlGaAs、GaAs、InGaAs、ZnSe、AlGaN、GaN等の化合物半導体からなる層が挙げられる。これら例示の内、チャネル層は窒化物半導体からなることが好ましく、III−N化合物半導体(AlGaN、GaN等)からなることがより好ましい。特に、チャネル層をエピタキシャル成長法により形成する際に、転位が垂直に形成される、例えば、c面エピタキシャル成長させた窒化物半導体に有効である。
チャネル層は、例えば、MOCVD法のような当該分野で公知の方法により形成できる。
任意に設けられるその他の半導体層として、基板とチャネル層との間のバッファー層、チャネル層上のバリア層、バリア層上のキャップ層等が挙げられる。
バッファー層は、基板とチャネル層との格子不整合を緩和するために設けられる層である。そのため、バッファー層は、基板とできるだけ近い格子定数を有し、チャネル層と共通の原子を有することが好ましい。例えば、基板としてSi基板を、チャネル層としてGaN層を使用した場合、AlN層のようなIII−N化合物半導体からなる層、AlxGa1-xN/GaN(0≦x<1)からなる積層構造、SiC層を使用することが好ましい。バッファー層の厚さは、例えば、0.01〜10μmとできる。
上記他の半導体層は、例えば、MOCVD法のような当該分野で公知の方法により形成できる。
ドレイン電極の下部のチャネル層には第1導電型の拡散領域が形成される。拡散領域を構成する拡散元素としては、Si、O、Ge、Mg、Be、Zn等が挙げられる。この内、拡散プロセスや制御性の観点から、Siが好ましい。
拡散領域の深さは、その上に形成されるドレイン電極に由来するメタル侵入部の深さより大きく、かつ特定の式(1)を満足する深さになるように設定される。ところで、メタル侵入部の深さは、FETの製造条件により変動する値であるため、その変動幅を含めて拡散領域の深さを設定することが望まれる。そのため、想定される侵入部の深さの1.5倍以上の深さを拡散領域が有していることが好ましい。
Ns≧ε×Vmax/(q×t) (1)
(式中、εはチャネル層の誘電率[F/m]、VmaxはFETの仕様最大電圧[V]、qは電荷量(1.609×10-19)[C]、tは基板の表面から拡散領域の底面までの距離[m]である)
で表されるシート不純物濃度Ns[cm-2]を有している。拡散領域が、この範囲のシート不純物濃度を有することで、ドレイン電極からのリーク電流を低減できる。更に、Nsはε×Vmax/(q×t)の1.5倍以上であることがより好ましい。
なお、通常、チャネル層の誘電率が、8.4×10-11〜9.3×10-11[F/m]の範囲であり、仕様最大電圧が500[V]、基板の表面から拡散領域の底面までの距離が、1×10-6〜2×10-6[m]の範囲である場合、シート不純物濃度は、2.0×1013〜4.4×1013[cm-2]の範囲である。
更に、拡散領域は、FETの平面視で、ドレイン電極より大きい面積を有していることが、メタルの侵入によるリーク電流の低減の観点から好ましい。具体的には、ドレイン電極より1倍以上の面積を拡散領域が有していることが好ましい。なお、素子の絶縁破壊耐圧低下を防ぐといった観点から、拡散領域は、ドレイン電極の1.5倍以下の面積を有していることが好ましい。
Ns≧ε’×Vmax/(q×t) (1)
(式中、ε’は半導体テンプレート層の誘電率[F/m]、VmaxはFETの仕様最大電圧[V]、qは電荷量(1.609×10-19[C]、tは基板の表面から拡散領域の底面までの距離[m]である)
で表されるシート不純物濃度Ns[cm-2]を有することが好ましい。更に、Nsはε’×Vmax/(q×t)の1.5倍以上であることがより好ましい。
なお、この場合、半導体テンプレート層の誘電率は、7.5×10-11〜9.3×10-11[F/m]の範囲であり、仕様最大電圧が、500[V]、基板の表面から拡散領域の底面までの距離が、1×10-6〜2×10-6[m]の範囲の場合、シート不純物濃度は、1.16×1013〜2.89×1013[cm-2]の範囲である。
ソース電極及びドレイン電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ti、Zr、Hf、Al、W、Au、Pt等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。更に、ソース電極及びドレイン電極は、同一の導電性材料からなっていてもよく、異なる導電性材料からなっていてもよい。
ソース電極及びドレイン電極の厚さは、これら電極からチャネル層に電圧を印加できさえすれば特に限定されない。
ソース電極とドレイン電極とは、チャネル層上に一定の間隔で形成されている。一定の間隔は、例えば、ソース電極とドレイン電極との最近接間隔で表すと5〜15μmであることが、ソース電極とドレイン電極間にゲート電極を配置することでFETとして動作させる観点から好ましい。
更に、ソース電極及びドレイン電極とチャネル層間に、キャップ層やバリア層が介在している場合、ソース電極及びドレイン電極は、これら両層を介してチャネル層とオーミックコンタクトしている。
なお、本発明において、オーミックコンタクトとは、電極とチャネル層とが、電気的に接続されており、電流の方向と電圧の大きさによらず、抵抗値が一定の状態で、かつ接触抵抗が低くなっている状態を意味する。
ゲート電極は、特に限定されず、当該分野で公知の導電性材料からなる層をいずれも使用できる。導電性材料としては、例えば、Ti、Zr、Hf、Al、W、Au、Pt等の金属、これら金属の合金、これら金属のシリサイド等が挙げられる。ソース電極及びドレイン電極は、上記導電性材料から選択される材料の単層でもよく、これら材料からなる層の積層体であってもよい。
ゲート電極の厚さは、チャネル層に電圧を印加できさえすれば特に限定されない。
ゲート電極の平面視における形状は、チャネル層に電圧を印加できさえすれば特に限定されず、例えば、三角形、四角形等の多角形、丸、楕円等の円形が挙げられる。
また、ゲート電極は、チャネル層にリセスを形成し、そのリセスに埋め込んでもよい。埋め込むことで、実効的なゲート長を確保しつつ、ゲート電極の占有面積を低減できる。
本発明は、チャネル層を備えたMESFET、バリア層とチャネル層とを備えたシングルへテロ構造のFET、バリア層と半導体チャネル層と半導体テンプレート層とを備えたダブルへテロ構造のFETに有用である。これらFETでは、ドレイン電極の下部に拡散領域が特定の深さで形成されているため、メタル侵入部に由来するホールリークを防止できる。
実施例1
図1は実施例1のFETの概略断面図である。このFETはダブルへテロ構造を有している。
実施例1では、ドレイン電極109下部のみ、n+領域(拡散領域)112がAlGaNからなるテンプレート層103に達するように形成されている。以下、実施例1のFETについて図面を参照しながら説明する。
ソース電極107は、真空蒸着法により、キャップ層106上に、電極の材料金属であるTi/Al/Mo/Auを積層することにより形成され、850℃、30秒間の熱処理を行うことにより、チャネル層104と電気的に接続されている。つまり、オーミックコンタクトが得られている。
図3は、実施例1のドレイン電極及び拡散領域の概略工程断面図である。
ドレイン電極下部に拡散領域を形成するには、図3(a)に示すようにGaNからなるキャップ層133を除去、つまり、リセスエッチングを行うことが望ましい。これは、後にSiの拡散により拡散領域135形成する際、リセスエッチングによりキャップ層133を取り除くことで、キャップ層133及びAlGaNからなるバリア層132の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Si拡散を容易に行うことができるためである。131はGaNからなるチャネル層を意味する。
実施例1では、ドライエッチングにより、幅が2.6μmになるように、キャップ層133のエッチングが行われている。
次に、蒸着したSi層134をドレイン電極形成部分の下部に拡散させる。実施例1では、図3(c)に示すように、900℃で30分熱処理を行うことにより拡散領域135の形成を行う。また、ドレイン電極下部における拡散領域135は、図1に示すメタル侵入部111よりも深くまで形成される。
Ns≧ε×Vmax/(q×t)
ε:テンプレート層の誘電率
Vmax:仕様最大電圧
q:電荷量(1.609×10-19)[C]
t:基板からn+型領域までの距離
例えば、仕様最大電圧(Vmax)が400V、基板からn+型領域135までの距離tが1μmの仕様である場合、シート不純物濃度(Ns)は上記の式を満たす2×1013[cm-2]でよい。
実施例1において、ドレイン電極136は、図3(e)に示すように、真空蒸着法を用いて拡散領域135上に幅3.0μmのTi/Al/Mo/Auを積層することにより形成され、600℃で30秒間の熱処理を行うことにより、チャネル層と電気的に接続される。つまり、オーミックコンタクトが得られている。
図4は、実施例1のFETに示すようにドレイン電極下部に第一導電型の拡散領域を形成した場合と、従来構造のように拡散領域を形成しない場合のそれぞれにおいて、ソース電極と基板とを接続した際の、ドレイン電極への印加電圧に対するリーク電流を示したグラフである。図4から、拡散領域を形成しない場合、ドレイン電極への印加電圧Vdsが増加するに従い、リーク電流Idが急激に増加しており、ホールリークが発生していることが分かる。一方で、拡散領域を形成した場合、ドレイン電極へ電圧印加する際に生じるリーク電流(ホールリーク)の増加が抑制されている。
なお、図4の実施例1のFET(拡散あり)及び従来のFET(拡散なし)の測定は、同一のウエハ上における異なる3つのFETを測定している。
図9に示す従来の構造において、ソース電極304と基板301とを接続し、ドレイン電極に高電圧を印加した場合、図10のエネルギーバンド図に示されるように、ホール327がドレイン電極324より、バリア層323内のメタルの侵入による準位325を介してチャネル層322に流れるため、ホールリークが発生する。
上記理由により、ホールが、ドレイン電極より、AlGaNからなるバリア層123内に存在するメタルの侵入による準位125を介して、チャネル層122へ注入されることによる、ホールリーク低減効果が得られる。
図5は実施例2のFETの概略断面図である。このFETはダブルへテロ構造を有している。
図5のFETは、ソース電極107下部及びドレイン電極109下部にそれぞれn+領域113及び112(拡散領域)を形成し、かつ、ソース電極107下部における拡散領域113及びドレイン電極109下部における拡散領域112の深さがそれぞれ異なっている。以下、実施例2のFETについて図面を参照しながら説明する。
また、ゲート電極108は真空蒸着法を用いてキャップ層106上に形成されている。
ドレイン電極109及びドレイン電極下部における拡散領域112は、図3に示される実施例1と同様の手法により形成される。まず、ドライエッチングにより幅が2.6μmになるようキャップ層のエッチングを行う。これにより、キャップ層106及びバリア層105の内部に存在する自発分極及びピエゾ分極による電界の影響を緩和させ、Siの拡散を速く行うことができる。
ドレイン電極109下部における拡散領域112は、スパッタ法を用いて上記エッチング部分を覆うよう厚み1000ÅのSi層を形成し、Siをドレイン電極形成部分の下部に拡散させるために900℃で30分熱処理を行い形成される。
ソース電極107下部における拡散領域113は、キャップ層106上部にスパッタ法を用いて1000Åの厚みのSi層を形成し、900℃で30分熱処理を行いソース電極107形成部分の下部にSiを拡散させることにより形成されている。
ソース電極107は、ウェットエッチングにより残存Siを除去後、拡散領域113上に真空蒸着法を用いて幅3.0μmのTi/Al/Mo/Auを積層することにより形成され、850℃で30秒間、熱処理を行うことによりチャネル層104と電気的に接続されている。つまり、オーミックコンタクトを得ている。
図5のFETにおいては、ソース電極107下部における拡散領域113は、ソース電極下部のテンプレート層103まで届かないように形成される。
実施例2では、GaNからなるチャネル層104のバンドギャップが、Al0.05Ga0.95Nからなるテンプレート層103及びAl0.25Ga0.75Nからなるバリア層105のバンドギャップより小さいため、キャリアである電子は通常チャネル層104に閉じ込められている。
更に、ソース電極107下部における拡散領域113は、ソース電極下部のテンプレート層103まで届かないように形成されている。
ソース電極107下部において、リセスエッチングを行うドレイン電極109下部と比較して、キャップ層106及びバリア層105の内部に存在する自発分極及びピエゾ分極による電界の影響が大きいため、Si拡散の進行速度が遅くなる。
Si拡散工程前のリセスエッチングの有無により、ソース電極107下部におけるSi拡散速度とドレイン電極109下部におけるSi拡散速度が異なることを利用し、トランジスタ作製工程において、ソース電極107下部における拡散領域113とドレイン電極下部109における拡散領域112を、一度の拡散工程で異なる深さに形成できる。
これにより、拡散領域がフィールドストップ層となるため、ドレイン電極109からバリア層105内に存在するメタル侵入部111を介して、ホールがチャネル層104へ注入されることによるリーク電流を低減するといった効果が実施例1と同程度に得られる。
なお、本発明は、ドレイン電極から基板への電界が大きくなる、ソース電極及び基板を接地した場合に特に有効である。
図6は実施例3のFETの概略断面図である。実施例3のFETは、MESFET構造を有している。以下、実施例3のFETを図面を参照にしながら説明する。
厚さが0.5μmのAlNからなるバッファー層102、厚さが0.5μmのGaNからなるチャネル層(ε(比誘電率)=10.4)104が、p+−Siからなる導電性の基板101上に順に形成されており、チャネル層104では電子がキャリアとなりトランジスタが動作する。
また、ゲート電極108はチャネル層104上に形成されている。
次に、ドレイン電極109下部における拡散領域112及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極109下部における拡散領域112は、Siのイオン注入により形成される。
ドレイン電極109は、真空蒸着法を用いて拡散領域112上部に幅3.0μmのHf/Al/Auを積層することにより形成され、850℃で30秒間、熱処理を行うことにより、チャネル層104と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例3によれば、実施例1と同様に、メタルの侵入によるリーク電流を防止できる。
図7は実施例4のFETの概略断面図である。実施例4のFETは、リセス構造を有している。以下、実施例4をFETの図面を参照しながら説明する。
バッファー層102、チャネル層104、バリア層105が、基板101上に順に形成されており、チャネル層104では電子(ホール)がキャリアとなりFETが動作する。図7中、110は2次元電子(ホール)ガス、111はメタル侵入部を意味する。
また、ゲート電極108は良好なピンチオフ特性を得るため、図6に示すようにチャネル層104上においてバリア層105がエッチングされた領域上に形成されている。つまり、リセス構造となっている。
次に、ソース電極107下部における拡散領域112及びソース電極の形成方法及び得られる効果について説明する。
次に、ドレイン電極109下部における拡散領域112及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極109下部における拡散領域112は、イオン注入および拡散により形成される。ドレイン電極109は、拡散領域112上部に形成され、チャネル層104と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例4によれば、実施例1と同様に、メタルの侵入によるリーク電流を防止できる
図8は実施例5のFETの概略断面図である。実施例5のFETは、MISFET構造を有している。以下、実施例5をFETの図面を参照にしながら説明する。
実施例5では、バッファー層102、テンプレート層103、チャネル層104、バリア層105、絶縁膜114が、基板101上に順に形成されており、チャネル層104では電子がキャリアとなりFETが動作する。図8中、110は2次元電子(ホール)ガス、111はメタル侵入部を意味する。
また、ゲート電極108は良好なゲート絶縁特性を得るため絶縁膜114上部に形成されている。つまりMISFET構造である。なお、ゲート電極下部における絶縁膜に酸化膜を用いてもよい。
次に、ドレイン電極109下部における拡散領域112及びドレイン電極の形成方法及び得られる効果について説明する。
ドレイン電極109下部における拡散領域112は、イオン注入または拡散により形成される。ドレイン電極109は拡散領域112上部に直接接するよう、絶縁膜114をエッチングした領域に形成され、チャネル層104と電気的に接続されている。つまり、オーミックコンタクトを得ている。
実施例5によれば、実施例1と同様に、メタルの侵入によるリーク電流を防止できる。
102、102’、332 バッファー層
103、121 テンプレート層
104、122、131、302、322、333 チャネル層
105、123、132、303、323、334 バリア層
106、133 キャップ層
107、304 ソース電極
108、305 ゲート電極
109、124、136、306、324、335 ドレイン電極
110、307 二次元電子ガス
111、308 メタル侵入部
112、113、127、135 拡散領域
114 絶縁膜
125、325 メタルの侵入による準位
126 フィールドストップ層
134 Si層
327 ホール
336 転位
337 メタル侵入領域
Claims (6)
- 基板の表面上に形成された第1導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、
前記ドレイン電極の下部の前記チャネル層に第1導電型の拡散領域を備え、
前記拡散領域が、下記式(1)
Ns≧ε×Vmax/(q×t) (1)
(式中、εは前記チャネル層の誘電率[F/m]、Vmaxは前記電界効果型トランジスタの仕様最大電圧[V]、qは電荷量(1.609×10-19)[C]、tは前記基板の表面から前記拡散領域の底面までの距離[m]である)
で表されるシート不純物濃度Ns[cm-2]を有していることを特徴とする電界効果型トランジスタ。 - 前記拡散領域が、前記ドレイン電極の下部にのみ形成されている請求項1に記載の電界効果型トランジスタ。
- 前記チャネル層が、III−N化合物半導体からなる層である請求項1又は2に記載の電界効果型トランジスタ。
- 前記基板が、導電性基板である請求項1〜3のいずれか1つに記載の電界効果型トランジスタ。
- 前記チャネル層が、前記基板の表面側から、半導体テンプレート層と半導体チャネル層とからなり、
前記基板と半導体テンプレート層との間にバッファー層と、前記半導体チャネル層上にバリア層とを更に備え、
前記ソース電極、ドレイン電極及びゲート電極が、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層を介して、前記半導体チャネル層にオーミックコンタクトし、
前記半導体チャネル層が、前記半導体テンプレート層及びバリア層より小さいバンドギャップを有し、
前記拡散領域が、前記半導体チャネル層から前記テンプレート層の一部まで前記ドレイン電極の下部にのみ形成され、かつ下記式(1)’
Ns≧ε’×Vmax/(q×t) (1)
(式中、ε’は前記半導体テンプレート層の誘電率[F/m]、Vmaxは前記電界効果型トランジスタの仕様最大電圧[V]、qは電荷量(1.609×10-19[C]、tは前記基板の表面から前記拡散領域の底面までの距離[m]である)
で表されるシート不純物濃度Ns[cm-2]を有する請求項1〜4のいずれか1つに記載の電界効果型トランジスタ。 - 前記バッファー層が、III−N化合物半導体層であり、
前記半導体テンプレート層が、AlGaN層であり、
前記半導体チャネル層が、GaN層であり、
前記バリア層が、AlGaN層であり、
前記ソース電極、ドレイン電極及びゲート電極が、キャップ層としてのGaN層を介して、前記バリア層上に形成され、
前記ソース電極及びドレイン電極が、前記バリア層及びキャップ層を介して、前記半導体チャネル層にオーミックコンタクトする請求項5に記載の電界効果型トランジスタ。
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