JP5568891B2 - ヘテロ接合電界効果トランジスタ、その製造方法 - Google Patents
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Description
本実施の形態の一実施例を示す。本実施例の電界効果トランジスタは、基板101として(0001)面(Ga面)のn型GaN基板、第一のGaN系半導体からなる高濃度のn型コレクター層102としてGaN層(1×1018cm−3のSiを添加、膜厚0.5μm)、第二のGaN系半導体からなるドリフト層103としてGaN層(1×1017cm−3のSiを添加、膜厚1.0μm)、第三のGaN系半導体からなる電界緩和層104としてAlGaN層(Al組成比は、例えば、基板101側が0.3、表面側が0となるよう段階的に変化、膜厚は、例えば、0.3μm)を省略、第四のGaN系半導体からなるp型電子障壁層105としてGaN層(1×1018cm−3のMgを添加、膜厚0.2μm)、第五のGaN系半導体層からなる電子走行層106としてGaN層(膜厚0.1μm)、第六の半導体層からなる電子供給層107としてAlGaN層(Al組成比0.20、膜厚0.02μm)、第七の半導体層からなるキャップ層116としてGaN層(0.002μm)、ソース電極109、ドレイン電極114としてTi/Al(Ti層の膜厚0.01μm、Al層の膜厚0.2μm)、第一の絶縁膜110としてSiON膜(膜厚0.08μm)、リセスとして第七、第六のGaN系半導体からなる115、電子供給層107のうち0.025μmを除去、ゲート絶縁膜111としてAl2O3膜(膜厚0.01μm)、ゲート電極112としてNi/Au(Ni層の膜厚0.015μm、Au層の膜厚0.4μm)、保護膜113としてSiON膜(膜厚0.08μm)を用いることにより作製される。
102 第一のGaN系半導体からなる高濃度n型コレクター層
103 第二のGaN系半導体からなるドリフト層
104 第三のGaN系半導体からなる電界緩和層
105 第四のGaN系半導体からなるp型電子障壁層
106 第五のGaN系半導体からなる電子走行層
107 第六のGaN系半導体からなる電子供給層
108 電子伝導領域
108A 第一のイオン注入(表層部イオン注入)による電子伝導領域
108B 第二のイオン注入(深部イオン注入)による電子伝導領域
109 ソース電極
110 第一の絶縁膜
111 ゲート絶縁膜
112 ゲート電極
113 保護膜
114 ドレイン電極
115 2DEG−n+接続部
116 第七のGaN系半導体からなるキャップ層
117 イオン注入用トレンチ
118B イオンの投影飛程距離
1001 n−GaN基板
1002 n−−GaN層
1003 p−GaN層
1004 AlN層
1005 i−GaN層
1006 n−GaN層
1007 i−AlGaN層
1008 オーミック電極
1009 SiO2膜
1010 ゲート電極
Claims (10)
- キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を備えており、
そのn型導電層の表面には、トレンチ構造が形成されており、前記トレンチ構造の底面及び側面は前記n型導電層に接しており、
前記n型導電層は、前記第一半導体層から前記第二半導体層にかけて形成されており、深さ方向において、前記n型導電層の一端は前記第一半導体層に達し、前記n型導電層の他端は前記p型窒化物半導体層より深く前記第二半導体層にまで達しており、
前記n型導電層と当該n型導電層のn型不純物が注入されていないチャネル領域との接続部に注入されているn型不純物濃度が1×1018cm−3以下であること、
を特徴とするヘテロ接合電界効果トランジスタ。 - キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を備えており、
そのn型導電層の表面には、トレンチ構造が形成されており、前記トレンチ構造の底面及び側面は前記n型導電層に接しており、
前記n型導電層は、前記第一半導体層から前記第二半導体層にかけて形成されており、深さ方向において、前記n型導電層の一端は前記第一半導体層に達し、前記n型導電層の他端は前記p型窒化物半導体層より深く前記第二半導体層にまで達しており、
前記n型導電層と当該n型導電層のn型不純物が注入されていないチャネル領域との接続部において、注入されているn型不純物濃度が1×1020cm−3以上であるか、または、イオン化されているn型不純物濃度が1×1019cm−3以上であること、
を特徴とするヘテロ接合電界効果トランジスタ。 - キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を備えており、
そのn型導電層の表面には、トレンチ構造が形成されており、前記トレンチ構造の底面及び側面は前記n型導電層に接しており、
前記n型導電層は、前記第一半導体層から前記第二半導体層にかけて形成されており、深さ方向において、前記n型導電層の一端は前記第一半導体層に達し、前記n型導電層の他端は前記p型窒化物半導体層より深く前記第二半導体層にまで達しており、
前記n型導電層と当該n型導電層のn型不純物が注入されていないチャネル領域との接続部において、注入されているn型不純物濃度が1×1020cm−3以上であるか、または、イオン化されているn型不純物濃度が1×1019cm−3以上であり、
該接続部と前記n型導電層を介して前記ドレイン電極と導通された前記半導体層との間にn+導通経路が形成されていること、
を特徴とするヘテロ接合電界効果トランジスタ。 - 前記n型導電層と前記n型不純物が注入されていないチャネル領域との接続部は、5℃以上35℃以下の温度条件下においてイオン化されているn型不純物濃度が1×1019cm−3以上であること、
を特徴とする請求項2又は3に記載のヘテロ接合電界効果トランジスタ。 - 該p型窒化物半導体層の基板側に、基板側からソース電極側にかけて、Al組成比を低くする、またはIn組成比を高くする、またはAl組成比を低くし、かつ、In組成比を高くするよう組成変調したInxAlyGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)層が、n型GaNの前記第二半導体層とp型GaNの前記p型窒化物半導体層の間に配されていること、
を特徴とする請求項1〜4のいずれか一項に記載のヘテロ接合電界効果トランジスタ。 - ゲート電極と半導体層との最近接部以外のゲート電極庇部が、ソース電極側よりもソース電極の反対側に長くなっていること、
を特徴とする請求項1〜5のいずれか一項に記載のヘテロ接合電界効果トランジスタ。 - キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を形成し、
そのn型導電層は選択的にイオン注入されたn型不純物をアニール処理で活性化することにより形成し、
そのn型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記n型導電層は、注入イオンの投影飛程Di(μm)が前記トレンチ構造の深さDt(μm)より長くなるような加速エネルギーのイオン注入で形成し(Di>Dt)、かつ、前記p型窒化物半導体層より深く前記第二半導体層にまで注入イオンを達せさせ、
前記n型導電層と前記n型不純物が注入されないチャネル領域との接続部に注入するn型不純物濃度を1×1018cm−3以下とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。 - キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を形成し、
そのn型導電層は選択的にイオン注入されたn型不純物をアニール処理で活性化することにより形成し、
そのn型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記n型導電層は、注入イオンの投影飛程Di(μm)が前記トレンチ構造の深さDt(μm)より長くなるような加速エネルギーのイオン注入で形成し(Di>Dt)、かつ、前記p型窒化物半導体層より深く前記第二半導体層にまで注入イオンを達せさせ、
前記n型導電層と前記n型不純物が注入されないチャネル領域との接続部において、注入するn型不純物濃度を1×1020cm−3以上とするか、または、イオン化するn型不純物濃度を1×1019cm−3以上とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。 - キャリアであるゲート電極下の電子の走行方向が基板表面に平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介してゲート電極と接する窒化物半導体層の第一半導体層と、ドレイン電極と導通するn型窒化物半導体層の第二半導体層または前記ドレイン電極とが、p型窒化物半導体層を挟んで相対しており、該p型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくとも窒化物半導体層のキャリア走行層と前記キャリア走行層より電子親和力の小さい窒化物半導体層の第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介して前記第一半導体層と、前記第二半導体層の間で導通経路を形成するn型導電層と、を形成し、
そのn型導電層は選択的にイオン注入されたn型不純物をアニール処理で活性化することにより形成し、
そのn型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記n型導電層は、イオンを第一の加速エネルギーで加速して注入し、前記半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンを第二の加速エネルギーで注入し、前記p型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成し、
前記第一および第二のイオン注入領域は互いにオーバーラップさせ、
前記n型導電層と前記n型不純物が注入されないチャネル領域との接続部において、注入するn型不純物濃度を1×1020cm−3以上とするか、または、イオン化するn型不純物濃度を1×1019cm−3以上とし、
該接続部とイオン注入領域を介してドレイン電極と導通された半導体層との間にn+導通経路を形成すること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。 - 前記活性化アニール処理は、アニールに供されるエピタキシャル多層膜試料全体を被覆するアニール保護膜(スルー膜)が形成された後に、1100℃以上1300℃未満の範囲内の温度下で実行されること、
を特徴とする請求項7〜9のいずれか一項に記載のヘテロ接合電界効果トランジスタの製造方法。
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