KR20110066624A - 전계 효과 트랜지스터의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 230000005669 field effect Effects 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000012495 reaction gas Substances 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910002027 silica gel Inorganic materials 0.000 claims description 4
- 239000000741 silica gel Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims 1
- 239000004926 polymethyl methacrylate Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 167
- 239000011229 interlayer Substances 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010894 electron beam technology Methods 0.000 description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 6
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- -1 indium-aluminum-arsenic Chemical compound 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- KDYFGRWQOYBRFD-UHFFFAOYSA-N succinic acid Chemical compound OC(=O)CCC(O)=O KDYFGRWQOYBRFD-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000001384 succinic acid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 239000003039 volatile agent Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L29/42312—Gate electrodes for field effect devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 전계 효과 트랜지스터의 제조 방법을 개시한다. 이 방법은 기판 상에 활성 층과 캡핑 층을 형성하고, 상기 캡핑 층 상에 소스 전극과 드레인 전극을 형성한다. 이후, 기판 상에 층간 절연막을 형성하고, 소스 전극과 드레인 전극 사이의 층간 절연막 상에서 비대칭적인 깊이의 제 1 개구부와 제 2 개구부를 갖는 레지스트 층들을 형성한다. 제 1 개구부는 층간 절연막을 노출시키고, 제 2 개구부는 상기 레지스트 층들 중 최하부 레지스트 층을 노출시킨다. 다음으로, 제 1 개구부 바닥의 층간 절연막과 제 2 개구부 바닥의 최하부 레지스트 층을 동시에 제거하여 상기 제 1 개구부 내에 캡핑 층을 노출시키고, 상기 제 2 개구부 내에 층간 절연막을 노출시킨다. 그리고, 제 1 개구부의 캡핑 층을 제거하여 활성 층을 노출 시킨 후, 기판 상에 금속 층을 증착하여 제 1 개구부와 제 2 개구부 내에 게이트 전극과 전계 전극을 동시에 형성할 수 있기 때문에 생산성을 향상시킬 수 있다. 마지막으로 레지스트 층들을 제거하여 상기 레지스트 층들 상의 금속 층을 리프트 오프 시킬 수 있다.
활성, 캡핑(capping), 개구부, 절연막, 리프트 오프(lift-off)
Description
본 발명은 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 더욱 상세하게는 화합물 반도체 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
화합물 반도체 전계 효과 트랜지스터(Field Effect Transistor)는 실리콘을 이용한 반도체 소자에 비하여 속도 특성이 우수하여 마이크로파(Microwave) 또는 밀리미터파(10 GHz ~ 100 GHz) 대역의 응용 소자에 널리 사용되고 있다. 전계 효과 트랜지스터는 게이트 전극과 드레인 전극의 전계를 감소시켜 높은 항복 전압을 얻을 수 있고, 상기 게이트 전극과 상기 드레인 전극 사이에서 발생되는 커패시턴스를 감소시키는 전계 전극(field plate)을 포함할 수 있다. 전계 전극은 게이트 전극과 드레인 전극사이의 층간 절연막(20) 상에 형성될 수 있다.
하지만, 종래의 게이트 전극은 전계 전극보다 선행되어 형성되고 있다. 따라서, 게이트 전극과 전계 전극은 개별적으로 이루어지는 복수의 금속 층 형성 공정과 복수의 리소그래피 공정을 요구하기 때문에 생산성을 떨어뜨리는 단점이 되고 있었다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극과 전계 전극을 동시에 형성하여 생산성을 증대 또는 극대화할 수 있는 전계 효과 트랜지스터의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전계 효과 트랜지스터의 제조 방법을 제공한다. 그의 방법은, 기판 상에 활성 층과 캡핑 층을 적층하는 단계; 상기 캡핑 층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판 상에 절연막 및 제 1 레지스트 층을 순차적으로 형성하는 단계; 상기 절연막 상에 제 1 레지스트 층을 형성하는 단계; 상기 소스 전극과 상기 드레인 전극사이의 상기 제 1 레지스트 층상에서 제 1 개구부와 제 2 개구부를 갖는 제 2 레지스트 층을 형성하는 단계; 상기 소스 전극과 인접하는 상기 제 1 개구부 바닥의 상기 제 1 레지스트 층을 상기 제 1 개구부의 입구보다 작은 선폭으로 제거하여 상기 절연막을 노출시키는 단계; 상기 제 1 개구부 바닥의 상기 절연막과 상기 제 2 개구부 바닥의 상기 제 1 레지스트 층을 제거하여, 상기 제 1 개구부에서 상기 캡핑 층을 노출시키고 상기 제 2 개구부에서 상기 절연막을 노출시키는 단계; 및 상기 제 1 개구부와 상기 제 2 개구부 내에 게이트 전극과, 전계 전극을 각각 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 절연막과, 상기 제 1 레지스트 층은 건식식각방법으로 제거될 수 있다.
일 실시예에 따르면, 상기 건식식각방법은 상기 절연막과 상기 제 1 레지스트 층의 두께에 비례하는 선택식각비를 갖는 반응 가스를 사용할 수 있다.
일 실시예에 따르면, 상기 반응 가스는 사불화탄소를 포함 할 수 있다.
일 실시예에 따르면, 상기 절연막은 실리콘 산화막, 실리콘 질화막, BCB 폴리머, 실리카 겔 중 적어도 하나를 포함 할 수 있다.
일 실시예에 따르면, 상기 제 1 레지스트 층은 PMMA 또는 ZEP 중 적어도 하나를 포함 할 수 있다.
일 실시예에 따르면, 상기 제 2 레지스트 층을 형성하는 단계는, 상기 제 2 레지스트 층 상에서 적층되고, 상기 제 1 개구부 및 상기 제 2 개구부의 내부로 돌출되는 오버행을 구비한 제 3 레지스트 층을 형성하는 단계를 포함 할 수 있다.
일 실시예에 따르면, 상기 제 3 레지스트 층은 상기 제 1 레지스트 층과 동일한 재질로 이루어질 경우, 상기 제 1 레지스트 층보다 두껍게 형성되는 전계효과 트랜지스터의 제조방법.
일 실시예에 따르면, 상기 소스 전극에 인접하는 제 1 영역의 상기 제 1 및 제 2 레지스트 층을 노광하고, 상기 드레인 전극에 인접하는 제 2 영역의 상기 제 2 레지스트 층을 노광한 후, 상기 제 1 영역에서 상기 절연막을 노출시키는 제 1 개구부와, 상기 제 2 영역에서 상기 제 1 레지스트 층을 노출하는 제 2 개구부를 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 개구부 바닥의 상기 캡핑 층을 제거하는 단 계를 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 따르면, 소스 전극과 드레인 전극 사이의 층간 절연막(20) 상에서 비대칭적인 깊이로 형성되는 제 1 개구부와 제 2 개구부 내에 게이트 전극과 전계 전극을 동시에 형성할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예에 대해 설명한다. 본 발명의 목적(들), 특징(들) 및 장점(들)은 첨부된 도면과 관련된 이하의 실시 예들을 통해서 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판상에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소 정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다. 본 명세서에서 '및/또는'이라는 용어는 이 용어 앞뒤에 열거된 구성들 중 어느 하나 또는 모두를 가리키는 것으로 이해되어야 한다.
도 1 내지 도 10은 본 발명의 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
도 1을 참조하여, 기판(10) 상에 활성 층(12) 및 캡핑 층(14)을 형성한다. 기판(10)은 갈륨비소(GaAs), 인듐-인(InP), 갈륨질소(GaN), 실리콘-게르마늄(SiGe), 실리콘-카바이드(SiC), 및 인듐-갈륨-비소(InGaAs) 중 어느 하나의 반도체 기판을 포함할 수 있다. 또한, 기판(10)은 유리, 사파이어, 석영등의 절연성 기판을 더 포함할 수 있다. 기판(10)과 활성 층(12) 사이에는 격자 부정합을 줄이고 결함들(예를 들면, 전위(dislocation))을 트랩(trapping)하는 물질을 포함하는 슈퍼 래티스(super lattice) 층이 형성될 수 있다. 예를 들어, 슈퍼 래티스 층은 에피-성장된 인듐-알루미늄-비소(InAlAs), 또는 갈륨-비소(GaAs)를 포함할 수 있다. 활성 층(12)은 MBE(Molecular Beam Epitaxy)방법 또는 MOCVD(Metal-Organic Chemical Vapor Deposition)방법을 포함하는 에피택시얼 성장방법에 의해 형성될 수 있다. 활성 층(12)은 채널 층, 버퍼 층, 베리어 층이 적층된 구조를 포함할 수 있다.
도시되지는 않았지만, 채널 층은 전계 효과 트랜지스터에서 전하(전자)들의 이동이 일어나는 영역으로, 2DEG(two dimensional electron gas)영역을 포함할 수 있다. 예를 들어, 채널 층은 불순물이 도핑되지 않고 에피-성장된 인듐-갈륨-비소(InGaAs)을 포함할 수 있다. 버퍼 층은 스페이서 층과 전하 공급 층을 포함할 수 있다. 다시, 스페이서 층은 은 인듐-알루미늄-비소(InAlAs)를 포함하며 채널 층보다 얇게 형성될 수 있다. 전하 공급 층은 스페이서 층을 통과하여 채널 층으로 전이되는 전하를 공급할 수 있다. 예를 들어, 전하 공급 층은 알루미늄-갈륨-비소(n+ AlGaAs), 또는 실리콘 층(Si planar doping)을 포함하고, n형 도전성 불순물로 도핑되어 있을 수 있다. 베리어 층은 빠른 동작 속도를 요하는 전계효과 트랜지스터를 포함하는 반도체 소자에 채용될 수 있다. 예를 들어, 베리어 층은 쇼트키 접합(Schottky Junction, 반도체 층과 상기 반도체 층과 접속하는 금속 간의 접합)이 이루어지는 광대역 (wide band gap) 삼원계 화합물 반도체 물질들 중 하나인 인듐-알루미늄-비소(InAlAs)을 포함할 수 있다.
캡핑 층(14)은 오믹 층으로서, 소스 전극 및 드레인 전극과 오믹 접촉을 형성하여 접촉 저항을 줄일 수 있다. 예를 들어, 캡핑 층(14)은 n형 도전성 불순물로 도핑된 인듐-갈륨-비소(InGaAs)를 포함할 수 있다.
도 2를 참조하여, 캡핑 층(14) 상에서 서로 이격되는 소스 전극(16) 및 드레인 전극(18)을 형성한다. 소스 전극(16) 및 드레인 전극(18)은 도전성 불순물로 도핑된 게르마늄(Ge), 금(Au), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 중 적어도 어느 하나를 포함하는 금속 층으로 형성될 수 있다. 예를 들어, 활성 층(12)이 갈륨 나이트라이드(GaN)로 이루어지면, 소스 전극(16)과 드레인 전극(18)은 티타늄, 알루미늄, 니켈, 및 금의 적층 구조로 형성될 수 있다. 활성 층(12)이 갈륨비소로 이 루어지면, 소스 전극(16)과 드레인 전극(18)은 금게르마늄 합금(AuGe), 니켈, 및 금의 적층 구조로 형성될 수 있다. 소스 전극(16) 및 드레인 전극(18)은 스퍼터링(sputtering)방법, 이베퍼레이션(evaporation)방법, 또는 MBE(Molecular Beam Epitaxy)방법으로 형성된 금속 층을 포함할 수 있다. 소스 전극(16) 및 드레인 전극(18)은 포토리소그래피 공정과, 금속 증착, 및 리프트 오프 공정에 의해 형성될 수 있다. 소스 전극(16) 및 드레인 전극(18)은 급속 열처리(Rapid Thermal Annealing: RTA) 공정에 의해 활성 층(12)이하의 깊이까지 확산될 수 있다. 급속 열처리 공정은 질소 분위기에서 섭씨 230도 ~ 250도 정도의 온도 범위에서 진행될 수 있다.
도 3을 참조하여, 기판(10)의 전면에 층간 절연막(20)을 형성한다. 여기서, 층간 절연막(20)은 실리콘 산화막, 실리콘 질화막, BCB(Benzocyclobutene) 폴리머, 또는 다공성 실리카겔을 포함할 수 있다. 실리콘 산화막과 실리콘 질화막은 화학기상증착방법으로 형성될 수 있다. BCB와 다공성 실리카겔은 프린팅 또는 스핀 코팅으로 형성될 수 있다.
도 4를 참조하여, 층간 절연막(20) 상에 레지스트 층(28)을 도포한다. 예를 들어, 레지스트 층(28)은 제 1 내지 제 3 레지스트 층(22, 24, 26)을 포함할 수 있다. 제 1 내지 제 3 레지스트 층(22, 24, 26)은 스핀 코팅에 의해 도포될 수 있다. 또한, 제 1 내지 제 3 레지스트 층(22, 24, 26)은 해당 층이 형성될 때마다 수행되는 베이크 공정에 의해 경화될 수 있다. 제 1 내지 제 3 레지스트 층(22, 24, 26)은 친수성 및 연화성이 높을 수 있다. 예를 들어, 제 1 내지 제 3 레지스트 층(22, 24, 26)은 PMMA(polymethyl methacraylate) /Co-polymer/PMMA 적층 구조, 또는 ZEP/PMGI/ZEP 적층 구조로 형성될 수 있다. 제 2 레지스트 층(24)은 제 1 레지스트 층(22) 및 제 3 레지스트 층(26)과 다른 종류의 재질로 형성될 수 있다. 제 1 레지스트 층(22)과 제 3 레지스트 층(26)은 동일한 재질로 형성될 수 있다. 그리고, 제 3 레지스트 층(26)은 제 1 레지스트 층(22)에 비해 두껍게 형성될 수 있다.
도 5를 참조하면, 소스 전극(16)과 드레인 전극(18) 사이의 층간 절연막(20) 상부의 제 2 레지스트 층(24)과 제 3 레지스트 층(26)을 패터닝하여 제 1 개구부(32)와 제 2 개구부(34)를 형성할 수 있다. 제 2 레지스트 층(24)과 제 3 레지스트 층(26)은 전자 빔(e-beam)에 의해 노광될 수 있다. 전자 빔은 제 3 레지스트 층(26)을 통과하여 제 2 레지스트 층(24)에 도달되는 도즈 및 에너지로 입사될 수 있다. 이후, 전자 빔에 노광된 제 2 레지스트 층(24)과 제 3 레지스트 층(26)은 현상액에 의해 제거되어 제 1 개구부(32)와 제 2 개구부(34)로 형성될 수 있다. 제 1 개구부(32)와 제 2 개구부(34)는 동일한 깊이로 형성되고, 제 1 레지스트 층(22)을 노출시킬 수 있다. 제 1 개구부(32)가 형성되는 부분을 제 1 영역으로 정의하고, 제 2 개구부(34)가 형성되는 부분을 제 2 영역으로 정의할 수 있다. 이때, 제 3 레지스트 층(26)은 제 1 개구부(32) 및 제 2 개구부(34) 가장자리 상단에서 내부로 돌출되는 오버행(overhang, 27)이 형성될 수 있다.
도 6을 참조하면, 제 1 개구부(32) 바닥의 제 1 레지스트 층(22)을 상기 제 1 개구부(32)의 입구보다 작은 선폭으로 제거하여 층간 절연막(20)을 노출시킬 수 있다. 여기서, 제 1 레지스트 층(22)은 전자 빔에 의해 노광된 후 현상됨으로서 패 터닝될 수 있다. 따라서, 제 1 개구부(32)와 제 2 개구부(34)는 서로 다른 깊이로 형성될 수 있다. 즉, 제 1 내지 제 3 레지스트 층(22, 24, 26)은 제 1 영역과 제 2 영역에 비대칭적인 깊이로 패터닝될 수 있다. 따라서, 제 1 내지 제 3 레지스트 층(22, 24, 26)은 2번의 노광 공정과 2번의 현상 공정을 통해 비대칭적인 깊이의 제 1 개구부(32)와 제 2 개구부(34)가 형성될 수 있다.
한편, 제 1 개구부(32)와 제 2 개구부(34)는 노광 공정과 현상 공정을 포함한 단일 리소그래피 공정에 의해 비대칭적인 깊이로 형성될 수도 있다. 제 1 내지 제 3 레지스트 층(22, 24, 26)은 제 1 영역과 제 2 영역에서 각각 서로 다른 도즈 및 에너지를 갖는 전자 빔에 의해 비대칭적으로 노광될 수 있다. 제 1 영역의 제 1 내지 제 3 레지스트 층(22, 24, 26)은 제 1 도즈 및 제 1 에너지의 전자빔에 노광되고, 제 2 영역의 제 2 및 제 3 레지스트 층(24, 26)은 상기 제 1 도즈 및 제 1 에너지보다 낮은 제 2 도즈 및 제 2 에너지의 상기 전자빔에 노광될 수 있다. 이후, 제 1 영역의 제 1 내지 제 3 레지스트 층(22, 24, 26)과, 제 2 영역의 제 2 및 제 3 레지스트 층(24, 26)이 현상될 수 있다. 따라서, 제 1 영역은 층간 절연막(20)이 노출되는 제 1 개구부(32)가 형성되고, 제 2 영역은 제 1 레지스트 층(22)이 노출되는 제 2 개구부(34)가 형성될 수 있다.
도 7을 참조하여, 제 1 개구부(32)의 바닥에서 노출되는 층간 절연막(20)과, 제 2 개구부(34)의 바닥에서 노출되는 제 1 레지스트 층(22)을 동시에 제거할 수 있다. 여기서, 층간 절연막(20)과 제 1 레지스트 층(22)은 반응 이온 식각, 자기적 반응 이온 식각, 또는 유도 커플 플라즈마 식각과 같은 건식식각방법에 의해 식각될 수 있다. 건식식각방법은 층간 절연막(20)과 제 1 레지스트 층(22) 각각의 종류, 또는 두께에 따라 적절하게 수행될 수 있다.
층간 절연막(20)과 제 1 레지스트 층(22)이 동일한 두께로 형성되면, 층간 절연막(20)과 제 1 레지스트 층(22)의 선택식각비가 동일한 반응 가스를 이용한 건식식각방법이 수행될 수 있다. 예를 들어, 반응 가스는 사불화탄소(CF4)를 포함할 수 있다. 유기물을 포함하는 BCB 폴리머 재질의 층간 절연막(20)과, PMMA 재질의 제 1 레지스트 층(22)은 사불화탄소의 반응 가스에 유사한 선택식각비를 가질 수 있다 따라서, 층간 절연막(20)과 제 1 레지스트 층(22)은 건식식각방법으로 제 1 개구부(32)와 제 2 개구부(34) 내에서 동시에 제거될 수 있다.
실리콘 산화막 재질의 층간 절연막(20)과, PMMA 재질의 제 1 레지스트 층(22)은 사불화탄소에 대해 선택식각비가 서로 다를 수 있다. 층간 절연막(20)과 제 1 레지스트 층(22)은 서로 다른 두께로 형성되고, 서로 다른 선택식각비를 갖는 반응 가스를 사용한 건식식각방법에 의해 제거될 수 있다. 예를 들어, 층간 절연막(20)과 제 1 레지스트 층(22)이 2 : 1의 두께로 형성되면, 층간 절연막(20)과 제 1 레지스트 층(22)의 선택식각비가 2 : 1 인 반응 가스를 이용한 건식식각방법이 수행될 수 있다. 따라서, 층간 절연막(20)과 제 1 레지스트 층(22)의 두께에 비례하는 선택식각비를 갖는 반응 가스를 이용한 건식식각방법이 수행될 수 있다.
이때, 제 1 개구부(32)는 바닥의 가장자리에서 잔존하는 제 1 레지스트 층(22)이 제거되어 층간 절연막(20)의 상부면이 노출될 수 있다. 제 1 개구부(32)의 바닥은 캡핑 층(14)과 층간 절연막(20)을 노출시킬 수 있다. 상술한 바와 같이, 제 2 개구부(34)는 층간 절연막(20)을 노출시킬 수 있다. 제 1 개구부(32)는 T자 모양으로 형성되고, 제 2 개구부(34)는 사각형 모양으로 형성될 수 있다. 제 3 레지스트 층(26)은 제 1 레지스트 층(22)과 동일한 물질로 이루어질 경우, 식각 공정 시 제거될 수 있다. 따라서, 제 3 레지스트 층(26)은 도포 시에 제 1 레지스트 층(22)보다 두껍게 형성하여 식각공정 시 제거되지 않고 잔존할 수 있다.
도 8을 참조하면, 제 1 개구부(32)의 바닥에서 노출되는 캡핑 층(14)을 제거하여 활성 층(12)을 노출시킬 수 있다. 캡핑 층(14)은 습식식각방법으로 제거될 수 있다. 습식식각방법은 제 1 개구부(32) 바닥에서 노출되는 캡핑 층(14)을 등방적으로 제거할 수 있다. 따라서, 제 1 개구부(32)의 바닥은 층간 절연막(20)의 하부까지 확장될 수 있다. 습식식각방법은 호박산 용액(succinic acid)과 염산(HCl)용액을 식각액(etchant)으로 사용할 수 있다. 상기 식각액은 층간 절연막(20)에 비해 캡핑 층(14)의 선택식각비가 높을 수 있다. 이때, 습식식각방법은 제 1 개구부(32) 바닥에서 노출되는 활성 층(12)의 두께를 결정할 수 있다. 제 1 개구부(32) 바닥에서 노출되는 활성 층(12)의 깊이에 따라 전계효과 트랜지스터의 모드가 결정될 수 있다. 상기 활성 층(12)의 베리어 층 두께가 크면 공핍 모드의 전계효과 트랜지스터가 제조될 수 있고, 상기 활성 층(12)의 베리어 층 두께가 작으면 증가 모드의 전계효과 트랜지스터가 제조될 수 있다.
도 9를 참조하여, 기판(10)의 전면에 금속 층을 형성할 수 있다. 여기서, 금속 층은 타이타늄(Ti), 백금(Pt), 금(Au)이 적층된 구조를 포함할 수 있다. 또한, 금속 층은 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 코발트(Co) 및 팔라듐(Pd) 중 의 적어도 하나를 더 포함할 수도 있다. 금속 층은 스퍼터링(sputtering), 이베포레이션(evaporation), MBE(Molecular Beam Epitaxy)방법으로 형성될 수 있다. 이때, 오버행(27)은 제 1 개구부(32) 및 제 2 개구부(34) 내부에서 형성되는 제 1 금속 층(38, 40)과, 제 3 레지스트 층(26) 상에 형성되는 제 2 금속 층(36)을 분리시킬 수 있다 제 1 금속 층은 제 1 개구부(32) 내에서 단면이 T자 모양의 게이트 전극(38)으로 형성될 수 있다. 또한, 제 1 금속 층은 제 2 개구부(34)에서 단면이 직사각형 모양의 전계 전극(40)으로 형성될 수 있다. 게이트 전극(38)의 머리(head)는 층간 절연막(20)의 상부에 형성되고, 전계 전극(40)과 동일한 레벨에 형성될 수 있다. 게이트 전극(38)의 높이는 층간 절연막(20)과 캡핑 층(14)의 두께에 의해 결정될 수 있다. 게이트 전극(38)은 캡핑 층(14)과 일정 거리로 분리되어 형성될 수 있다. 게이트 전극(38)은 활성 층(12)에서 미세한 게이트 길이를 가지면서 동시에 큰 단면적으로 형성되고, 이에 따라 게이트 저항이 감소되게 형성될 수 있다.
따라서, 본 발명의 실시예에 따른 전계효과 트랜지스터의 제조방법은 기판(10) 상에 금속 층을 증착하여 비대칭적인 레벨을 갖는 게이트 전극(38) 및 전계 전극(40)을 동시에 형성할 수 있기 때문에 생산성을 향상시킬 수 있다.
도 10를 참조하면, 제 1 내지 제 3 레지스트 층(22, 24, 26)을 제거하여 제 2 금속 층(36)을 리프트 오프시킬 수 있다. 제 1 내지 제 3 레지스트 층(22, 24, 26)은 휘발성분에 의해 제거될 수 있다. 따라서, 제 1 내지 제 3 레지스트 층(22, 24, 26) 상부의 제 2 금속 층(36)은 기판(10)에서 박리되어 제거될 수 있다. 이때, 게이트 전극(38)과 전계 전극(40)은 기판(10) 상에 잔존할 수 있다.
결국, 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 제조방법은 적층되는 제 1 내지 제 3 레지스트 층(22, 24, 26)에 비대칭적인 깊이의 제 1 개구부(32)와 제 2 개구부(34)를 형성할 수 있다. 예를 들어, 제 1 개구부(32)는 층간 절연막(20)을 노출시키고, 제 2 개구부(34)는 제 1 레지스트 층(22)을 노출시킬 수 있다. 다음으로, 제 1 개구부(32)의 층간 절연막(20)과, 제 2 개구부(34)의 레지스트 층을 건식식각방법으로 동시에 제거하여 제 1 개구부(32)에서 캡핑 층(14)을 노출시키고, 제 2 개구부(34)에서 층간 절연막(20)을 노출시킬 수 있다. 그리고, 제 1 개구부(32)의 캡핑 층(14)을 제거하여 활성 층(12)을 노출시킬 수 있다. 기판(10)의 전면에 금속 층(36)을 형성하여 제 1 개구부(32) 내에 게이트 전극(38)과, 제 2 개구부(34) 내에 전계 전극(40)을 동시에 형성할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
이 분야에 종사하는 통상의 지식을 가진 자라면, 상술한 본 발명의 기술적 사상에 기초하여 용이하게 이러한 변형된 실시예를 구현할 수 있을 것이다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 제조방법을 나타내는 공정 단면도들.
Claims (10)
- 기판 상에 활성 층과 캡핑 층을 적층하는 단계;상기 캡핑 층 상에 소스 전극 및 드레인 전극을 형성하는 단계;상기 기판 상에 절연막 및 제 1 레지스트 층을 순차적으로 형성하는 단계;상기 소스 전극과 상기 드레인 전극사이의 상기 제 1 레지스트 층상에서 제 1 개구부와 제 2 개구부를 갖는 제 2 레지스트 층을 형성하는 단계;상기 소스 전극과 인접하는 상기 제 1 개구부 바닥의 상기 제 1 레지스트 층을 상기 제 1 개구부의 입구보다 작은 선폭으로 제거하여 상기 절연막을 노출시키는 단계;상기 제 1 개구부 바닥의 상기 절연막과 상기 제 2 개구부 바닥의 상기 제 1 레지스트 층을 제거하여, 상기 제 1 개구부에서 상기 캡핑 층을 노출시키고 상기 제 2 개구부에서 상기 절연막을 노출시키는 단계; 및상기 제 1 개구부와 상기 제 2 개구부 내에 게이트 전극과, 전계 전극을 각각 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 절연막과, 상기 제 1 레지스트 층은 건식식각방법으로 제거되는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 건식식각방법은 상기 절연막과 상기 제 1 레지스트 층의 두께에 비례하는 선택식각비를 갖는 반응 가스를 사용하는 전계효과 트랜지스터의 제조방법.
- 제 3 항에 있어서,상기 반응 가스는 사불화탄소를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 절연막은 실리콘 산화막, 실리콘 질화막, BCB 폴리머, 실리카 겔 중 적어도 하나를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 제 1 레지스트 층은 PMMA 또는 ZEP 중 적어도 하나를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 2 레지스트 층을 형성하는 단계는,상기 제 2 레지스트 층 상에서 적층되고, 상기 제 1 개구부 및 상기 제 2 개구부의 내부로 돌출되는 오버행을 구비한 제 3 레지스트 층을 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 3 레지스트 층은 상기 제 1 레지스트 층과 동일한 재질로 이루어질 경우, 상기 제 1 레지스트 층보다 두껍게 형성되는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 레지스트 층을 형성하는 단계는,상기 소스 전극에 인접하는 제 1 영역의 상기 제 1 및 제 2 레지스트 층을 노광하고, 상기 드레인 전극에 인접하는 제 2 영역의 상기 제 2 레지스트 층을 노광한 후, 상기 제 1 영역에서 상기 절연막을 노출시키는 제 1 개구부와, 상기 제 2 영역에서 상기 제 1 레지스트 층을 노출하는 제 2 개구부를 동시에 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 개구부 바닥의 상기 캡핑 층을 제거하는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090123356A KR101226955B1 (ko) | 2009-12-11 | 2009-12-11 | 전계 효과 트랜지스터의 제조방법 |
| US12/773,216 US8053345B2 (en) | 2009-12-11 | 2010-05-04 | Method for fabricating field effect transistor using a compound semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090123356A KR101226955B1 (ko) | 2009-12-11 | 2009-12-11 | 전계 효과 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110066624A true KR20110066624A (ko) | 2011-06-17 |
| KR101226955B1 KR101226955B1 (ko) | 2013-01-28 |
Family
ID=44143401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090123356A KR101226955B1 (ko) | 2009-12-11 | 2009-12-11 | 전계 효과 트랜지스터의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8053345B2 (ko) |
| KR (1) | KR101226955B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101583094B1 (ko) * | 2010-12-14 | 2016-01-07 | 한국전자통신연구원 | 반도체 소자 및 이의 제조방법 |
| US8455312B2 (en) * | 2011-09-12 | 2013-06-04 | Cindy X. Qiu | Fabrication methods for T-gate and inverted L-gate structure for high frequency devices and circuits |
| KR101596079B1 (ko) * | 2011-09-21 | 2016-02-22 | 한국전자통신연구원 | 전계효과 트랜지스터 및 그 제조 방법 |
| US20130069127A1 (en) * | 2011-09-21 | 2013-03-21 | Electronics And Telecommunications Research Institute | Field effect transistor and fabrication method thereof |
| US9443941B2 (en) * | 2012-06-04 | 2016-09-13 | Infineon Technologies Austria Ag | Compound semiconductor transistor with self aligned gate |
| US8822290B2 (en) * | 2013-01-25 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276077B1 (ko) | 1998-05-11 | 2001-01-15 | 이계철 | 미세 티자형 게이트 전극의 제작방법 |
| US7573078B2 (en) | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
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| KR100695670B1 (ko) | 2005-12-06 | 2007-03-16 | 재단법인서울대학교산학협력재단 | 고 전계 이동도 트랜지스터의 오프셋 광폭 식각 방법 |
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| JP5105160B2 (ja) | 2006-11-13 | 2012-12-19 | クリー インコーポレイテッド | トランジスタ |
| US7893499B2 (en) * | 2008-04-04 | 2011-02-22 | Texas Instruments Incorporated | MOS transistor with gate trench adjacent to drain extension field insulation |
| KR101243836B1 (ko) * | 2009-09-04 | 2013-03-20 | 한국전자통신연구원 | 반도체 소자 및 그 형성 방법 |
-
2009
- 2009-12-11 KR KR1020090123356A patent/KR101226955B1/ko active IP Right Grant
-
2010
- 2010-05-04 US US12/773,216 patent/US8053345B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8053345B2 (en) | 2011-11-08 |
| US20110143505A1 (en) | 2011-06-16 |
| KR101226955B1 (ko) | 2013-01-28 |
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