JP2012510172A - チャネル領域の下方にデルタドープ層を有するｉｉｉ−ｖ族デバイス - Google Patents
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Abstract
ＩＩＩ−Ｖ族材料のデバイスは、チャネル領域の下方にデルタドープ領域を有する。これは、ゲートとチャネル領域との間の距離を短縮することによって、デバイスの性能を向上させ得る。
Description
本発明の実施形態は、ＩＩＩ−Ｖ族デバイスに関する。
今日の大抵の集積回路は、周期表のＩＶ族元素であるシリコンに基づいている。例えばガリウム砒素（ＧａＡｓ）、インジウムアンチモン（ＩｎＳｂ）、インジウム隣（ＩｎＰ）及びインジウムガリウム砒素（ＩｎＧａＡｓ）などのＩＩＩ−Ｖ族元素の化合物は、より高い電子移動度及び飽和速度を含め、シリコンより遙かに優れた半導体特性を有することが知られている。これらの材料は、故に、優れたデバイス性能を提供し得る。
一部の実施形態において、チャネル領域の下方にデルタドープ層を有するＩＩＩ−Ｖ族デバイスが提供される。
ＩＩＩ−Ｖ族材料のデバイスは、チャネル領域の下方にデルタドープ領域を有する。これは、ゲートとチャネル領域との間の距離を短縮することによって、デバイスの性能を向上させ得る。
添付の図面には、本発明が限定としてではなく例として示される。図面は以下の図を含み、似通った参照符号は同様の要素を指し示す。
ＩＩＩ−Ｖ族材料の量子井戸トランジスタデバイスを例示する側断面図である。
基板を例示する側断面図である。
基板上に形成されたバッファ領域を例示する側断面図である。
バッファ領域上の底部バリア領域を例示する側断面図である。
底部バリア領域上のデルタドープ領域を例示する側断面図である。
デルタドープ領域上のスペーサ領域を例示する側断面図である。
チャネル領域を例示する側断面図である。
量子井戸チャネル領域上の上部バリア領域を例示する側断面図である。
上部バリア領域上の誘電体バリア領域を例示する側断面図である。
誘電体バリア領域上のゲート誘電体を例示する側断面図である。
ゲート誘電体上のゲートを例示する側断面図である。
動作時のデバイスを例示する側断面図である。
様々な実施形態にて、ＩＩＩ−Ｖ族材料の半導体デバイスの形成に関する装置及び方法を説明する。以下の記載では様々な実施形態が説明される。しかしながら、当業者に認識されるように、それらの様々な実施形態は、具体的な詳細事項のうちの１つ以上を用いずに実施されてもよいし、あるいはその他の置換、及び／又は追加の方法、材料若しくは要素を用いて実施されてもよい。また、本発明の様々な実施形態の特徴を不明瞭にすることがないよう、周知の構造、材料及び処理については詳細には図示あるいは説明しない。同様に、本発明の完全なる理解を提供するため、説明の目的で、具体的な数、材料及び構成が説明される。そうはいうものの、本発明は、具体的な詳細事項を用いずして実施され得る。さらに、理解されるように、図面に示される様々な実施形態は、例示表現であり、必ずしも縮尺通りには描かれていない。
本明細書中での“一実施形態”又は“或る実施形態”への言及は、その実施形態に関して説明される特定の特等、構造、材料又は特性が本発明の少なくとも１つの実施形態に含まれることを意味し、それらが全ての実施形態に存在することを表すものではない。故に、本明細書全体を通して様々な箇所で“一実施形態において”又は“或る実施形態において”という言い回しが現れることは、必ずしも同一の実施形態に言及しているわけではない。また、そのような特定の特徴、構造、材料又は特性は、１つ以上の実施形態において好適に組み合わされ得る。様々な更なる層（レイヤ）及び／又は構造が含められてもよく、且つ／或いは説明された特徴がその他の実施形態において省略されてもよい。
様々な処理が、本発明を理解する上で大いに役立つように、複数の別個の処理として代わる代わる説明される。しかしながら、説明の順序は、それらの処理が必然的に順序依存であることを意味するように解されるべきでない。特に、それらの処理は必ずしも提示順に実行される必要はない。説明される処理は、説明される実施形態とは異なる順序で、順次あるいは並行して実行されてもよい。様々な更なる処理が実行されてもよく、且つ／或いは説明された処理が更なる実施形態において省略されてもよい。
図１は、本発明の一実施形態に従った、チャネル領域１１２の下方にデルタドープ領域１０８を有するＩＩＩ−Ｖ族材料の量子井戸トランジスタデバイス１００を例示する側断面図である。チャネル領域１１２の下方に位置付けられたデルタドープ領域１０８は、チャネル領域１１２とゲート電極１１８との間の距離を、仮にデルタドープ領域１０８がチャネル領域１１２の上方に位置する場合より小さくすることを可能にする。そして、この小さめの距離は、デバイス１００のゲート長１７０を、仮にチャネル領域１１２とゲート電極１１８との間の距離が一層大きい場合より短くすることを可能にする。例えば、一部の実施形態において、デバイス１００は２０ｎｍより短いゲート長１７０を有することができる。より小さいゲート長１７０を有するデバイス１００は潜在的に、様々な実施形態において、より高いＩＯＮ／ＩＯＦＦ、より高いカットオフ周波数、低減されたゲートリーク、より高い駆動電流、及び／又は低減された短チャネル効果を有する、より良好な性能を提供し得る。さらに、より小さいゲート長１７０を有するデバイス１００は、基板１０２の所与の領域に、より多くのトランジスタ１００を形成することを可能にする。このことは、より低いコストで製品が製造され得ることを意味する。
図示した実施形態において、デバイス１００は、デバイス１００が上に製造され得る如何なる材料又は材料群ともし得る基板１０２を含んでいる。一部の実施形態において、基板１０２は、実質的に単結晶のシリコン材料、実質的に単結晶の、ドープされたシリコン材料、多結晶、又は多層、の基板１０２とし得る。基板１０２は、一部の実施形態においてシリコンを有していなくてもよく、代わりに例えばＧａＡｓ又はＩｎＰなどの異なる基板材料を有していてもよい。基板１０２は、１つ以上の材料、デバイス又は層を含んでいてもよく、あるいは複数の層を有しない単一の材料であってもよい。
図示した実施形態において、基板１０２上にバッファ（緩衝）領域１０４が存在している。バッファ領域１０４は、バッファ領域１０４上の領域と基板１０２との間の格子不整合を収容して、格子転位及び欠陥を制限するように機能し得る。
図示した実施形態において、バッファ領域１０４上に下部バリア（障壁）領域１０６が存在し、下部バリア領域上にデルタドープ領域１０８が存在し、デルタドープ領域１０８上にスペーサ領域１１０が存在し、スペーサ領域１１０上にチャネル領域１１２が存在し、チャネル領域１１２上に上部バリア領域１１４が存在している。デルタドープ領域１０８は、デバイス１００の設計及びデバイス１００の目標閾値電圧に従ってドープされている。なお、用語“デルタドープ領域”は、ここでは、変調ドープ領域をも含むものとして使用され、デバイス１００の一部の実施形態は、デルタドープ領域１０８に代えて変調ドープ領域１０８を有していてもよい。すなわち、用語“デルタドープ領域”は、ここでは、これら双方の実施形態を含むものとして使用されている。デルタドープ領域１０８はチャネル領域１１２の下にあり、それにより、チャネル領域１１２とゲート１１８との間の距離が、仮にデルタドープ領域１０８がチャネル領域の上にあった場合より小さくなることを可能にする。チャネル領域１１２及びデルタドープ領域１０８は、下部バリア領域１０６と上部バリア領域１１４との間に挟まれている。
上部バリア領域１１４上にはゲート誘電体１１６が存在している。ｈｉｇｈ−ｋゲート誘電体層１１６の上はゲート電極１１８であり、ゲート電極１１８の材料は、所望の仕事関数に基づいて選定され得る。デバイス１００はまた、ソース領域１２０及びドレイン領域１２２を有している。図示のように、デバイス１００はリセスゲート１１８型のデバイス１００であるが、他の実施形態においては、リセスゲート１１８を有しない異なるタイプのデバイスであってもよい。
図２乃至１２は、デバイス１００がどのようにして製造され得るかを例示する側断面図であり、本発明の実施形態に関する更なる詳細事項を提供するものである。
図２は、本発明の一実施形態に従った基板１０２を示す側断面図である。基板１０２は、一部の実施形態において、基板表面を横切って二段（１００）テラスの規則的なアレイを有する高抵抗率のｐ型又はｎ型の微斜面（vicinal）シリコン材料を有し得る。微斜面（vicinal surface）は、インゴットから基板１０２をオフカットすることによって準備され得る。一部の実施形態において、（１００）基板表面は、［１１０］方向に向かって２°と８°との間の或る角度でオフカットされる。特定の一実施形態において、（１００）基板表面は、［１１０］方向に向かって約４°の角度でオフカットされる。微斜面は、以下に限られないが例えば（２１１）、（５１１）、（０１３）、（７１１）面など、シリコン基板１０２のより高次の結晶面である。
デバイス１００が形成される基板１０２の表面は、センチメートル当たり約１Ωと約５０，０００Ωとの間の抵抗を有し得る。このような高抵抗は、約１０１６電荷／ｃｍ３未満の低ドーパント濃度によって達成され得る。
一部の実施形態において、基板１０２は、実質的に単結晶のシリコン材料、実質的に単結晶の、ドープされたシリコン材料、多結晶、又は多層、の基板１０２とし得る。様々な実施形態において、基板１０２は、ゲルマニウム基板、ゲルマニウム・オン・シリコン基板、又はシリコン・オン・インシュレータ基板としてもよい。基板１０２は、一部の実施形態においてシリコンを有していなくてもよく、代わりに、例えば異なる半導体、又はＧａＡｓ若しくはＩｎＰなどのＩＩＩ−Ｖ族材料など、異なる材料を有していてもよい。基板１０２は、１つ以上の材料、デバイス又は層を含んでいてもよく、あるいは複数の層を有しない単一の材料であってもよい。
図３は、一実施形態における基板１０２上に形成されたバッファ領域１０４を示す側断面図である。バッファ領域１０４は、バッファ領域１０４上の領域と基板１０２との間の格子不整合を収容して、格子転位及び欠陥を制限するように機能し得る。図示した実施形態において、バッファ領域１０４は、複数の領域、すなわち、核形成（nucleation）領域１３０と第１バッファ領域１３２と傾斜（グレーデッド）バッファ領域１３４とを有している。しかしながら、他の実施形態においては、バッファ領域１０４は、異なる数の領域を有していてもよいし、あるいは単一の領域であってもよい。
核形成領域１３０は、一実施形態においてガリウム砒素を有するが、他の実施形態においては例えばＧａＳｂ又はＡｌＳｂなどのその他の材料も使用され得る。（なお、ここでは、材料が、下付き文字なしで、それらの元素群によって記号表示されるとき、それらの記号表示は、それらの元素が如何なる割合で混合されたものをも包含するものである。例えば、“ＩｎＧａＡｓ”は、ｘが０（すなわち、ＧａＡｓ）と１（すなわち、ＩｎＡｓ）との範囲内をとるＩｎｘＧａ１−ｘＡｓを包含する。同様に、ＩｎＡｌＡｓは、Ｉｎ０．５２Ａｌ０．４８Ａｓを包含する。）核形成領域１３０は、分子線エピタキシー（ＭＢＥ）法、マイグレーション・エンハンスト・エピタキシー（ＭＥＥ）法、有機金属化学気相成長（ＭＯＣＶＤ）法、原子層エピタキシー（ＡＬＥ）法、化学ビームエピタキシー（ＣＢＥ）法、又はその他の好適な方法によって形成される。核形成領域１３０は、一部の実施形態において、約５００Å未満の厚さを有する。基板１０２が微斜面シリコン材料である実施形態において、核形成領域１３０は、シリコン基板１０２の全てのテラスを充填するように十分に厚くされ得る。代替的な一実施形態において、他の好適な核形成領域１３０材料又は厚さが使用されてもよいし、あるいは核形成領域１３０は省略されてもよい。
図示した実施形態において、核形成領域１３０の上は第１バッファ領域１３２である。或る実施形態において第１バッファ領域１３２はＧａＡｓ材料を有するが、例えばＩｎＡｌＡｓ、ＡｌＳｂなどのその他の材料も使用され得る。或る実施形態において、第１バッファ領域１３２は、核形成領域１３０と実質的に同じ材料からなる。バッファ領域１３２も、分子線エピタキシー（ＭＢＥ）法、マイグレーション・エンハンスト・エピタキシー（ＭＥＥ）法、有機金属化学気相成長（ＭＯＣＶＤ）法、原子層エピタキシー（ＡＬＥ）法、化学ビームエピタキシー（ＣＢＥ）法、又はその他の好適な方法によって形成され得る。第１バッファ領域１３２は、様々な実施形態において、１μｍ未満の厚さ、０．３μｍと１μｍとの間の厚さ、又はその他の厚さを有し得る。
第１バッファ領域１３２は、一部の実施形態において、核形成領域１３０を形成するために使用されたのと同一のプロセスによって形成され得る。そのような一実施形態において、第１バッファ領域１３２の成長は、核形成領域１３０に使用された温度より高い温度で行われ得る。第１バッファ領域１３２は、核形成領域１３０とは別個の領域とみなしてもよく、そのように図示されているが、核形成領域１３０によって開始されたＩＩＩ−Ｖバッファ領域を領域１３０が厚くするバッファ、及び滑りによる転位として、双方の領域１３０、１３２をみなしてもよい。領域１３２は、核形成領域１３０より高い成長温度で形成され得るので、領域１３２の膜質は、核形成領域１３０の膜質より優れたものとなり得る。また、領域１３２の形成においては、有極性の核形成領域１３０が逆位相領域（anti-phase domain；ＡＰＤ）の形成の虞を排除するので、流動速度を比較的高くすることができる。
図示した実施形態において、第１バッファ領域１３２上に傾斜（グレーデッド）バッファ領域１３４が存在している。図示した実施形態において、傾斜バッファ領域１３４は、ｘはゼロ（又は、選択されたその他の開始量）と底部バリア領域内に望まれるＩｎの量との間の範囲であるとして、インジウムアルミニウム砒素ＩｎｘＡｌ１−ｘＡｓを有する。しかしながら、傾斜バッファ領域１３４は、その他の材料を有していてもよく、ドープされてもよい。例えば、傾斜バッファ領域１３４は、第１バッファ領域１３２に隣接してＡｌＡｓ（故に、ｘ＝０）を有し、存在するＩｎの量を傾斜バッファ領域１３４内で高くしていって（必ずしも線形の増加率でというわけではない）、底部バリア領域１０６に隣接してＩｎ０．５２Ａｌ０．４８Ａｓを有するようにしてもよい。一部の実施形態において、傾斜バッファ領域１３４の最上部は、ｘは０．５２と０．７０との間として、ＩｎｘＡｌ１−ｘＡｓを有する。傾斜バッファ領域１３４は、或る実施形態において約５μｍより小さい厚さを有する。他の実施形態において、傾斜バッファ領域１３４は、その底面に存在する多くの欠陥がその頂面では存在しなくなるような十分な厚さを有し得る。傾斜バッファ領域１３４を形成することには、如何なる好適な方法が用いられてもよい。
なお、一部の実施形態はバッファ領域１３２及び／又は傾斜バッファ領域１３４を欠いていてもよい。例えば、基板１０２がＩＩＩ−Ｖ族材料を有する実施形態においては、デバイス１００はバッファ領域１３２及び／又は傾斜バッファ領域１３４を有していなくてもよい。
図４は、一実施形態に従ったバッファ領域１０４上の底部バリア領域１０６を示す側断面図である。底部バリア領域１０６は、図示した実施形態においてＩｎＡｌＡｓを有するが、他の実施形態においては例えばＩｎＡｌＳｂ又はＩｎＰなどのその他の材料を有し得る。底部バリア領域１０６がＩｎＡｌＡｓを有する実施形態において、底部バリア領域１０６は、ｘが０．５２と０．７０との間のＩｎｘＡｌ１−ｘＡｓを有し得る。しかしながら、他の実施形態においては異なる組成が用いられてもよい。底部バリア領域１０６はドープされてもよい。底部バリア領域１０６は、チャネル領域１１２が有する材料より高いバンドギャップを有する材料を有し得る。底部バリア領域１０６を形成することには、例えばバッファ領域１０４を形成することが可能な先に列挙した方法など、如何なる好適な方法が用いられてもよい。底部バリア領域１０６は、一部の実施形態において約１μｍと３μｍとの間の厚さを有し得るが、他の実施形態においては異なる厚さを有していてもよい。
図５は、一実施形態に従った底部バリア領域１０６上のデルタドープ領域１０８を示す側断面図である。デルタドープ領域１０８は、底部バリア領域１０６と同じ材料を有していてもよく、１つ又は複数のドーパントが付加される。デルタドープ領域１０８に使用されるドーパントは、Ｔｅ、Ｓｉ、Ｂｅ又はその他のドーパントとし得る。一部の実施形態において、デルタドープ領域１０８には約１×１０１１／ｃｍ２から約８×１０１２／ｃｍ２のドーパント密度が存在し得るが、異なるドーパント密度が用いられてもよい。ドーパントの密度は、デバイス１００の設計及び該デバイスの目標閾値電圧に基づいて選定され得る。他の一実施形態において、デルタドープ領域１０８は、ドープされたＳｉを有していてもよい。或る実施形態において、デルタドープ領域１０８、底部バリア領域１０６及び／又はその他の領域は、連続した成長プロセスを用いて形成され得る。例えば、底部バリア領域１０６は、Ｉｎ、Ａｌ及びＡｓが流入されるチャンバー内で形成されたＩｎＡｌＡｓを有することができ、デルタドープ領域１０８を形成するために、Ｉｎ及びＡｌのフローが停止されてＳｉのフローが開始される。他の実施形態においては、これらの領域を形成するために異なる手法が用いられてもよい。デルタドープ領域１０８は、一部の実施形態において約５Å未満の厚さを有し得るが、他の実施形態においては異なる厚さを有していてもよい。
図６は、一実施形態に従ったデルタドープ領域１０８上のスペーサ領域１１０を示す側断面図である。スペーサ領域１１０は、或る実施形態において、底部バリア領域１０６と同じ材料を有し得る。例えば、底部バリア領域１０６がＩｎ０．５２Ａｌ０．４８Ａｓを有する一実施形態において、スペーサ領域１１０もＩｎ０．５２Ａｌ０．４８Ａｓを有していてもよい。或る実施形態において、スペーサ領域１１０は実質的に、底部バリア領域１０６と同一の材料からなり得る。他の実施形態において、スペーサ領域１１０はその他の材料を有し得る。スペーサ領域１１０は、如何なる好適な方法によって形成されてもよく、底部バリア領域１０６を形成するために使用されたのと同じ方法によって形成されてもよい。
図７は、本発明の一実施形態に従ったチャネル領域１１２を示す側断面図である。チャネル領域１１２は、量子井戸チャネル領域とし得る。この量子井戸チャネル領域１１２は、ＩＩＩ−Ｖ族材料を有する。ＩＩＩ−Ｖ族材料とは、ＩＩＩ族材料及びＶ族材料の双方を有する材料である。例えば、チャネル領域１１２のＩＩＩ−Ｖ族材料は、図示した実施形態においてＩｎＧａＡｓである。しかしながら、他の実施形態において、チャネル領域１１２は例えばＩｎＳｂ又はＩｎＡｓなどのその他の材料を有していてもよい。量子井戸チャネル領域１１２がＩｎＧａＡｓを有する一実施形態において、Ｇａに対するＩｎの比は、量子井戸チャネル領域１１２に周囲領域との大まかな格子整合を与えるように選定され得る。例えば、スペーサ領域１１０がＩｎ０．５２Ａｌ０．４８Ａｓを有する一実施形態において、チャネル領域１１２はＩｎ０．５３Ｇａ０．４７Ａｓを有し得る。他の実施形態において、チャネル領域１１２は、ｘは約０．５３と約１．０（この場合、Ｇａは実質的にない）との間として、ＩｎｘＧａ１−ｘＡｓを有し得る。チャネル領域１１２に歪みをもたらすように、Ｇａに対して異なる比のＩｎが選定されてもよい。量子井戸チャネル領域１１２を形成することには、例えばバッファ領域１０４を形成することが可能な先に列挙した方法など、如何なる好適な方法が用いられてもよい。量子井戸チャネル領域１１２は、一部の実施形態において約３ｎｍと２０ｎｍとの間の厚さを有し得るが、それより薄くても厚くてもよく、他の実施形態においては異なる厚さを有していてもよい。
図８は、一実施形態に従った量子井戸チャネル領域１１２上の上部バリア領域１１４を示す側断面図である。上部バリア領域１１４は、図示した実施形態においてＩｎＡｌＡｓを有するが、他の実施形態においてはその他の材料を有していてもよい。上部バリア領域１１４がＩｎＡｌＡｓを有する一実施形態において、約５２対４８のＡｌ対Ｉｎ比（Ｉｎ０．５２Ａｌ０．４８Ａｓ）が存在し得る。上部バリア領域１１４は、量子井戸チャネル領域１１２が有する材料より高いバンドギャップを有する材料を有し得る。或る実施形態において、上部バリア領域１１４は、底部バリア領域１０６と同じ材料を有する（例えば、底部バリア領域１０６がＩｎ０．６０Ａｌ０．４０Ａｓを有する場合、上部バリア領域１１４もＩｎ０．６０Ａｌ０．４０Ａｓを有する）。或る実施形態において、上部バリア領域１１４は実質的に、底部バリア領域１０６と同じ材料からなる。他の実施形態において、上部及び底部バリア領域１０６、１１４は相異なる材料を有していてもよい。上部バリア領域１１４を形成することには、例えばバッファ領域１０４を形成することが可能な先に列挙した方法など、如何なる好適な方法が用いられてもよい。一部の実施形態において、上部バリア領域１１４は、例えば５０ｎｍ未満など、非常に薄くされ得る。上部バリア領域１１４は、或る実施形態において約３ｎｍといった薄さを有し得るが、それより大きい、あるいは小さい、異なる厚さを有していてもよい。この厚さは、デバイス１００の目標閾値電圧に基づいて選定され得る。
図９は、一実施形態に従った上部バリア領域１１４上の誘電体バリア領域１４２を示す側断面図である。図９に示した誘電体バリア領域１４２は、ＩｎＰ材料を有する第２の上部バリア領域であるが、他の実施形態においてはその他の材料が用いられてもよい。或る実施形態において、誘電体バリア領域１４２は約２ｎｍ未満の厚さを有する。或る実施形態において、誘電体バリア領域１４２は１ｎｍ又はそれ未満の厚さを有する。他の実施形態において、誘電体バリア領域１４２は異なる厚さを有する。或る実施形態において、誘電体バリア領域１４２は、当初厚さに形成された後、その最終厚さまでエッチング又はその他の方法で薄化されてもよい。
図１０は、一実施形態に従った誘電体バリア領域１４２上のゲート誘電体１１６を示す側断面図である。ゲート誘電体１１６は、例えばＡｌ２Ｏ３などの高誘電率（ｈｉｇｈ−ｋ）誘電体材料を有し得るが、他の実施形態においては、例えばＬａ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴａＯ５などの材料、例えばＬａＡｌｘＯｙ、ＨｆｘＺｒｙＯｚなどの三重複合体、又はその他の材料が用いられてもよい。ゲート誘電体１１６がＡｌ２Ｏ３である実施形態において、Ａｌ２Ｏ３は、一実施形態においてトリメチルアルミニウム（ＴＭＡ）と水前駆体とを用いてＡＬＤプロセスで堆積され得るが、それを形成するためのその他の方法が用いられてもよい。ゲート誘電体１１６は、一部の実施形態において約０．７ｎｍと５ｎｍとの間の厚さを有し得るが、他の実施形態においては異なる厚さを有していてもよい。
図１１は、一実施形態に従った、ゲート誘電体１１６上のゲート１１８と、ゲート１１８のそれぞれの側のソース領域１２０及びドレイン領域１２２とを示す側断面図である。図示した実施形態において、ゲート１１８はトランジスタのリセスゲートであり、故に、ソース及びドレイン領域１２０、１２２を残し、ゲート１１８を凹部に置く（リセスする）ように、ソース／ドレイン層の一部が除去されている。リセスされたソース、ドレイン及びゲートは、一実施形態において、金属の電子ビーム蒸着とリフトオフ若しくはフロートオフとによって形成され得る。他の実施形態において、ソース／ドレイン層内のリセスを欠いた、その他の種類のトランジスタ又はその他のデバイス１００が形成されてもよい。
ゲート電極１１８は、例えばＰｔ／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕなどの金属含有材料、又はその他の１つ以上の材料を有し得る。一部の実施形態において、ゲートは４．５ｅＶを上回る仕事関数を有するが、その他の仕事関数も可能である場合がある。
図示した実施形態において、ソース及びドレイン領域１２０、１２２はコンタクト領域１５０の上にある。一部の他の実施形態では、これら別個のコンタクト領域１５０はなくてもよい。或る実施形態において、コンタクト領域１５０は、ＩｎＧａＡｓ（ＩｎｘＧａ１−ｘＡｓ）を有していてもよく、その厚さにわたってＧａ対Ｉｎ比が傾斜され、あるいは実質的に一定にされ得る。或る実施形態において、コンタクト領域１５０の頂部領域はＩｎ０．５３Ｇａ０．４７Ａｓを有し得るが、他の実施形態においてはその他の組成が用いられてもよい。
一実施形態において、ソース及びドレイン領域１２０、１２２はＮｉＧｅＡｕを有し得る。他の一実施形態において、ソース及びドレイン領域１２０、１２２はＴｉＰｔＡｕを有し得る。他の実施形態において、ソース及びドレイン領域１２０、１２２はその他の材料を有していてもよい。
図１２は、動作時のデバイス１００を例示する側断面図である。図示した実施形態において、デバイス１００の動作中、チャネル領域１１２の上部に２次元電子ガス（２ＤＥＧ）が存在する。デルタドープ領域１０８がチャネル領域１１２の下方にあるので、２ＤＥＧはチャネル領域１１２の上部にあり、デバイス１００はゲート１１８と２ＤＥＧとの間に、仮にデルタドープ領域１０８がチャネル領域１１２の上方にある場合より小さい隔たりを有する。このことは、例えばゲート長の短縮、短チャネル効果の制御、エンハンスメントモード動作、オン電流の増大、及び／又は一層高いＩＯＮ／ＩＯＦＦなど、数多くの利点をデバイス１００にもたらすことができる。
本発明の実施形態についての以上の記載は、例示及び説明の目的で提示されたものであり、網羅的であったり本発明を開示のままの形態に限定したりすることを意図したものではない。この説明及び以下の請求項は、例えば左、右、頂部、底部、上方、下方、上部、下部、第１、第２など、単に説明目的で使用され且つ限定として解釈されるべきでない用語を含んでいる。例えば、相対的な縦方向位置を指し示す用語は、基板又は集積回路のデバイス側（すなわち、アクティブ表面）が該基板の“頂”面である状況を参照するものである。基板は実際には如何なる向きにあってもよく、故に、基板の“頂部”側が地球の標準座標系内で“底部”側より低い位置にあることもあるが、そのような“頂部”も用語“頂部”の意味に含まれる。用語“上（ｏｎ）”は、ここでは（請求項中を含め）、特に断らない限り、第２の層“上”の第１の層が第２の層に対して直接的に上にあって直に接触していることを指し示すものではない。すなわち、第１の層と第１の層上の第２の層との間に第３の層又はその他の構造が存在していてもよい。ここで説明したデバイス又は製品の実施形態は、数多くの位置及び向きで製造、使用、あるいは輸送され得る。当業者に認識されるように、以上の教示の下で数多くの変更及び変形が可能である。当業者は、図に示した様々な構成要素に対して様々な等価な組み合わせ及び代用を認識することであろう。故に、本発明の範囲は、この詳細な説明によってではなく、添付の請求項によって限定されるものである。
Claims (20)
- ＩｎＡｌＡｓを有する下部バリア領域；
前記下部バリア領域の頂部上のデルタドープ領域；
前記デルタドープ領域の頂部上の、ＩｎＧａＡｓを有する量子井戸チャネル領域；
前記量子井戸チャネル領域の頂部上の、ＩｎＡｌＡｓを有する第１の上部バリア領域；及び
前記上部バリア領域の頂部上のゲート電極；
を有するデバイス。 - 前記ゲート電極と前記第１の上部バリア領域との間のゲート誘電体と、前記ゲート電極の第１の側のソース領域と、前記ゲート電極の前記第１の側とは反対側の第２の側のドレイン領域と、を更に有する請求項１に記載のデバイス。
- 前記ゲート電極は金属を有する、請求項１に記載のデバイス。
- 前記下部バリア領域の下の、Ｓｉを有する基板、を更に有する請求項１に記載のデバイス。
- 前記基板と前記下部バリア領域との間のバッファ領域、を更に有する請求項４に記載のデバイス。
- 前記第１の上部バリア領域と前記ゲート電極との間の、ＩｎＰを有する第２の上部バリア領域、を更に有する請求項１に記載のデバイス。
- 前記第２の上部バリア領域と前記ゲート電極との間の、ｈｉｇｈ−ｋ材料を有するゲート誘電体領域、を更に有する請求項６に記載のデバイス。
- 前記ゲート誘電体領域は、ＨｆＯ２、Ａｌ２Ｏ３又はＴａＯ５を有する、請求項７に記載のデバイス。
- ２０ｎｍ以下のゲート長を有するトランジスタである請求項１に記載のデバイス。
- 基板；
前記基板上の、ＩＩＩ−Ｖ族材料を有する量子井戸チャネル領域；
前記量子井戸チャネル領域と前記基板との間のデルタドープ領域；
を有する半導体デバイス。 - 当該デバイスはトランジスタであり、該トランジスタは更に：
前記量子井戸チャネル領域上の第１の上部バリア領域；及び
前記量子井戸チャネル領域の下方の下部バリア領域；
を有する、請求項１０に記載のデバイス。 - 前記上部バリア領域及び前記下部バリア領域の双方がＩｎｙＡｌ１−ｙＡｓ材料を有し、ｙは０．５２と０．７０との間である、請求項１１に記載のデバイス。
- 前記デルタドープ領域は、前記下部バリア領域と実質的に同じ材料にドーパントを加えた材料を有する、請求項１１に記載のデバイス。
- 前記量子井戸チャネル領域は、ＩｎｘＧａ１−ｘＡｓ材料を有し、ｘは０．５３と１．０との間である、請求項１１に記載のデバイス。
- 前記デルタドープ領域と前記量子井戸チャネル領域との間のスペーサ領域、を更に有する請求項１１に記載のデバイス。
- 前記第１の上部バリア領域上のｈｉｇｈ−ｋゲート誘電体領域；
前記ｈｉｇｈ−ｋゲート誘電体領域上の、金属を有するゲート電極；
前記ｈｉｇｈ−ｋゲート誘電体領域の第１の側のソースコンタクト；及び
前記ｈｉｇｈ−ｋゲート誘電体領域の前記第１の側とは反対側の第２の側のドレインコンタクト；
を更に有する請求項１５に記載のデバイス。 - 前記第１の上部バリア領域と前記ｈｉｇｈ−ｋゲート誘電体領域との間の、ＩｎＰを有する第２の上部バリア領域、を更に有する請求項１６に記載のデバイス。
- 前記トランジスタは、前記量子井戸チャネル領域の上部内に２次元電子ガスを生成するように動作する、請求項１１に記載のデバイス。
- 当該デバイスは、前記量子井戸チャネル領域の上方にはデルタドープ領域を含んでいない、請求項１１に記載のデバイス。
- シリコンを有する基板；
前記基板上のバッファ層であり、傾斜されたＩｎｙＡｌ１−ｙＡｓ材料を有し、ｙは前記基板からの距離が増大するにつれて大きくなる、バッファ層；
前記バッファ層上の下部バリア層であり、ＩｎｙＡｌ１−ｙＡｓ材料を有し、ｙは０．５２と０．７０との間である、下部バリア層；
前記下部バリア層上のデルタドープ層であり、前記下部バリア層の前記ＩｎｙＡｌ１−ｙＡｓ材料と実質的に同じものにドーパントを加えたＩｎｙＡｌ１−ｙＡｓ材料を有するデルタドープ層；
前記デルタドープ層上の量子井戸チャネル層であり、ＩｎｘＧａ１−ｘＡｓ材料を有し、ｘは０．５３と１．０との間である、量子井戸チャネル層；
前記量子井戸チャネル層上の第１の上部バリア層であり、前記下部バリア層と実質的に同じ材料からなる第１の上部バリア層；
前記第１の上部バリア層上の第２の上部バリア層であり、ＩｎＰを有する第２の上部バリア層；
前記第２の上部バリア層上のｈｉｇｈ−ｋゲート誘電体層；
前記ｈｉｇｈ−ｋゲート誘電体層上のゲート電極であり、金属を有するゲート電極；
前記ゲート電極の第１の側のソースコンタクトであり、ＩｎＧａＡｓを有するソースコンタクト；及び
前記ゲート電極の前記第１の側とは反対側の第２の側のドレインコンタクトであり、ＩｎＧａＡｓを有するドレインコンタクト；
を有するトランジスタ。
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