TWI441337B - 在通道區域下具有ｄｅｌｔａ摻雜層之第三-五族裝置 - Google Patents
在通道區域下具有ｄｅｌｔａ摻雜層之第三-五族裝置 Download PDFInfo
- Publication number
- TWI441337B TWI441337B TW098142875A TW98142875A TWI441337B TW I441337 B TWI441337 B TW I441337B TW 098142875 A TW098142875 A TW 098142875A TW 98142875 A TW98142875 A TW 98142875A TW I441337 B TWI441337 B TW I441337B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- layer
- quantum well
- substrate
- barrier region
- Prior art date
Links
- 230000004888 barrier function Effects 0.000 claims description 107
- 239000000463 material Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 46
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 14
- 230000006911 nucleation Effects 0.000 description 13
- 238000010899 nucleation Methods 0.000 description 13
- 239000013078 crystal Substances 0.000 description 8
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 5
- 238000003877 atomic layer epitaxy Methods 0.000 description 4
- 238000004871 chemical beam epitaxy Methods 0.000 description 4
- 238000004211 migration-enhanced epitaxy Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910017115 AlSb Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910017414 LaAl Inorganic materials 0.000 description 1
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
- H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Description
本發明係有關於在通道區域下具有DELTA(δ)摻雜層之第三-五族裝置。
背景
現今多數積體電路是基於矽，週期表的第四族元素。已知諸如砷化鎵(GaAs)、銻化銦(InSb)、磷化銦(InP)及砷化鎵銦(InGaAs)之第三-五族元素的化合物具有相比於矽更優越的特性，包括較高的電子遷移率及飽和速度。此等材料從而可提供優越的裝置性能。
依據本發明之一實施例，係特地提出一種裝置，其包含有：一下方障壁區域，其包含InAlAs；一個delta摻雜區域，其在該下方障壁區域的頂部上；一量子井通道區域，其包含在該delta摻雜區域之頂部上的InGaAs；一第一上方障壁區域，其包含在該量子井通道區域之頂部上的InAlAs；及一閘極電極，其在該上方障壁區域的頂部上。
圖式簡單描述
第1圖是繪示一第三-五族材料的量子井電晶體裝置的一截面側視圖；第2圖是繪示該基體的一截面側視圖；第3圖是繪示形成於該基體上的一緩衝區域的一截面側視圖；第4圖是繪示該緩衝區域上之該底部障壁區域的一截面側視圖；第5圖是繪示該底部障壁區域上的一delta摻雜區域的一截面側視圖；第6圖是繪示該delta摻雜區域上之該間隔區域的一截面側視圖；第7圖是繪示該通道區域的一截面側視圖；第8圖是繪示該量子井通道區域上的一上方障壁區域的一截面側視圖；第9圖是繪示該上方障壁區域上的一電介質障壁區域的一截面側視圖；第10圖是繪示該電介質障壁區域上的一閘極電介質的一截面側視圖；第11圖是繪示在該閘極電介質上的一閘極的一截面側視圖；以及第12圖是繪示在操作中之該裝置的一截面側視圖。
詳細描述
在各種實施例中，與第三-五族材料的半導體裝置的形成有關的一裝置及方法予以描述。在下面的描述中，各種實施例將予以描述。然而，在該相關技藝中具有通常知識者將認識到的是，該等各種實施例可在不由一或多個此等特定細節來實行，或由其他置換及/或額外方法、材料或元件來實行。在其他實例中，習知的結構、材料或操作不予以詳細地顯示或描述，以避免模糊了本發明之各種實施例的層面。類似地，為了解釋的目的，特定的數目、材料及組態被提出，以提供本發明的徹底理解。然而，本發明可不由特定的細節來實行。再者，應理解的是，在該等圖中所示之各種實施例是說明性的表示，且不一定按照比例繪製。
貫穿此說明書，所述“一個實施例”或“一實施例”意指結合該實施例所述之一特定的特徵、結構、材料或特性包括於本發明的至少一個實施例中，但是不表示其等出現於每一實施例中。因而，在貫穿此說明書中之各種地方的用語“在一個實施例中”或“在一實施例中”不一定是指本發明之相同的實施例。再者，該等特定的特徵、結構、材料或特性可以任何適當的方式結合於一或多個實施例中。各種額外的層及/或結構可包括於其他實施例中，及/或所述之特徵可在其他實施例中予以省略。
各種操作將依次以最能幫助理解本發明之方式，而描述為多個分離的操作。然而，描述的次序不應該理解為暗示此等操作必須是相依於次序的。特別的是，此等操作不需要以出現的次序來執行。與該所述之實施例相比，所述之操作可以一不同的次序，連續地或並行地予以執行。各種額外的操作可執行於額外實施例中，及/或所述之操作可在額外實施例中予以省略。
第1圖是根據本發明之一實施例，繪示具有在一通道區域112下之一delta摻雜區域108的一第三-五族材料的量子井電晶體裝置100的一截面側視圖。相較於如果該delta摻雜區域108在該通道區域112上的情形，位於該通道區域112下的該delta摻雜區域108允許該通道區域112與閘極電極118之間的距離較小。相較於如果在該通道區域112與該閘極電極118之間的距離較大的情形，此較小的距離因而允許該裝置100的閘極長度170較低。例如，在一些實施例中，該裝置100可具有低於20奈米的一閘極長度170。具有較小閘極長度170的裝置100可能提供較佳的性能：具有較高的ION
/IOFF
、較高的截止頻率、經減少的閘極洩漏、較高的驅動電流及/或在各種實施例中經減少的短通道效應。而且，具有較小閘極長度170的裝置100允許較多的電晶體100形成於基體102之一給定區域上，這意味著可以較低的成本來製成產品。
在該所繪示之實施例中，該裝置100包括一基體102，該基體102可以是該裝置100可於其上製成的任合一種或多種材料。在一些實施例中，該基體102可以是一實質上單晶矽材料、一實質上獲摻雜的單晶矽材料、一多晶或多層基體102。該基體102在一些實施例中可不包含矽，但是可相反地包含一不同的基體材料，諸如一GaAs或InP。該基體102可包括一或多個材料、裝置或層，或可以是不具有多層的一單一材料。
在該所繪示之實施例中，在該基體102上存在一緩衝區域104。該緩衝區域104可用以調節在該基體102與該緩衝區域104上之區域之間的一晶格失配，及限制晶格錯位及缺陷。
在該所繪示之實施例中存在位於該緩衝區域104上的一下方障壁區域106、位於該下方障壁區域106上的一delta摻雜區域108、位於該delta摻雜區域108上的一間隔區域110、位於該間隔區域110上的一通道區域112、及位於該通道區域112上的一上方障壁區域114。該delta摻雜區域108根據該裝置100之設計及該裝置100之目標臨界值電壓予以摻雜。應注意的是，在此所使用的用語“delta摻雜區域”也包含一調變摻雜區域，且該裝置100的一些實施例可具有一調變摻雜區域108而取代一delta摻雜區域108；在此所使用的用語“delta摻雜區域”包含二種實施例。該delta摻雜區域108在該通道區域112下，相比於如果該delta摻雜區域108在該通道區域112上的情形，該delta摻雜區域108在該通道區域112下允許在該通道區域112與該閘極118之間的距離較小。該通道區域112及delta摻雜區域108被夾在該上方與下方障壁區域114、106之間。
在該上方障壁區域114上存在一閘極電介質116。在該高介電常數(high-k)的閘極電介質層116上的是一閘極電極118，該閘極電極118的材料可基於一所期望的工作函數來選擇。該裝置也具有源極及汲極區域120及122。如所繪示，該裝置100是具有一下凹式閘極118的裝置100，儘管在其他實施例中，其可以是不具一下凹式閘極118的一不同類型的裝置100。
第2至12圖是繪示如何製成該裝置100，且提供本發明之實施例的額外細節的截面側視圖。
第2圖是根據本發明之一實施例，繪示該基體102的一截面側視圖。該基體102可包含高電阻率的p-型或n-型斜切(vicinal)矽材料，其在一些實施例中具有橫跨該基體表面之雙階(100)平臺的規則陣列。一斜切表面可透過從一單晶塊中切除該基體102而獲準備。在一些實施例中，該(100)基體表面以朝著[110]方向2至8度之間的角度予以切除。在一特定的實施例中，該(100)基體表面以朝著該[110]方向大約4度的角度予以切除。一斜切表面是該矽基體102之一較高階的結晶平面，諸如但不限於(211)、(511)、(013)、(711)平面。
該裝置100將被形成於其上的該基體102可具有在每一釐米大約1歐姆(ohm)與大約50,000ohm之間的電阻。該高電阻率可藉由低於大約1016
載子/cm3
的一低摻雜劑濃度來實現。
在一些實施例中，該基體102可以是一實質上單晶矽材料、一實質上獲摻雜的單晶矽材料、一多晶或多層基體102。在各種實施例中，該基體102可能包含鍺、矽鍺，或可能是一絕緣層覆矽基體102。在一些實施例中，該基體102可不包含矽，但是相反地可包含不同的材料，諸如一不同的半導體或諸如GaAs或InP的一第三-五族材料。該基體102可包括一或多個材料、裝置或層，或可以是不具多層的一單一材料。
第3圖是繪示在一實施例中形成於該基體102上的一緩衝區域104的一截面側視圖。該緩衝區域104可發揮作用，以調節在該基體102與該緩衝區域104上之區域之間的一晶格失配，且限制晶格錯位及缺陷。在該所繪示之實施例中，該緩衝區域104具有多個區域：一成核區域130、一第一緩衝區域132及一梯度緩衝區域134，儘管在其他實施例中該緩衝區域104可具有不同數量的區域，或僅是一單一區域。
該成核區域130在一實施例中包含砷化鎵，儘管諸如GaSb或AlSb的其他材料也可用於其他實施例中。(注意的是如在此所使用的，當材料由沒有下標的元素來指定時，此等指定包含該等元素之任何百分率混合。例如，“InGaAs”包含Inx
Ga1-x
As，其中x在0(GaAs)與1(InAs)之間的範圍中。類似地，InAlAs包含In0.52
Al0.48
As。)其由分子束磊晶(MBE)、遷移增強型磊晶(MEE)、金屬-有機化學汽相沈積(MOCVD)、原子層磊晶(ALE)、化學束磊晶(CBE)或另一適當的方法而形成。其在一些實施例中具有小於大約500埃的厚度。在該基體102是一斜切矽材料的實施例中，可使該成核區域130足夠厚，以填充該矽基體102的所有平臺。在另一實施例中，其他適當的成核區域130材料或厚度可予以使用，或該成核區域130可予以省略。
在該所繪示之實施例中，在該成核區域130上的是一第一緩衝區域132。在一實施例中，該第一緩衝區域132包含一GaAs材料，儘管也可使用諸如InAlAs、AlSb或其他材料。在一實施例中，該第一緩衝區域132由實質上與該成核區域130相同的材料組成。該緩衝區域132也可由分子束磊晶(MBE)、遷移增強型磊晶(MEE)、金屬-有機化學汽相沈積(MOCVD)、原子層磊晶(ALE)、化學束磊晶(CBE)或另一適當的方法形成。在各種實施例中，該第一緩衝區域132可具有小於1微米(micron)、在0.3micron與1micron之間的厚度，或另一厚度。
在一些實施例中，該第一緩衝區域132可藉由與形成該成核區域130相同的製程來形成。在此一實施例中，相比於執行該成核層104之長成所使用之溫度，該第一緩衝層108的長成可在較高溫度下予以執行。儘管第一緩衝區域132可被認為及顯示為相對於成核區域130的一分離區域，但是二者區域130、132均可被認為是緩衝，即區域132增厚了由成核區域130所開始的該第三-五緩衝區域，且滑過錯位。區域132的膜品質可能優於該成核區域132的膜品質，因為其可在一較高的長成溫度下形成。同樣，在區域132形成期間，該通量率可能相當高，因為該極性成核區域130可消除形成反相域(APD)的危險。
在該所繪示的實施例中，在該第一緩衝區域132上存在一梯度緩衝區域134。在該所繪示之實施例中，該梯度緩衝區域134包含砷化銦鋁Inx
Al1-x
As，其中x在0(或另一選定的開始量)與底部障壁區域中所期望In之數量之間的範圍中，儘管該梯度緩衝區域134可包含其他的材料，且可予以摻雜。例如，該梯度緩衝區域134可包含相鄰於該第一緩衝區域132的AlAs(從而x=0)，即增加出現於該梯度緩衝區域134中較高In的數量(儘管不一定按一線性增加率)，使得該梯度緩衝區域134包含相鄰於該底部障壁區域106的In0.52
Al0.48
As。在一些實施例中，該梯度緩衝區域134的頂部包含Inx
Al1-x
As，其中x在0.52與0.70之間。該梯度緩衝區域134在一實施例中具有小於大約5micron的厚度。在其他實施例中，其可具有足夠的厚度，使得出現於其底面的多數缺陷不出現於其頂面。任何適當的方法均可用以形成該梯度緩衝區域134。
應注意的是，一些實施例可能缺少一緩衝區域132及/或梯度緩衝區域134。例如，在該基體102包含一第三-五族材料的實施例中，該裝置100可能缺少緩衝區域132及/或梯度緩衝區域134。
第4圖是根據一實施例，繪示該緩衝區域104上之該底部障壁區域106的一截面側視圖。該底部障壁區域106在該所繪示之實施例中包含InAlAs，儘管在其他實施例中，其可包含諸如InA1Sb或InP的其他材料。在該底部障壁區域106包含InAlAs的實施例中，其可包含Inx
Al1
-x
As，其中x在0.52與0.70之間，儘管在其他實施例中可使用不同的合成物。該底部障壁區域106可予以摻雜。該底部障壁區域106可包含一材料，與該通道區域112所包含之材料相比，該材料具有一較高的帶隙。諸如此等上面所列舉出可能形成該緩衝區域104的任何適當的方法可用以形成該底部障壁區域106。在一些實施例中，該底部障壁區域
106可具有在大約1micron與3micron之間的厚度，儘管其在其他實施例中可具有不同的厚度。
第5圖是根據一實施例，繪示該底部障壁區域106上的一delta摻雜區域108的一截面側視圖。該delta摻雜區域108可包含與該底部障壁區域106相同的材料，其中加入了一摻雜劑或多個摻雜劑。用於該delta摻雜區域108中的摻雜劑可以是Te、Si、Be或另一摻雜劑。該delta摻雜區域108中的摻雜密度在一些實施例中，可在大約1x1011
/cm2
至大約8x1012
/cm2
之間，儘管也可以使用不同的摻雜劑密度。該摻雜劑密度可基於該裝置100的設計及該裝置的目標臨界值電壓予以選擇。在另一實施例中，該delta摻雜區域108可包含獲摻雜的Si。在一實施例中，該delta摻雜區域108、該底部障壁區域106及/或其他區域可由一連續的長成製程形成。例如，該底部障壁區域106可包含使In、Al及As流入一室中所形成的InAlAs，而對於形成該delta摻雜區域108，In及Al的流入停止，同時Si開始流入。在其他實施例中，可使用不同的方式來形成該等區域。在一些實施例中，該delta摻雜區域108可具有小於大約5埃的厚度，儘管其在其他實施例中可具有不同的厚度。
第6圖是根據一實施例，繪示該delta摻雜區域108上的間隔區域110的一截面側視圖。在一實施例中，該間隔區域110可包含與該底部障壁區域106相同的材料。例如，在該底部障壁區域106包含In0.52
Al0.48
As的一實施例中，該間隔區域110也可包含In0.52
Al0.48
As。在一實施例中，該間隔區域110可由實質上與該底部障壁區域106相同的材料組成。在其他實施例中，該間隔區域110可包含其他材料。該間隔區域110可藉由任何適當的方法來形成，且可藉由與形成該底部障壁區域106所使用之相同的方法來形成。
第7圖是根據本發明之一實施例，繪示該通道區域112的一截面側視圖。該通道區域112可以是一量子井通道區域。此量子井通道區域112包含一第三-五族材料。一第三-五族材料是同時具有一第三族材料及一第五族材料的一材料。例如，該通道區域112的第三-五族材料在該所說明的實施例中是InGaAs，儘管在其他實施例中，其可包含諸如InSb或InAs的其他材料。在該量子井通道區域112包含InGaAs的一實施例中，In與Ga的比率可被選定，以提供該量子井通道區域112與周圍區域之一粗略的晶格匹配。例如，在該間隔區域110包含In0.52
Al0.48
As的一實施例中，該通道區域112可包含In0.53
Ga0.47
As。在其他實施例中，該通道區域112可包含Inx
Ga1-x
As，其中x在大約0.53與大約1.0(在實質上不存在Ga的情況下)之間。In與Ga的不同比率可被選定，以將一應力提供給該通道區域112。諸如上面此等所列舉出可能形成該緩衝區域104之任何適當的方法可用以形成該量子井通道區域112。在一些實施例中，該量子井通道區域112可具有在大約3奈米與20奈米之間的厚度，儘管該厚度可小於或大於此：其在其他實施例中可具有不同的厚度。
第8圖是根據一實施例，繪示該量子井通道區域112上的一上方障壁區域114的一截面側視圖。該上方障壁區域114在該所繪示之實施例中包含InAlAs，儘管在其他實施例中，其可包含其他材料。在該上方障壁區域114包含InAlAs的一實施例中，In與Al的比率可大約為52比48(In0.52
Al0.48
As)。該上方障壁區域114可包含一材料，相比於該量子井通道區域112中所包含的材料，該材料具有一較高的帶隙。在一實施例中，該上方障壁區域114包含與該底部障壁區域106相同的材料(例如，如果該底部障壁區域106包含In0.60
A10.40
As，則該上方障壁區域114也包含In0.60
A10.40
As)。在一實施例中，該上方障壁區域114由實質上與該底部障壁區域106相同的材料組成。在其他實施例中，該等上方及底部障壁區域106、114可包含不同的材料。諸如上面所列舉出能夠形成該緩衝區域104之任何適當的方法可用以形成該上方障壁區域114。在一些實施例中，該上方障壁區域114可極薄，諸如小於50奈米。在一實施例中，該上方障壁區域114可具有小至大約3奈米的厚度，儘管其也可具有較大或較小的不同厚度。此厚度可基於該裝置100的目標臨界值電壓來選擇。
第9圖是根據一實施例，繪示該上方障壁區域114上的一電介質障壁區域142的一截面側視圖。第9圖所繪示之該電介質障壁區域142是包含一InP材料的一第二上方障壁區域，儘管其他的材料也可用於其他實施例中。在一實施例中，該電介質障壁區域142具有小於大約2奈米的厚度。在一實施例中，該電介質障壁區域142具有1奈米或更小的厚度。在其他實施例中，該電介質障壁區域142可具有不同的厚度。在一實施例中，該電介質障壁區域142可被形成至一第一厚度，接著蝕刻至或以另外的方式變薄至其最終厚度。
第10圖是根據一實施例，繪示該電介質障壁區域142上的一閘極電介質116的一截面側視圖。該閘極電介質116可包含諸如Al2
O3
之一高介電常數的電介質材料，儘管在其他實施例中，也可使用諸如La2
O3
、HfO2
、ZrO2
、TaO5
的其他材料，或諸如LaAlx
Oy
、Hfx
Zry
Oz
或其他材料的三元複合物。在該閘極電介質116是Al2
O3
的實施例中，該Al2
O3
可使用三甲基鋁(TMA)及水前驅物，以在一實施例中的一ALD製程予以沈積，儘管也可以使用其他方法來形成其。在一些實施例中，該閘極電介質116可具有在大約0.7奈米與5奈米之間的厚度，儘管其在其他實施例中可能具有不同的厚度。
第11圖是根據一實施例，繪示該閘極電介質116上的一閘極118，及該閘極118之任一側上的源極及汲極區域120、122的一截面側視圖。在該所繪示之實施例中，該閘極118是一電晶體的一下凹閘極，所以部分的源極/汲極層被移除以凹進該閘極118，而留下該等源極及汲極區域120、122。在一實施例中，該下凹式源極、汲極及閘極可藉由金屬的電子束蒸發及掀離或浮卸來形成。在其他實施例中，可形成可能在該源極/汲極層中不具下凹之其他類型的電晶體或其他裝置100。
該閘極電極118可包含諸如Pt/Au、Ti/Au、Ti/Pt/Au或另一材料的包含金屬的一材料或多種材料。在一些實施例中，該閘極具有在4.5電子伏特(eV)以上的一工作函數，儘管其他的工作函數也是可能的。
在該所繪示之實施例中，該等源極及汲極區域120、122在接觸(接點)區域150上。此等分離的接觸區域150可能在其他實施例中是不存在的。在一實施例中，該等接觸區域150可包含InGaAs(Inx
Ga1-x
As)，且可關於其等厚度予以梯度化或具有一實質上In與Ga的常數比率。在一實施例中，該等接觸區域150的頂部區域可包含In0.53
Ga0.47
As，但是在其他實施例中也可使用其他的合成物。
在一實施例中，該等源極及汲極區域120、122可包含NiGeAu。在另一實施例中，該等源極及汲極區域120、122可包含TiPtAu。在其他實施例中，該等源極及汲極區域120、122可包含另一材料。
第12圖是繪示在操作中之該裝置100的一截面側視圖。在該所繪示之實施例中，一二維電子氣(2DEG)存在於該通道區域112的上方部分，同時該裝置100在操作中。因為該delta摻雜區域108在該通道區域112下，所以該2DEG在該通道區域112的上方部分中，且相比於如果該delta摻雜區域108在該通道區域112上，該裝置100在該閘極118與該2DEG之間具有極短的分離。此可將多個優點提供給該裝置100，諸如經減小的閘極長度、受控制的短通道效應、增強模式材料，所增加的導通電流及/或較高的ION
/IOFF
。
本發明之實施例的前述以說明及描述為目的予以呈現。其不打算是詳盡的，或將本發明限制為所揭露的精確形式。下面的此描述及該等申請專利範圍包括僅以描述為目的而不打算是限制性的用語，諸如左、右、頂部、底部、在...上、在...下、上方、下方、第一、第二等。例如，參照一基體或積體電路的一裝置側(或主動表面)的位置指定相對垂直位置的用語是此基體之“頂”面；該基體可實際上在任何方位中，使得在一標準的參考地架構中，一基體的一“頂”側低於該“底”側，且仍在該用語“頂部”的意思範圍中。在此所使用之用語“在...上(on)”(包括於該等申請專利範圍中)不表示在(on)第二層上的第一層是直接地在該第二層上及與該第二層直接接觸，除非有予以特定的描述；該第一層與該第二層之間可存在一第三層或其他結構。在此所述之一裝置或物品的實施例可在多個位置及方位上予以製造、使用或載運。在該相關技藝中具有通常知識者可理解的是，根據上面的教示，許多改變及變化都是可能的。在該技藝中具有通常知識者將認識到該等圖中所示之各種元件的各種等效結合及替換。因而其是打算，本發明之範圍不是受此詳細的描述限制，而是受該等附加申請專利範圍的限制。
100．．．量子井電晶體裝置/裝置
102．．．基體
104．．．緩衝區域
106．．．下方障壁區域/底部障壁區域
108．．．delta摻雜區域
110‧‧‧間隔區域
112‧‧‧通道區域
114‧‧‧上方障壁區域
116‧‧‧閘極電介質
118‧‧‧閘極電極
120‧‧‧源極區域
122‧‧‧汲極區域
130‧‧‧成核區域
132‧‧‧第一緩衝區域
134‧‧‧梯度緩衝區域
142‧‧‧電介質障壁區域
150‧‧‧接觸(接點)區域
170‧‧‧閘極長度
第1圖是繪示一第三-五族材料的量子井電晶體裝置的一截面側視圖；
第2圖是繪示該基體的一截面側視圖；
第3圖是繪示形成於該基體上的一緩衝區域的一截面側視圖；
第4圖是繪示該緩衝區域上之該底部障壁區域的一截面側視圖；
第5圖是繪示該底部障壁區域上的一delta摻雜區域的一截面側視圖；
第6圖是繪示該delta摻雜區域上之該間隔區域的一截面側視圖；
第7圖是繪示該通道區域的一截面側視圖；
第8圖是繪示該量子井通道區域上的一上方障壁區域的一截面側視圖；
第9圖是繪示該上方障壁區域上的一電介質障壁區域的一截面側視圖；
第10圖是繪示該電介質障壁區域上的一閘極電介質的一截面側視圖；
第11圖是繪示在該閘極電介質上的一閘極的一截面側視圖；以及
第12圖是繪示在操作中之該裝置的一截面側視圖。
100．．．量子井電晶體裝置/裝置
102．．．基體
104．．．緩衝區域
106．．．下方障壁區域/底部障壁區域
108．．．delta摻雜區域
110．．．間隔區域
112．．．通道區域
114．．．上方障壁區域
116．．．閘極電介質
118．．．閘極電極
120．．．源極區域
122．．．汲極區域
170．．．閘極長度
Claims (14)
- 一種半導體裝置，其包含有：一基體；一下方障壁區域，其包含InAlAs；一緩衝區域，位在該基體與該下方障壁區域之間，其中該緩衝區域是一與該下方障壁區域分離的區域；一個delta摻雜區域，其在該下方障壁區域的頂部上且抵靠著該下方障壁區域，其中該delta摻雜區域是一與該下方障壁區域分離的層；一量子井通道區域，其包含在該delta摻雜區域的頂部上之InGaAs；一第一上方障壁區域，其包含在該量子井通道區域的頂部上之InAlAs；一閘極電極，其在該上方障壁區域的頂部上；及一第二上方障壁區域，其包含在該第一上方障壁區域與該閘極電極之間的InP。
- 如申請專利範圍第1項所述之裝置，其更包含在該閘極電極與該第一上方障壁區域之間的一閘極電介質、在該閘極電極之一第一側上的一源極區域、及在該閘極電極之相對於該第一側的一第二側上的一汲極區域。
- 如申請專利範圍第1項所述之裝置，其中該閘極電極包含一金屬。
- 如申請專利範圍第1項所述之裝置，其中該基體包含位於該下方障壁區域下之矽(Si)。
- 如申請專利範圍第1項所述之裝置，其更包含一閘極電介質區域，該閘極電介質區域包含在該第二上方障壁區域與該閘極電極之間的一高介電常數材料。
- 如申請專利範圍第5項所述之裝置，其中該閘極電介質區域包含HfO2 、Al2 O3 或TaO5 。
- 如申請專利範圍第1項所述之裝置，其中該裝置是具有小於或等於20奈米的一閘極長度之一電晶體。
- 一種半導體裝置，其包含有：一基體；一量子井通道區域，其包含該基體上的一第三-五族材料；一個delta摻雜區域，其在該量子井通道區域與該基體之間；一第一上方障壁區域，其在該量子井通道區域之上；一下方障壁區域，其在該量子井通道區域之下，其中該delta摻雜區域是一與該下方障壁區域分離的層且抵靠著該下方障壁區域；一緩衝層，在該基體之上，其中該緩衝層是一與該下方障壁區域分離的層且抵靠著該下方障壁區域；一間隔區域，在該delta摻雜區域與該量子井通道區域之間；一高介電常數閘極電介質區域，其在第一上方障壁區域之上； 一閘極電極，其包含在該高介電常數閘極電介質區域之上的一金屬；一源極接點，其在該高介電常數閘極電介質區域之一第一側上；一汲極接點，其在該高介電常數閘極電介質區域之相對於該第一側的一第二側上；及一第二上方障壁區域，該第一上方障壁區域與該高介電常數閘極電介質區域之間，該第二上方障壁區域包含InP。
- 如申請專利範圍第8項所述之裝置，其中該上方障壁區域及該下方障壁區域二者均包含一種Iny Al1-y As材料，其中y在0.52與0.70之間。
- 如申請專利範圍第8項所述之裝置，其中該delta摻雜區域包含實質上與該下方障壁區域相同的材料及一摻雜劑。
- 如申請專利範圍第8項所述之裝置，其中該量子井通道區域包含一種Inx Ga1-x As材料，其中x在0.53與1.0之間。
- 如申請專利範圍第8項所述之裝置，其中該電晶體可操作來在該量子井通道區域之一上方部分中產生一種二維電子氣。
- 如申請專利範圍第8項所述之裝置，其中該裝置在該量子井通道區域上未包括有一個delta摻雜區域。
- 一種電晶體，其包含有： 包含矽的一基體；在該基體上的一緩衝層，該緩衝層包含一梯度Iny Al1-y As材料，其中該y隨著與該基體之距離增大而增加；在該緩衝層上且與該緩衝層分離的一下方障壁層，該下方障壁層包含一種Iny Al1-y As材料，其中y在0.52與0.70之間；在該下方障壁層上的一個delta摻雜層，其中該delta摻雜層是一與該下方障壁區域分離的層且抵靠著該下方障壁區域，該delta摻雜層包含實質上與該下方障壁層之該Iny Al1-y As材料相同的一種Iny Al1-y As材料，及一摻雜劑；在該delta摻雜層上的一量子井通道層，該量子井通道層包含一種Inx Ga1-x As材料，其中x在0.53與1.0之間；在該量子井通道層上的一第一上方障壁層，該第一上方障壁層由實質上與該下方障壁層相同的材料組成；在該第一上方障壁層上的一第二上方障壁層，該第二上方障壁層包含InP；在該第二上方障壁層上的一高介電常數閘極電介質層；在該高介電常數閘極電介質層上的一閘極電極，該閘極電極包含一金屬；在該閘極電極之一第一側上的一源極接點，該源極接點包含InGaAs；及 在該閘極電極之相對於該第一側的一第二側上的一汲極接點，該汲極接點包含InGaAs。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/316,878 US20100148153A1 (en) | 2008-12-16 | 2008-12-16 | Group III-V devices with delta-doped layer under channel region |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201034196A TW201034196A (en) | 2010-09-16 |
| TWI441337B true TWI441337B (zh) | 2014-06-11 |
Family
ID=42239421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098142875A TWI441337B (zh) | 2008-12-16 | 2009-12-15 | 在通道區域下具有ｄｅｌｔａ摻雜層之第三-五族裝置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20100148153A1 (zh) |
| EP (1) | EP2359405A4 (zh) |
| JP (1) | JP2012510172A (zh) |
| KR (1) | KR101252937B1 (zh) |
| CN (1) | CN102171831A (zh) |
| TW (1) | TWI441337B (zh) |
| WO (1) | WO2010074906A2 (zh) |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8093584B2 (en) * | 2008-12-23 | 2012-01-10 | Intel Corporation | Self-aligned replacement metal gate process for QWFET devices |
| US8115235B2 (en) * | 2009-02-20 | 2012-02-14 | Intel Corporation | Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
| KR101354844B1 (ko) * | 2009-07-08 | 2014-01-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그의 제조 방법 |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8283653B2 (en) | 2009-12-23 | 2012-10-09 | Intel Corporation | Non-planar germanium quantum well devices |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| CN103069553B (zh) * | 2010-08-31 | 2015-08-19 | 住友化学株式会社 | 半导体基板、绝缘栅极型场效应晶体管以及半导体基板的制造方法 |
| KR20130105804A (ko) | 2010-08-31 | 2013-09-26 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판 및 절연 게이트형 전계 효과 트랜지스터 |
| US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
| TWI427785B (zh) * | 2011-01-10 | 2014-02-21 | Intel Corp | 非平面鍺量子井裝置 |
| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| JP2012195579A (ja) * | 2011-03-02 | 2012-10-11 | Sumitomo Chemical Co Ltd | 半導体基板、電界効果トランジスタ、半導体基板の製造方法および電界効果トランジスタの製造方法 |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
| US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
| US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
| US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
| US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
| US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
| WO2013022753A2 (en) | 2011-08-05 | 2013-02-14 | Suvolta, Inc. | Semiconductor devices having fin structures and fabrication methods thereof |
| US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
| US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
| US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
| US9236466B1 (en) * | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US8759234B2 (en) * | 2011-10-17 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Deposited material and method of formation |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
| US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
| KR101869045B1 (ko) * | 2012-01-11 | 2018-06-19 | 삼성전자 주식회사 | 고전자이동도 트랜지스터 및 그 제조방법 |
| US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
| US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
| US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
| US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
| US9431068B2 (en) | 2012-10-31 | 2016-08-30 | Mie Fujitsu Semiconductor Limited | Dynamic random access memory (DRAM) with low variation transistor peripheral circuits |
| US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
| US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
| US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
| US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
| CN103107190B (zh) * | 2013-01-27 | 2015-04-08 | 西安电子科技大学 | 用于高速HEMT器件的InAs外延材料及其制备方法 |
| US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9236444B2 (en) | 2013-05-03 | 2016-01-12 | Samsung Electronics Co., Ltd. | Methods of fabricating quantum well field effect transistors having multiple delta doped layers |
| US8889541B1 (en) | 2013-05-07 | 2014-11-18 | International Business Machines Corporation | Reduced short channel effect of III-V field effect transistor via oxidizing aluminum-rich underlayer |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US9041060B2 (en) | 2013-07-25 | 2015-05-26 | International Business Machines Corporation | III-V FET device with overlapped extension regions using gate last |
| JP6222231B2 (ja) * | 2013-08-19 | 2017-11-01 | 富士通株式会社 | 電界効果型化合物半導体装置 |
| JP6311480B2 (ja) * | 2014-06-24 | 2018-04-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
| KR102266615B1 (ko) | 2014-11-17 | 2021-06-21 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| US9530860B2 (en) | 2014-12-22 | 2016-12-27 | GlobalFoundries, Inc. | III-V MOSFETs with halo-doped bottom barrier layer |
| JP6589291B2 (ja) * | 2015-02-19 | 2019-10-16 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP6589393B2 (ja) * | 2015-06-05 | 2019-10-16 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US10211208B2 (en) | 2015-06-26 | 2019-02-19 | Intel Corporation | High-mobility semiconductor source/drain spacer |
| EP3133046A1 (en) * | 2015-08-17 | 2017-02-22 | IMEC vzw | Al-poor barrier for ingaas semiconductor structure |
| WO2017052608A1 (en) | 2015-09-25 | 2017-03-30 | Intel Corporation | High-electron-mobility transistors with counter-doped dopant diffusion barrier |
| US10446685B2 (en) | 2015-09-25 | 2019-10-15 | Intel Corporation | High-electron-mobility transistors with heterojunction dopant diffusion barrier |
| US10411007B2 (en) | 2015-09-25 | 2019-09-10 | Intel Corporation | High mobility field effect transistors with a band-offset semiconductor source/drain spacer |
| US10340374B2 (en) * | 2015-09-25 | 2019-07-02 | Intel Corporation | High mobility field effect transistors with a retrograded semiconductor source/drain |
| US9941363B2 (en) | 2015-12-18 | 2018-04-10 | International Business Machines Corporation | III-V transistor device with self-aligned doped bottom barrier |
| WO2017218015A1 (en) | 2016-06-17 | 2017-12-21 | Intel Corporation | High-mobility field effect transistors with wide bandgap fin cladding |
| CN107346785B (zh) * | 2017-05-22 | 2019-11-26 | 中国电子科技集团公司第五十五研究所 | 一种N极性AlGaN/GaN高电子迁移率场效应管 |
| US11335796B2 (en) | 2017-12-30 | 2022-05-17 | Intel Corporation | Source to channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs) |
| US20190267480A1 (en) * | 2018-02-26 | 2019-08-29 | Duet Microelectronics Inc. | Anti-barrier-conduction (abc) spacers for high electron-mobility transistors (hemts) |
| US20190267481A1 (en) * | 2018-02-26 | 2019-08-29 | Duet Microelectronics LLC | Field-Effect Transistors (FETs) |
| CN110875182B (zh) * | 2020-01-17 | 2020-08-21 | 中科芯电半导体科技（北京）有限公司 | 一种增大自旋轨道耦合的方法和自旋晶体管 |
| WO2023181749A1 (ja) * | 2022-03-25 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2646290B1 (fr) | 1989-04-25 | 1991-06-14 | Thomson Csf | Composant semiconducteur de type mesfet a heterojonction pseudomorphique |
| JPH081955B2 (ja) * | 1991-08-21 | 1996-01-10 | ヒューズ・エアクラフト・カンパニー | 反転変調ドープされたヘテロ構造の製造方法 |
| JP3196297B2 (ja) * | 1992-03-25 | 2001-08-06 | 株式会社デンソー | 電界効果トランジスタ |
| JP3370929B2 (ja) * | 1998-04-10 | 2003-01-27 | 株式会社デンソー | 光応答型高電子移動度トランジスタ |
| US6576505B2 (en) * | 1999-11-25 | 2003-06-10 | Imec, Vzw | Method for transferring and stacking of semiconductor devices |
| US6900481B2 (en) * | 2002-02-21 | 2005-05-31 | Intel Corporation | Non-silicon semiconductor and high-k gate dielectric metal oxide semiconductor field effect transistors |
| US6645831B1 (en) * | 2002-05-07 | 2003-11-11 | Intel Corporation | Thermally stable crystalline defect-free germanium bonded to silicon and silicon dioxide |
| JP2005251820A (ja) * | 2004-03-02 | 2005-09-15 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型電界効果トランジスタ |
| CN1981382A (zh) * | 2004-07-08 | 2007-06-13 | 皇家飞利浦电子股份有限公司 | 异质结构场效应晶体管 |
| CN101095233A (zh) * | 2004-12-30 | 2007-12-26 | 皇家飞利浦电子股份有限公司 | 增强－耗尽型半导体结构及其制造方法 |
| CN1909241A (zh) * | 2005-08-04 | 2007-02-07 | 中国科学院微电子研究所 | 砷化镓基增强/耗尽型应变高电子迁移率晶体管材料结构 |
| US7652310B2 (en) * | 2005-08-31 | 2010-01-26 | Japan Science And Technology Agency | Negative resistance field effect device and high-frequency oscillation device |
| US7485503B2 (en) * | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8183556B2 (en) * | 2005-12-15 | 2012-05-22 | Intel Corporation | Extreme high mobility CMOS logic |
| US7592213B2 (en) * | 2005-12-29 | 2009-09-22 | Intel Corporation | Tensile strained NMOS transistor using group III-N source/drain regions |
| US20070200142A1 (en) * | 2006-02-24 | 2007-08-30 | Ching-Sung Lee | High linear enhancement-mode heterostructure field-effect transistor |
| US20070238281A1 (en) * | 2006-03-28 | 2007-10-11 | Hudait Mantu K | Depositing polar materials on non-polar semiconductor substrates |
| US7879739B2 (en) * | 2006-05-09 | 2011-02-01 | Intel Corporation | Thin transition layer between a group III-V substrate and a high-k gate dielectric layer |
| US20080001173A1 (en) * | 2006-06-23 | 2008-01-03 | International Business Machines Corporation | BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS |
| US7573059B2 (en) * | 2006-08-02 | 2009-08-11 | Intel Corporation | Dislocation-free InSb quantum well structure on Si using novel buffer architecture |
| US8143646B2 (en) * | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US7851780B2 (en) * | 2006-08-02 | 2010-12-14 | Intel Corporation | Semiconductor buffer architecture for III-V devices on silicon substrates |
| US7494911B2 (en) * | 2006-09-27 | 2009-02-24 | Intel Corporation | Buffer layers for device isolation of devices grown on silicon |
| US7429747B2 (en) * | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
| JP5211471B2 (ja) * | 2006-11-29 | 2013-06-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US20080132081A1 (en) * | 2006-12-04 | 2008-06-05 | Shaheen Mohamad A | Thin III-V semiconductor films with high electron mobility |
| US20080142786A1 (en) * | 2006-12-13 | 2008-06-19 | Suman Datta | Insulated gate for group iii-v devices |
| US7601980B2 (en) * | 2006-12-29 | 2009-10-13 | Intel Corporation | Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures |
| CN100570887C (zh) * | 2007-01-10 | 2009-12-16 | 中国科学院微电子研究所 | 高速砷化镓基复合沟道应变高电子迁移率晶体管材料 |
| US9006707B2 (en) * | 2007-02-28 | 2015-04-14 | Intel Corporation | Forming arsenide-based complementary logic on a single substrate |
| US7566898B2 (en) * | 2007-03-01 | 2009-07-28 | Intel Corporation | Buffer architecture formed on a semiconductor wafer |
| US8124959B2 (en) * | 2007-06-28 | 2012-02-28 | Intel Corporation | High hole mobility semiconductor device |
-
2008
- 2008-12-16 US US12/316,878 patent/US20100148153A1/en not_active Abandoned
-
2009
- 2009-12-02 JP JP2011537748A patent/JP2012510172A/ja active Pending
- 2009-12-02 CN CN2009801399764A patent/CN102171831A/zh active Pending
- 2009-12-02 WO PCT/US2009/066432 patent/WO2010074906A2/en active Application Filing
- 2009-12-02 KR KR1020117007694A patent/KR101252937B1/ko not_active IP Right Cessation
- 2009-12-02 EP EP09835479.8A patent/EP2359405A4/en not_active Withdrawn
- 2009-12-15 TW TW098142875A patent/TWI441337B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2359405A2 (en) | 2011-08-24 |
| WO2010074906A3 (en) | 2010-09-16 |
| WO2010074906A2 (en) | 2010-07-01 |
| US20100148153A1 (en) | 2010-06-17 |
| KR20110051271A (ko) | 2011-05-17 |
| KR101252937B1 (ko) | 2013-04-09 |
| JP2012510172A (ja) | 2012-04-26 |
| EP2359405A4 (en) | 2013-04-10 |
| TW201034196A (en) | 2010-09-16 |
| CN102171831A (zh) | 2011-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI441337B (zh) | 在通道區域下具有ｄｅｌｔａ摻雜層之第三-五族裝置 | |
| US9876014B2 (en) | Germanium-based quantum well devices | |
| EP2973722B1 (en) | Superlattice crenelated gate field effect transistor | |
| US7566898B2 (en) | Buffer architecture formed on a semiconductor wafer | |
| TWI623042B (zh) | 量子井為基的半導體裝置及其形成方法 | |
| US8791504B2 (en) | Substrate breakdown voltage improvement for group III-nitride on a silicon substrate | |
| WO2008076527A2 (en) | Insulated gate for group iii-v devices | |
| US7892902B1 (en) | Group III-V devices with multiple spacer layers | |
| TWI345309B (en) | Compound semiconductor epitaxial substrate and method for production thereof | |
| US20160211358A1 (en) | Semiconductor device | |
| US9876090B1 (en) | Lattice matched and strain compensated single-crystal compound for gate dielectric | |
| US11699723B1 (en) | N-polar III-nitride device structures with a p-type layer | |
| JP2800457B2 (ja) | 半導体装置 | |
| JP2004186465A (ja) | ヘテロ構造型電界効果トランジスタ |