KR20130105804A - 반도체 기판 및 절연 게이트형 전계 효과 트랜지스터 - Google Patents

반도체 기판 및 절연 게이트형 전계 효과 트랜지스터 Download PDF

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KR20130105804A
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노보루 후쿠하라
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스미또모 가가꾸 가부시키가이샤
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Abstract

베이스 기판과 제1 결정층과 절연층을 가지며, 베이스 기판, 제1 결정층 및 절연층이 베이스 기판, 제1 결정층, 절연층 순으로 위치하고, 제1 결정층이 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InxGa1 - xAs(0.35≤x≤0.43)로 이루어지는 반도체 기판을 제공한다. 제1 결정층은 전계 효과 트랜지스터의 채널층으로서 적용할 수 있고, 절연층은 전계 효과 트랜지스터의 게이트 절연층으로서 적용할 수 있다.

Description

반도체 기판 및 절연 게이트형 전계 효과 트랜지스터{SEMICONDUCTOR SUBSTRATE AND INSULATED-GATE FIELD EFFECT TRANSISTOR}
본 발명은 반도체 기판 및 절연 게이트형 전계 효과 트랜지스터에 관한 것이다.
고(高) 전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 전자 이동도 및 전자 농도를 더 높이는 구조로서, 슈도모르픽(pseudomorphic) 고 전자 이동도 트랜지스터(P-HEMT) 구조가 있다. 그리고, 쇼트키 게이트 구조 또는 pn 접합 게이트 구조의 P-HEMT가 그 높은 이동도 특성을 살려, 고주파 통신 소자에 많이 이용되고 있다.
특허문헌 1 및 특허문헌 2는 P-HEMT용 에피택셜 기판을 개시한다. 이 문헌에 개시된 에피택셜 기판에 있어서는, 왜곡 채널층으로서 InGaAs층이 채용되고, 프론트 측 및 백 측의 전자 공급층으로서 AlGaAs층이 채용되어 있다. 특허문헌 1에는 왜곡 채널층의 In 조성을 0.25 이상으로 하는 것이 기재되어 있다. 또한, 왜곡 채널층의 In 조성과 막 두께를 최적화함으로써, 왜곡 채널층의 300 K에 있어서의 전자 이동도가 8300 ㎠/Vㆍs 이상(명시된 최대값은 8990 ㎠/Vㆍs)으로 되는 것이 기재되어 있다. 특허문헌 2에는, 왜곡 채널층의 In 조성과 막 두께를 최적화함으로써, 왜곡 채널층의 77 K에 있어서의 발광 피크 파장이 1030 nm 이상(명시된 최대값은 1075 nm)으로 되는 것이 기재되어 있다. 한편, 전자 이동도는 홀 측정(Van der Pauw법)에 의해 측정되어 있다. 또한, 특허문헌 3은 절연체-화합물 반도체의 계면 구조를 개시한다. 이 절연체-화합물 반도체 계면 구조는 화합물 반도체와 이 화합물 반도체의 표면 상에 배치된 스페이서층과, 스페이서층 상에 배치된 절연층을 포함하고, 스페이서층은 화합물 반도체의 밴드갭보다 넓은 밴드갭을 갖는 반도체 물질임을 개시하고 있다.
특허문헌 1: 일본 특허 공개 제2004-207471호 공보 특허문헌 2: 일본 특허 공개 제2004-207473호 공보 특허문헌 3: 일본 특허 공개 평성10-275806호 공보
특허문헌 1 혹은 특허문헌 2에 기재된 P-HEMT 구조에 의해, 높은 전자 이동도와 높은 2차원 전자 가스 농도를 얻을 수 있다. 보다 높은 게이트 내압 등 양호한 트랜지스터 성능을 얻기 위해서는, 특허문헌 3에 나타내어져 있는 것과 같은 MIS(금속-절연체-반도체)형의 게이트 구조를 실현하는 것이 바람직하다.
그러나, MIS형 게이트 구조를 채용하면, 절연체-반도체 계면에 계면 준위가 형성되는 것은 피할 수 없다. 또한, 절연체-반도체 계면에 있어서의 계면 준위는 반도체-반도체 계면(헤테로 계면)에 있어서의 계면 준위와는 달리, 그 밀도를 저감하는 것이 곤란하다. 계면 준위는, 채널에 있어서의 캐리어의 전계 제어성을 저하시켜, 충방전에 의한 동작 속도의 저하를 초래할 가능성이 있다. 또한 계면 준위는 계면 재결합 등에 의한 캐리어 소멸의 요인으로도 될 수 있다. 즉 계면 준위는 캐리어 이동도의 저하 등 트랜지스터 성능을 열화시키는 요인이 될 수 있다. 본 발명의 목적은, 절연 게이트형(MIS형)의 P-HEMT 구조에 있어서, 채널층의 캐리어 이동도를 향상시켜, 계면 준위의 영향을 저감시킨, 양호한 트랜지스터 성능을 실현할 수 있는 기술을 제공하는 데에 있다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에 있어서는, 베이스 기판과 제1 결정층과 절연층을 가지며, 베이스 기판, 제1 결정층 및 절연층은 베이스 기판, 제1 결정층, 절연층 순으로 위치하고, 제1 결정층은 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InxGa1 - xAs(0.35≤x≤0.43)로 이루어지는 반도체 기판을 제공한다.
제1 결정층은 전계 효과 트랜지스터의 채널층에 적용할 수 있는 층이며, 절연층은 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 층이다. 베이스 기판은 GaAs 또는 AlGaAs 중 적어도 한쪽을 포함하는 기판이어도 좋다. 반도체 기판은 베이스 기판과 제1 결정층 사이에 위치하는 버퍼층을 더 갖더라도 좋다. 이 경우, 버퍼층은 GaAs 또는 AlGaAs 중 적어도 한쪽을 포함하는 층이라도 좋다.
제1 결정층의 77 K에 있어서의 포토루미네센스 발광의 피크 파장은 1070 nm보다 큰 것이여도 좋다. 제1 결정층은 이 피크 파장이 1080 nm보다 큰 것이 바람직하고, 이 피크 파장이 1100 nm보다 큰 것이 더 바람직하다. 반도체 기판은 제1 결정층과 절연층 사이에 위치하는 제2 결정층을 더 갖더라도 좋다. 이 경우, 제2 결정층은 제1 결정층보다 금제대(禁制帶) 폭이 큰 3-5족 화합물 반도체로 이루어진다.
제2 결정층이 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InyGa1 -yP(0＜y＜1)로 이루어지더라도 좋고, GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 AlzGa1 -zAs(0≤z≤1)로 이루어지더라도 좋다.
반도체 기판은 제2 결정층과 제1 결정층 사이에 위치하는 스페이서층을 더 갖더라도 좋다. 이 경우, 스페이서층은 GaAs로 이루어지는 결정층과 AlmGa1 -mAs(0＜m≤1)로 이루어지는 결정층과의 적층인 제1 구성 및 GaAs로 이루어지는 결정층 또는 AlmGa1-mAs(0＜m≤1)로 이루어지는 결정층의 단층인 제2 구성에서 선택되는 어느 구성을 갖는다.
제2 결정층은 절연층과 접하더라도 좋다. 이 경우, 절연층의 제2 결정층과 접하는 영역에 산화알루미늄이 존재하는 것이 바람직하다.
본 발명의 제2 양태에 있어서는, 제1 양태의 반도체 기판을 가지며, 반도체 기판에서의 제1 결정층은 채널층이며, 반도체 기판에서의 절연층은 게이트 절연층인 절연 게이트형 전계 효과 트랜지스터를 제공한다.
본 발명에 있어서의 반도체 기판의 제조 방법의 일례로서, 이하의 방법을 들 수 있다. 우선, 고저항의 반절연성 GaAs 단결정 등으로 이루어지는 성장 기판을 준비한다. 성장 기판으로서는 LEC(Liquid Encapsulated Czochralski)법, VB(Vertical Bridgman)법, VGF(Vertical Gradient Freezing)법 등으로 제조된 GaAs 기판이 적합하지만, 이들로 한정되지 않는다. 그리고, 어느 방법으로 제조된 성장 기판이라도, 하나의 결정학적 면방위로부터 0.05°∼10° 정도의 기울기를 갖은 기판을 준비한다.
이 성장 기판 표면의 이물을 제거하기 위해서, 탈지 세정, 에칭, 수세 및 건조 처리를 하더라도 좋다. 그리고 성장 기판을 공지된 결정 성장로의 가열대 위에 얹어 놓고 가열을 시작한다. 가열 시작 전에 로(爐) 안을 고순도 수소 등으로 치환하더라도 좋다. 성장 기판의 온도가 적절한 온도로 안정된 시점에서, 통상은 성장로 내에 비소 원료 가스를 도입한다. 예컨대 GaAs층을 성장할 때에는, 비소 원료 가스에 이어서 갈륨 원료 가스를 도입한다. 또한, AlGaAs층을 성장할 때에는, 비소 원료의 도입에 더하여 갈륨 원료 및 알루미늄 원료를 도입한다. 또한, InGaAs로 이루어지는 채널층을 성장시킬 때에는, 비소 원료 가스의 도입에 더하여, 인듐 원료 및 갈륨 원료 가스를 도입한다. 또한, n-AlGaAs로 이루어지는 전자 공급층을 성장할 때에는, 비소 원료 가스의 도입에 더하여 갈륨 원료 가스, 알루미늄 원료 가스 및 n형 도펀트 원료 가스를 도입한다. 또한, InGaP층을 성장시킬 때에는 비소 원료에서 인 원료로 전환하여, 인듐 원료, 갈륨 원료를 도입하여 성장시킨다.
정해진 시간과 각 원료의 공급을 제어함으로써, 원하는 적층 구조를 성장해 나간다. 마지막으로, 각 원료의 공급을 정지하여 결정 성장을 정지하고, 냉각 후, 이상과 같이 적층한 에피택셜 기판을 로 내에서 빼내어 결정 성장을 완료한다. 각 원료의 공급량과 시간을 제어함으로써 성장 기판 상에 적어도 버퍼층, InGaAs로 이루어지는 채널층, n-AlGaAs로 이루어지는 전자 공급층, 컨택트층 등의 원하는 화합물 반도체층을 순차 성장시켜 나간다.
여기서, 본 발명의 제조 방법의 보다 구체적인 예로서, 채널층을 형성할 때는, 갈륨 원료 가스로서 트리에틸갈륨을 이용하고, 성장 기판인 GaAs 단결정 기판의 온도를 450℃ 이상 490℃ 이하의 범위로 하여, InGaAs층을 형성한다. AlGaAs층, InGaP층 성장시의 성장 기판의 온도는 600℃∼675℃ 정도이며, 트리메틸갈륨을 갈륨 원료 가스로서 이용하고 있다. 알루미늄 원료 가스로서 TMA(트리에틸알루미늄)및 인듐의 원료 가스로서 TMI(트리메틸인듐)을 이용한다.
또한, 비소 원료 가스로서 삼수소화비소(아르신)을 이용한다. 인 원료 가스로서 삼수소화인(포스핀)을 이용한다. 비소 원료 가스 및 인 원료 가스에 있어서, 수소를 탄소수가 1부터 4인 알킬기로 치환한 알킬아르신 또는 알킬포스핀을 이용할 수도 있다.
n형 도펀트 원료 가스로서는 디실란 가스를 이용한다. 또한 n형 도펀트 원료 가스로서 실리콘, 게르마늄, 주석, 유황, 셀레늄 등의 수소화물 또는 탄소수가 1 내지 3인 알킬기를 갖는 알킬화물을 이용할 수 있다.
이와 같이 하여 성장 기판 상에 모든 층을 성장시킨 후, 각 원료의 공급을 정지하여 결정 성장을 정지하고, 냉각 후, 적층한 에피택셜 기판을 성장로 내에서 빼내어 결정 성장을 완료한다.
도 1은 반도체 기판(100)의 단면을 도시한다.
도 2는 반도체 기판(200)의 단면을 도시한다.
도 3은 절연 게이트형 전계 효과 트랜지스터(300)의 단면을 도시한다.
도 4는 반도체 기판(400)의 단면을 도시한다.
도 5는 절연 게이트형 전계 효과 트랜지스터(500)의 단면을 도시한다.
도 6은 절연 게이트형 전계 효과 트랜지스터(500)의 게이트 전압에 대한 게이트 용량의 관계(C-V 특성)를 실험에 의해 구한 그래프이다.
도 7은 절연 게이트형 전계 효과 트랜지스터(500)의 MOS 계면에 계면 준위가 존재하지 않는 이상 상태를 가정하여 시뮬레이트한 경우의 C-V 특성을 도시한다.
도 8은 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 0 V일 때를 나타낸다.
도 9는 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 +1.2 V일 때를 나타낸다.
도 10은 게이트 전압의 변화에 대한 전자 밀도를 준위마다 시뮬레이트한 도면이다.
도 11의 (a)는 게이트 전압을 변화시켰을 때의 MOS 계면에 있어서의 페르미 준위의 계산값을 플롯한 도면이다. (b)는 GaAs에 있어서의 계면 준위 밀도와 그 에너지 레벨의 관계를 도시한 도면이다.
도 12는 제1 결정층(104)의 In 조성을 변화시킨 경우의 전자 이동도를 홀 측정(Van der Pauw법)에 의해 측정한 실험 결과의 그래프이다.
도 13은 제1 결정층(104)의 전자 이동도와 77 K에 있어서의 포토루미네센스 발광의 피크 파장과의 관계를 도시한 실험 그래프이다.
도 14는 SplitCV법으로 측정한 절연 게이트형 전계 효과 트랜지스터(500)의 캐리어 이동도와 전하 밀도의 관계를 실험에 의해 구한 실험 그래프이다.
도 15는 SplitCV법으로 측정한 다른 절연 게이트형 전계 효과 트랜지스터의 캐리어 이동도와 전하 밀도의 관계를 실험에 의해 구한 실험 그래프이다.
도 16은 In 조성을 변화시켰을 때의 MOS 계면에 있어서의 페르미 레벨(Ef)과 기저 준위(E0)를 시뮬레이트한 도면이다.
도 1은 반도체 기판(100) 단면의 예를 도시한다. 반도체 기판(100)은 베이스 기판(102)과 제1 결정층(104)과 절연층(106)을 갖는다. 베이스 기판(102), 제1 결정층(104) 및 절연층(106)은 베이스 기판(102), 제1 결정층(104), 절연층(106)의 순으로 위치한다. 제1 결정층(104)은 전계 효과 트랜지스터의 채널층에 적용할 수 있고, 절연층(106)은 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있다.
베이스 기판(102)은 그 위에 P-HEMT용 에피택셜층을 형성할 수 있는 한, 임의의 재료 및 구조를 선택할 수 있다. 즉, 베이스 기판(102)의 재료로서 실리콘, 3-5족 화합물 반도체, 사파이어 등을 선택할 수 있고, 베이스 기판(102)의 구조로서, 단결정, 다결정 혹은 아모르퍼스(비정질)를 선택할 수 있다. 다만, P-HEMT 구조의 채널층으로서 InGaAs를 선택하고, 채널층과 헤테로 접합하는 결정층으로서 GaAs 또는 AlGaAs를 선택하는 경우에는, 베이스 기판(102)으로서 GaAs 단결정 기판을 이용하는 것이 적절하다.
베이스 기판(102)과 제1 결정층(104) 사이에는 버퍼층을 형성하더라도 좋다. P-HEMT 구조의 채널층으로서 InGaAs를 선택하는 경우, 버퍼층으로서 GaAs층, AlGaAs층 또는 GaAs와 AlGaAs의 초격자층을 들 수 있다.
제1 결정층(104)은 GaAs 또는 AlGaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs로 형성된다. 여기서 x는 제1 결정층(104)의 In 조성이며, In 조성(x)은 0.35≤x≤0.43의 조건을 만족한다. 제1 결정층(104)에 포함되는 InGaAs는 예컨대 베이스 기판(102) 또는 전술한 버퍼층에 포함되는 GaAs 또는 AlGaAs에 격자정합 또는 의사 격자 정합된다.
GaAs 또는 AlGaAs에 격자 정합 또는 의사 격자 정합되는 InGaAs를 P-HEMT 구조의 채널층에 적용하는 경우, 종래에는 In 조성(x)을 0.3 이하, 대표적으로는 0.25 정도로 하는 것이 일반적이었다.
본 실시형태에서는 In 조성(x)을 0.35 이상으로 함으로써, 바람직하게는 0.36 이상으로 함으로써, 제1 결정층(104)을 채널층으로서 이용한 경우의 캐리어의 이동도를 크게 할 수 있다. 또한, In 조성(x)을 크게 함으로써, 양자 우물인 InGaAs층(제1 결정층(104))의 채널 내의 전도대 하단의 양자 준위와 가전자대 상단의 양자 준위 사이로부터의 발광 파장을 크게 할 수 있다. In 조성(x)=0.4 정도에서 전술한 발광 파장을 최대로 할 수 있다.
한편, In 조성(x)을 0.45 정도보다 크게 하면, InGaAs의 결정성이 저하되어, 캐리어의 이동도가 크게 저하되기 때문에 바람직하지 못하다. 또한, In 조성(x)을 높게 하면, GaAs 또는 AlGaAs와의 의사 격자 정합 상태를 유지하기 위해서 InGaAs층의 막 두께를 얇게 할 필요가 있다. In 조성(x)을 0.45 정도까지 올리면, 양자 효과에 의해 전자 친화력이 커지지 않게 되기 때문에, 제1 결정층(104)을 채널층으로서 이용하기에는 바람직하지 못하다.
In 조성(x)을 크게 함으로써, 절연 게이트형 P-HEMT 구조에 있어서의 채널 전자 밀도를 게이트 전압으로 변조할 때의 MOS 계면 준위의 악영향을 저감하여, 결과적으로 채널층의 캐리어 이동도가 커지는 메카니즘에 대해서는 이후에 상술한다.
절연층(106)은 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 것인 한, 그 재료 및 구조는 임의적이다. 예컨대 절연층(106)의 재료로서 Al2O3, HfO2, SiO2, Si3N4 등을 들 수 있고, 절연층(106)의 구조로서 단결정, 다결정 혹은 아모르퍼스(비정질)를 들 수 있다. 다만, 게이트 절연막의 실효 막 두께를 가능한 한 얇게 한다는 관점에서, 절연층(106)은 Al2O3, HfO2 등의 고유전율 재료가 바람직하다.
절연층(106)의 제막 방법으로서, 진공증착법, 스퍼터법, 열CVD(Thermal Chemical Vapor Deposition)법, PCVD(Plasma Chemical Vapor Deposition)법, CATCVD(Catalytic Chemical Vapor Deposition)법, MOCVD법, MBE(Molecular Beam Epitaxy)법을 들 수 있지만, 계면 준위를 저감시킨다는 관점에서, 특히 ALD(Atomic Layer Deposition)법이 바람직하다.
제1 결정층(104)과 절연층(106) 사이에 제2 결정층을 갖더라도 좋다. 제2 결정층은 제1 결정층(104)보다 금제대 폭이 큰 3-5족 화합물 반도체로 이루어진다. 제2 결정층은 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InyGa1 -yP(0＜y＜1)로 이루어지는 것이어도 좋고, GaAs 또는 AlGaAs에 격자 정합 또는 의사 격자 정합할 수 있는 AlzGa1 - zAs(0≤z≤1)로 이루어지는 것이어도 좋다. 제2 결정층을 구성하는 InGaP 또는 AlGaAs는 제2 결정층보다 하측에 형성된 어느 한 층 또는 베이스 기판(102)에 포함되는 GaAs 또는 AlGaAs에 격자 정합 또는 의사 격자 정합한다. 제2 결정층을 가짐으로써 제1 결정층(104)의 페르미 레벨을 조정하여, 절연층(106)과 반도체와의 계면에 형성되는 계면 준위의 영향을 적게 할 수 있다. 또한, 제2 결정층으로서, AlGaAs층 또는 GaAs층의 일부에 불순물을 도핑한 도핑층을 들 수 있다. 도핑층은 도핑된 불순물이 실온 부근에서 활성화되어 공간 전하를 생성함으로써, FET의 임계값 전압을 조정하는 임계값 조정층으로서 기능하게 할 수 있다.
제2 결정층과 제1 결정층(104) 사이에 스페이서층을 더 갖더라도 좋다. 이 경우, 스페이서층으로서, GaAs로 이루어지는 결정층과 AlmGa1 -mAs(0＜m≤1)로 이루어지는 결정층의 적층 구성을 들 수 있다. 혹은 스페이서층으로서, GaAs로 이루어지는 결정층 또는 AlmGa1 -mAs(0＜m≤1)로 이루어지는 결정층의 단층 구성을 들 수 있다. 스페이서층으로서, 비도핑의 AlGaAs층 또는 GaAs층을 예시할 수 있다. 제1 결정층(104)과 버퍼층 사이에 스페이서층 및 도핑층을 형성하더라도 좋다.
제2 결정층은 절연층(106)과 접하더라도 좋다. 이 경우, 절연층(106)의 제2 결정층과 접하는 영역에 산화알루미늄이 존재하는 것이 바람직하다. 즉, 절연층(106)의 상기 영역이 산화알루미늄으로 이루어지는 것이 바람직하다. 상기 영역을 산화알루미늄으로 함으로써 절연층(106)과 제2 결정층과의 계면에 형성되는 계면 준위의 밀도를 저감시킬 수 있다.
도 2는 반도체 기판(200)의 단면을 도시한다. 반도체 기판(200)은 절연 게이트형 전계 효과 트랜지스터의 제작에 이용할 수 있다. 반도체 기판(200)은 베이스 기판(102) 위에 버퍼층(202), 도핑층(204), 제1 스페이서층(206), 제2 스페이서층(208), 제1 결정층(104), 제3 스페이서층(210), 제4 스페이서층(212), 도핑층(214), 비도핑층(216) 및 절연층(106)을 이 순서로 갖는다.
베이스 기판(102)으로서 예컨대 GaAs 단결정 기판을 들 수 있다. 버퍼층(202)으로서, 예컨대 비도핑의 AlGaAs층과 비도핑의 GaAs층을 적층한 합계 두께가 800 nm 정도인 적층막을 들 수 있다. 도핑층(204)으로서 예컨대 n형 도펀트가 도핑된 n형 AlGaAs층을 들 수 있다. n형 도펀트로서 Si 원자를 들 수 있다. 도핑층(204)의 두께 및 불순물 농도(도펀트의 농도)의 조정에 의해, FET의 임계값 전압을 조정할 수 있다.
제1 스페이서층(206) 및 제4 스페이서층(212)으로서, 예컨대 비도핑의 AlGaAs층을 들 수 있다. 제2 스페이서층(208) 및 제3 스페이서층(210)으로서 예컨대 비도핑의 GaAs층을 들 수 있다. 제1 결정층(104)으로서, 예컨대 비도핑의 InxGa1-xAs층(0.35≤x≤0.43)을 들 수 있고, 바람직하게는 비도핑의 InxGa1 - xAs층(0.36≤x≤0.43)을 들 수 있다. 제1 결정층(104)의 두께는 In 조성(x)에 따라서 조정된다. 제1 결정층(104)의 두께는 10 nm 이하가 바람직하고, 7 nm 이하 또 4 nm 이상으로 하는 것이 좋다.
제1 스페이서층(206), 제2 스페이서층(208), 제3 스페이서층(210) 및 제4 스페이서층(212)에 의해, 제1 결정층(104)을 주행하는 캐리어의 이동도를 높게 유지할 수 있다. 단, 제1 스페이서층(206), 제2 스페이서층(208), 제3 스페이서층(210) 및 제4 스페이서층(212)이 지나치게 두꺼우면, 제1 결정층(104)에 가둬지는 캐리어의 농도가 저하되어 버리기 때문에, 제1 스페이서층(206), 제2 스페이서층(208), 제3 스페이서층(210) 및 제4 스페이서층(212)의 막 두께는, 각각이 10 nm 이하로 조정된다. 한편, 트랜지스터의 요구 성능에 따라서는, 제1 스페이서층(206), 제2 스페이서층(208), 제3 스페이서층(210) 및 제4 스페이서층(212)의 일부 또는 전부를 없앨 수도 있다.
도핑층(214)으로서, 예컨대 n형 도펀트가 도핑된 n형 AlGaAs층을 들 수 있다. n형 도펀트로서 Si 원자를 들 수 있다. 도핑층(214)의 두께 및 불순물 농도의 조정에 의해, FET의 임계값 전압을 조정할 수 있다. 도핑층(204) 및 도핑층(214)의 두께 및 불순물 농도는 함께 조정된다. FET의 설계 목표에 따라서 도핑층(204) 및 도핑층(214) 중 어느 한쪽 또는 양쪽을 생략할 수 있다.
비도핑층(216)으로서, 예컨대 비도핑의 AlGaAs층을 들 수 있다. 비도핑층(216)은 제4 스페이서층(212) 및 도핑층(214)층과의 관련으로 생략하는 경우가 있다. 비도핑층(216)으로서, GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InyGa1 -yP(0＜y＜1)를 이용하더라도 좋다. 혹은 비도핑층(216)은 GaAs 또는 AlGaAs에 격자정합 또는 의사 격자 정합할 수 있는 AlzGa1 - zAs(0≤z≤1)라도 좋다. 비도핑층(216)에 의해, 절연층(106)과의 계면에 형성되는 계면 준위의 영향을 적게 할 수 있다. 절연층(106)으로서, 예컨대 ALD법에 의한 Al2O3층을 들 수 있다.
FET의 채널층으로 되는 제1 결정층(104)과 FET의 게이트 전극으로 되는 절연층(106) 사이의 거리는 FET의 상호 컨덕턴스에 관련된 파라메터이며, 그 거리가 작을수록 상호 컨덕턴스가 커진다. 제3 스페이서층(210)으로부터 절연층(106)까지의 각 층의 합계 막 두께가 얇을수록, 양호한 상호 컨덕턴스를 보이지만, 게이트의 누설 전류, 임계값 전압의 조정 및 그 제어성, 캐리어 이동도의 저하 등을 종합적으로 고려하여 적절한 막 두께로 조정된다.
버퍼층(202), 도핑층(204), 제1 스페이서층(206), 제2 스페이서층(208), 제1 결정층(104), 제3 스페이서층(210), 제4 스페이서층(212), 도핑층(214) 및 비도핑층(216)은 MOCVD법에 의해 형성할 수 있다. 절연층(106)은 ALD법에 의해 형성할 수 있다. 이상과 같이 하여 반도체 기판(200)을 제작할 수 있다.
도 3은 절연 게이트형 전계 효과 트랜지스터(300)의 단면을 도시한다. 절연 게이트형 전계 효과 트랜지스터(300)는 반도체 기판(200)을 이용하여 제조할 수 있다. 절연층(106) 위에 게이트 전극(302)을 형성하고, 게이트 전극(302)을 사이에 두고서 소스 전극(304) 및 드레인 전극(306)을 형성한다. 소스 전극(304) 및 드레인 전극(306)이 형성되는 영역의 절연층(106)을 제거하여, 소스 전극(304) 및 드레인 전극(306)의 각각이 게이트 전극(302) 아래의 채널에 전기적으로 결합하도록 한다.
소스 전극(304) 및 드레인 전극(306)의 각각의 아래에는, 컨택트 저항을 저감할 목적으로, 컨택트 영역(308) 및 컨택트 영역(310)을 각각 형성한다. 컨택트 영역(308) 및 컨택트 영역(310)은 예컨대 불순물을 이온 주입한 후에, 이온 주입된 불순물을 열처리에 의해 활성화하여 형성할 수 있다. N 채널형으로 동작하는 절연 게이트형 전계 효과 트랜지스터를 제작하는 경우, 불순물로서 n형 도펀트를 주입한다. n형 도펀트로서 예컨대 Si 원자를 들 수 있다.
컨택트 영역(308) 및 컨택트 영역(310)의 다른 형성예로서, 컨택트 영역(308) 및 컨택트 영역(310)을 형성하는 영역에 위치하는 결정층의 일부를 에칭에 의해 제거하고, 이 제거된 영역에 전도성의 결정층을 재성장시키는 것을 들 수 있다. N 채널형의 동작을 하는 절연 게이트형 전계 효과 트랜지스터를 제작하는 경우, 전도성의 결정층으로서, 예컨대 n형의 InzGa1 - zAs(0≤z≤1) 또는 n형 SiyGe1 -y층(0≤y≤1)을 들 수 있다. 결정층의 재성장 방법으로서, 예컨대 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 SiH4 가스 및 GeH4 가스를 원료 가스로 이용한 CVD 법을 들 수 있다.
도 4는 반도체 기판(400)의 단면을 도시한다. 반도체 기판(400)은 절연 게이트형 전계 효과 트랜지스터의 제작에 이용할 수 있다. 반도체 기판(400)은 베이스 기판(102) 위에 버퍼층(202), 도핑층(204), 제1 스페이서층(206), 제2 스페이서층(208), 제1 결정층(104), 제3 스페이서층(210), 제4 스페이서층(212), 도핑층(214), 비도핑층(216), 에칭 스토퍼층(218) 및 컨택트층(220)을 이 순서로 갖는다. 베이스 기판(102), 버퍼층(202), 도핑층(204), 제1 스페이서층(206), 제2 스페이서층(208), 제1 결정층(104), 제3 스페이서층(210), 제4 스페이서층(212), 도핑층(214) 및 비도핑층(216)은 도 2의 경우와 마찬가지다.
에칭 스토퍼층(218)으로서, 예컨대 In0 .48Ga0 .52P층을 들 수 있다. In0 .48Ga0 .52P층은 10 nm 정도의 두께로 형성할 수 있다. 에칭 스토퍼층(218)에는, 절연 게이트형 전계 효과 트랜지스터의 채널형에 따라서 불순물 원자를 도핑할 수 있다. 에칭 스토퍼층(218)에 불순물 원자를 도핑함으로써, 헤테로 접합의 포텐셜 배리어에 의해 에칭 스토퍼층(218)의 저항 상승을 억제할 수 있다. N 채널형으로 동작하는 절연 게이트형 전계 효과 트랜지스터를 제작하는 경우, 불순물 원자로서 n형 도펀트를 도핑한다. n형 도펀트로서, 예컨대 Si 원자를 들 수 있다. Si 원자의 도우즈량(불순물 농도)은 3×1018 cm-3 정도가 되도록 조정할 수 있다.
컨택트층(220)으로서 예컨대 GaAs층을 들 수 있다. GaAs층은 100 nm 정도의 두께로 형성할 수 있다. 컨택트층(220)에는 절연 게이트형 전계 효과 트랜지스터의 채널형에 따라서 불순물 원자가 도핑된다. N 채널형으로 동작하는 절연 게이트형 전계 효과 트랜지스터를 제작하는 경우, 불순물 원자로서 n형 도펀트를 도핑한다. n형 도펀트로서 예컨대 Si 원자를 들 수 있다. Si 원자의 도우즈량(불순물 농도)은 5×1018 cm-3 정도가 되도록 조정할 수 있다.
도 5는 절연 게이트형 전계 효과 트랜지스터(500)의 단면을 도시한다. 절연 게이트형 전계 효과 트랜지스터(500)는 도 4에 도시하는 반도체 기판(400)으로 제작할 수 있다. 절연 게이트형 전계 효과 트랜지스터(500)는, 비도핑층(216) 위에 절연층(106)을 가지며, 절연층(106) 위에 게이트 전극(302)을 갖는다. 게이트 전극(302)을 사이에 두고서, 컨택트층(220) 위에 소스 전극(304) 및 드레인 전극(306)을 갖는다.
절연 게이트형 전계 효과 트랜지스터(500)는 다음과 같이 하여 제조할 수 있다. 게이트 전극(302)이 형성되는 영역(게이트 전극 형성 영역)의 컨택트층(220) 및 에칭 스토퍼층(218)을 에칭에 의해 제거한다. 에칭할 때, 에칭 스토퍼층(218)을 에칭 스토퍼에 이용하여, 정확한 깊이의 에칭을 실시할 수 있다. 그 후, 전체면에 절연층(106)을 형성한다. 게이트 전극 형성 영역의 절연층(106) 위에 게이트 전극(302)을 형성한다. 소스 전극(304) 및 드레인 전극(306)이 형성되는 영역의 절연층(106)을 제거하고, 게이트 전극(302)을 사이에 두고서 소스 전극(304) 및 드레인 전극(306)을 형성한다. 소스 전극(304) 및 드레인 전극(306)의 각각은 게이트 전극(302) 아래의 채널에 전기적으로 결합되도록 형성한다. 게이트 전극(302)으로서 예컨대 Ti/Pt/Au의 적층막을 들 수 있다. Ti/Pt/Au의 적층막은 진공증착법에 의해 형성할 수 있다. 소스 전극(304) 및 드레인 전극(306)으로서, AuGe/Ni/Au의 적층막을 들 수 있다. AuGe/Ni/Au의 적층막은 진공증착법에 의해 형성할 수 있다. 게이트 전극(302), 소스 전극(304) 및 드레인 전극(306)은 리프트오프법에 의해 패터닝하여 형성할 수 있다.
실시예
도 4에 도시하는 반도체 기판(400)을 제작했다. 베이스 기판(102)으로서 GaAs 단결정 기판을 이용했다. 베이스 기판(102) 상에 버퍼층(202)으로서 비도핑의 Al0.25Ga0.75As층과 비도핑의 GaAs층을 합계 800 nm의 두께로 형성했다. 버퍼층(202) 위에 도핑층(204)으로서 n형의 Al0 .24Ga0 .76As층을 5 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 2.31×1018 cm-3이 되도록 조정했다. 도핑층(204) 위에 제1 스페이서층(206)으로서 비도핑의 Al0 .24Ga0 .76As층을 4 nm의 두께로 형성했다. 제1 스페이서층(206) 위에 제2 스페이서층(208)으로서 비도핑의 GaAs층을 6 nm의 두께로 형성했다.
제2 스페이서층(208) 위에 제1 결정층(104)으로서 비도핑의 In0 .4Ga0 .6As층을 5.5 nm의 두께로 형성했다. 제1 결정층(104) 위에 제3 스페이서층(210)으로서 비도핑의 GaAs층을 6 nm의 두께로 형성했다. 제3 스페이서층(210) 위에 제4 스페이서층(212)으로서 비도핑의 Al0 .24Ga0 .76As층을 4 nm의 두께로 형성했다. 제4 스페이서층(212) 위에 도핑층(214)으로서 n형의 Al0 .24Ga0 .76As층을 10 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 3×1018 cm-3이 되도록 조정했다. 도핑층(214) 위에 비도핑층(216)으로서 비도핑의 Al0 .24Ga0 .76As층을 10 nm의 두께로 형성했다.
비도핑층(216) 위에 에칭 스토퍼층(218)으로서 n형의 In0 .24Ga0 .76P층을 10 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 3×1018 cm-3이 되도록 조정했다. 마지막으로 에칭 스토퍼층(218) 위에 컨택트층(220)으로서 n형 GaAs층을 100 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 5×1018 cm-3이 되도록 조정했다.
AlGaAs층, InGaAs층, GaAs층 및 InGaP층은 MOCVD법에 의해 형성했다. Al 원자, In 원자, Ga 원자 및 As 원자의 원료 가스로서, TMA(트리메틸알루미늄), TMI(트리메틸인듐), TMG(트리메틸갈륨), TEG(트리에틸갈륨) 및 아르신(AsH3)을 이용했다. P 원자의 원료 가스로서, 포스핀(PH3)을 이용했다. Si 원자의 원료 가스로서, 디실란(Si2H6)을 이용했다. 이상과 같이 하여 반도체 기판(400)을 제작했다.
도 5에 도시하는 절연 게이트형 전계 효과 트랜지스터(500)를 시작(試作)했다. 절연 게이트형 전계 효과 트랜지스터(500)는 도 4에 도시하는 반도체 기판(400)으로 제작했다. 게이트 전극(302)이 형성되는 영역(게이트 전극 형성 영역)의 컨택트층(220) 및 에칭 스토퍼층(218)을 에칭에 의해 제거했다. 그 후, 전체면에 절연층(106)으로서 Al2O3층을 12 nm의 두께로 형성했다. Al2O3층은 ALD법에 의해 형성했다. 게이트 전극 형성 영역의 절연층(106) 위에 게이트 전극(302)을 형성했다. 소스 전극(304) 및 드레인 전극(306)이 형성되는 영역의 절연층(106)을 제거하고, 소스 전극(304) 및 드레인 전극(306)을 형성했다. 소스 전극(304) 및 드레인 전극(306)은 각각이 게이트 전극(302) 아래의 채널에 전기적으로 결합되도록 게이트 전극(302)을 사이에 두고서 형성했다. 게이트 전극(302)은 Ti/Pt/Au의 적층막을 진공증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다. 소스 전극(304) 및 드레인 전극(306)은 AuGe/Ni/Au의 적층막을 진공증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다.
한편, 절연 게이트형 전계 효과 트랜지스터(500)에는 게이트 전압에 따라서는 2개의 채널이 형성된다. 하나는 제1 결정층(104)인 비도핑 In0 .4Ga0 .6As층에 형성되는 제1 채널이다. 다른 하나는 비도핑층(216)인 비도핑 Al0 .24Ga0 .76As층에 형성되는 제2 채널이다.
도 6은 절연 게이트형 전계 효과 트랜지스터(500)의 게이트 전압에 대한 게이트 용량의 관계(C-V 특성)을 실험에 의해 구한 그래프이다. 측정 주파수가 1 kHz, 10 kHz, 100 kHz 및 1 MHz인 4 종류의 C-V 특성에 관해서 나타내고 있다. 게이트 전압이 0.5 V 정도보다 작은 영역에서는, 측정 주파수에 의한 C-V 특성의 차이(주파수 분산)는 관측되지 않고, 게이트 전압에 의해 캐리어 밀도가 양호하게 변조되고 있음을 알 수 있다. 그러나, 게이트 전압이 0.5 V 정도보다 큰 영역에서는, 주파수 분산이 발생하고 있고, 측정 주파수가 100 kHz보다 높아지면, 게이트 전압의 변화에 의한 캐리어 밀도의 변조는 이제는 관측되지 않음을 알 수 있다.
한편, 도 7은 절연 게이트형 전계 효과 트랜지스터(500)의 MOS 계면에 계면 준위가 존재하지 않다고 가정하여 시뮬레이트한 경우의 C-V 특성을 도시한다. 단, 도핑층(204)인 n형 Al0 .24Ga0 .76As층의 두께를 5 nm, n형 도펀트를 Si 원자, 불순물 농도를 2.30×1018 cm-3으로 설정했다. 제1 스페이서층(206)인 비도핑 Al0 .24Ga0 .76As층의 두께를 2 nm로 설정했다. 제2 스페이서층(208)인 비도핑 GaAs층의 두께를 3 nm로 설정했다. 제1 결정층(104)인 비도핑 In0 .4Ga0 .6As층의 두께를 5.5 nm로 설정했다. 제3 스페이서층(210)인 비도핑 GaAs층의 두께를 3 nm로 설정했다. 제4 스페이서층(212)인 비도핑 Al0 .24Ga0 .76As층의 두께를 2 nm로 설정했다. 도핑층(214)인 n형 Al0.24Ga0.76As층의 두께를 6 nm, n형 도펀트를 Si 원자, 불순물 농도를 3×1018 cm-3으로 설정했다. 비도핑층(216)인 비도핑 Al0 .24Ga0 .76As층의 두께를 14 nm로 설정했다. 절연층(106)인 Al2O3층의 밴드갭 에너지를 6.0 eV, 비유전율을 7로 설정했다. 게이트 전극(302)의 일 함수는 4.83 eV로 했다. 베이스 기판(102)(GaAs 단결정 기판)과 버퍼층(202)(비도핑 Al0 .25Ga0 .75As층과 비도핑의 GaAs층과의 적층 구조)과의 계면에 있어서의 밴드갭 중앙 부근을 0 V로 피닝(pinning)했다. 시뮬레이터는 1차원 슈레딩거-포아슨법을 이용했다. 즉, 파동 함수를 슈레딩거 방정식으로, 캐리어 농도를 페르미-디락 통계로, 밴드 포텐셜을 포아슨 방정식으로 기술하고, 자기 모순적으로 풀어, 밴드 포텐셜의 프로파일과 캐리어 농도 프로파일을 구했다.
도 6의 실험 데이터와 도 7의 시뮬레이션을 비교하면, 게이트 전압이 0.5 V 정도보다 작은 영역에서는, 실험 데이터와 시뮬레이션은 잘 일치하고 있지만, 게이트 전압이 0.5 V 정도보다 큰 영역에서는 실험 데이터와 시뮬레이션이 일치하지 않는 것을 알 수 있다.
도 8 및 도 9는 3개의 양자 준위에 있어서의 전자 밀도의 깊이 프로파일(전자 밀도 프로파일)을 시뮬레이트한 도면이며, 도 8은 게이트 전압이 0 V일 때, 도 9는 게이트 전압이 +1.4 V일 때를 나타낸다. 도 8 및 도 9에는 전도대 하단의 에너지 레벨의 깊이 프로파일(Ec)도 동시에 나타내고 있다. 3개의 양자 준위 즉, 준위 1, 준위 2 및 준위 3의 각 준위에 있어서의 전자 밀도 프로파일의 베이스라인은 전자 밀도가 0임을 나타내au 각 준위의 에너지 레벨을 나타낸다. 전자 밀도의 단위 스케일(1×1018 cm-3)의 길이를 도면 좌측 윗부분에 나타낸다. 에너지 레벨은 종축 우측의 스케일을 참조한다. 종축 우측의 스케일은 페르미 레벨을 기준으로 한 에너지 레벨이며, 단위는 전자 에너지(eV)이다.
준위 1이 가장 낮은 에너지 레벨이며, 준위 2, 준위 3의 순으로 에너지 레벨이 높아진다. 도 8 및 도 9에 있어서, 깊이 0∼120 Å이 절연층(106)에, 깊이 120∼260 Å이 비도핑층(216)에, 깊이 260∼320 Å이 도핑층(214)에, 깊이 320∼370 Å이 제4 스페이서층(212) 및 제3 스페이서층(210)에, 깊이 370∼425 Å이 제1 결정층(104)에, 깊이 425∼475 Å이 제2 스페이서층(208) 및 제1 스페이서층(206)에, 깊이 475∼525 Å이 도핑층(204)에, 525 Å보다 깊은 영역이 버퍼층(202)에 대응한다.
도 8을 참조하면, 게이트 전압이 0 V일 때, 준위 1의 상태에 있는 자유 전자가 깊이 370∼425 Å의 제1 결정층(104)(제1 채널)에 축적되어 있는 것을 알 수 있다. 한편, 준위 2 및 준위 3의 상태에 있는 자유 전자의 밀도는 증가하고 있지 않다.
도 9를 참조하면, 게이트 전압이 1.4 V일 때, 준위 1의 상태에 있는 자유 전자가 제1 결정층(104)(제1 채널)에 축적되고, 준위 2의 상태에 있는 자유 전자가 깊이 120∼260 Å의 비도핑층(216)(제2 채널)에 축적되어 있는 것을 알 수 있다.
도 10은 게이트 전압의 변화에 대한 전자 밀도의 변화를 제1 채널(도면에서 「InGaAs 채널」이라고 표기함)과 제2 채널(도면에서 「AlGaAs 채널」이라고 표기함)에 관해서 시뮬레이트한 도면이다. 게이트 전압이 -1.3 V 정도부터 커짐에 따라서 제1 채널(InGaAs 채널)의 전자 밀도가 증가한다. 게이트 전압이 0.5 V 정도가 되면 제1 채널(InGaAs 채널)의 전자 밀도가 포화하게 되는 동시에 제2 채널(AlGaAs 채널)의 전자 밀도가 증가하기 시작한다. 토탈 전자 밀도는 게이트 전압의 증가에 따라서 단조롭게 증가한다.
도 7 내지 도 10에 도시하는 시뮬레이션으로부터, 다음과 같은 모델을 생각할 수 있다. 즉, 게이트 전압이 증가함에 따라서, 우선 제1 채널(제1 결정층(104))에 자유 전자가 축적되기 시작하고, 게이트 전압이 0.5 V 정도에 이를 때까지는 제1 채널(제1 결정층(104))의 자유 전자 밀도가 증가한다(도 7의 C-V 특성에 있어서의 원(502)으로 나타낸 상태). 0.5 V 정도를 넘어 더욱 게이트 전압을 증가시키면, 제2 채널(비도핑층(216))에도 자유 전자가 축적되게 된다(도 7의 C-V 특성에 있어서의 원(504)으로 나타낸 상태). 이러한 모델을 전제로 도 6의 C-V 특성(실측값)을 해석하면, 게이트 전압이 0.5 V 정도보다 작은, 제1 채널(제1 결정층(104))에 있어서 캐리어가 전도되는 상태에서는, 주파수 분산은 작고, 캐리어가 정상적으로 변조되고 있다고 말할 수 있다. 게이트 전압이 0.5 V 정도보다 큰, 제1 채널(제1 결정층(104)) 및 제2 채널(비도핑층(216))에 있어서 캐리어가 전도되는 상태에서는, 주파수 분산이 크고, 전형적인 계면 준위 밀도가 높은 피닝의 특성을 보이고 있어, 캐리어가 정상적으로 변조되지 않게 된다고 말할 수 있다. 즉 캐리어 변조의 불량 원인은 비도핑층(216)에서의 캐리어 전도에 있다고 말할 수 있다.
제1 채널인 제1 결정층(104)(InGaAs층)에서의 캐리어 변조가 양호한 한편 제2 채널인 비도핑층(216)(AlGaAs층)에서의 캐리어 변조가 불량인 이유로서, 본 발명자는 다음과 같이 고찰했다.
도 11의 (a)는 게이트 전압을 변화시켰을 때의 MOS 계면에 있어서의 페르미 레벨의 계산값을 플롯한 도면이다. 여기서 MOS 계면은 비도핑층(216)과 절연층(106)과의 계면이다. 도 11의 (a)의 종축은 전도대 하단으로부터의 에너지차를 ΔEn(eV)로 서 나타낸다. 게이트 전압이 낮을수록 MOS 계면에 있어서의 페르미 레벨은 내려간다. 한편, 도 11의 (b)는 GaAs에 있어서의 계면 준위 밀도와 그 에너지 레벨의 관계를 나타낸다. 도 11의 (b)에 있어서, 종축은 전도대 하단으로부터의 에너지차를 ΔEn(eV)로서 나타내고, 횡축은 계면 준위 밀도를 대수 스케일(값은 임의적)로 나타낸다. 일반적으로, 에너지가 전하 중성 레벨에 근접함에 따라 계면 준위 밀도가 저하하여, 전하 중성 레벨에서 계면 준위 밀도는 최소가 된다. 한편, 「전하 중성 레벨」은 반도체의 갭 내 준위이며, 가전자대 상단 부근의 도너 라이크(donor-like) 준위와 전도대 하단 부근의 억셉터 라이크(acceptor-like) 준위와의 사이에 위치하는, 가전자대의 성질과 전도대의 성질이 서로 반반이 되는 경계 레벨이다.
도 11의 (a)와 도 11의 (b)는 종축의 스케일을 맞춰, 전도대 하단의 레벨을 일치시켜 배치하고 있다. 제1 결정층(104)(InGaAs층)에서 캐리어 변조하는 경우의 게이트 전압의 범위는 도 11의 (a)에 있어서 「InGaAs」로 나타낸 범위이며, 비도핑층(216)(AlGaAs층)에서 캐리어 변조하는 경우의 게이트 전압의 범위는 도 11의 (a)에 있어서 「AlGaAs」로 나타낸 범위이다. 「InGaAs」로 나타내는 범위에 대응하는 ΔEn(전도대 하단을 기준으로 한 MOS 계면의 페르미 레벨)은 「AlGaAs」로 나타내는 범위에 대응하는 ΔEn보다 전하 중성 레벨에 가깝고, 계면 준위 밀도도 작다. 즉, 제1 결정층(104)에서의 채널 변조는 비도핑층(216)에서의 캐리어 변조와 비교하여, 계면 준위 밀도의 영향을 적게 한 상태에서 동작시키고 있고, 비도핑층(216)보다 제1 결정층(104)에서 양호하게 캐리어가 변조되는 것은 MOS 계면에 있어서의 페르미 레벨을 전하 중성 레벨에 보다 가깝게 한 상태에서 동작시키고 있기 때문이라고 말할 수 있다.
본 발명자는 이상의 지견에 기초하여 본건 발명을 이뤄냈다. InGaAs층에 있어서의 In 조성을 크게 하면 밴드갭(Eg)이 작아진다. 따라서, InGaAs로 채널층을 구성한 FET 동작에 있어서는, InGaAs층의 In 조성을 크게 할수록 MOS 계면에 있어서의 페르미 준위를 전하 중성 레벨에 가깝게 할 수 있다. 따라서 In 조성을 크게 할수록 계면 준위의 영향을 배제하여 트랜지스터를 MOS 동작시킬 수 있다.
그렇다고는 해도, 트랜지스터에 있어서의 MOS 동작을 양호하게 하기 위해서는, 계면 준위 밀도가 작은 게이트 절연막을 제작하는 것이 첫째로 중요하지만, 계면 준위를 완전히 없애는 것은 곤란하다. 특히, 밴드단 부근의 테일 스테이트부에 있어서의 준위 밀도는 전하 중성 레벨 근처에 있어서의 준위 밀도와 비교하여 현격한 차이로 커서 무시할 수 없다. 따라서, 계면 준위 밀도가 작은 MOS 계면의 형성 기술 이외의 대책으로서, 실제로 존재하는 계면 준위의 영향을 저감시키는 기술을 준비하는 것은 MOS형 P-HEMT을 실용화하는 데에 있어서 매우 중요하다.
도 12는 제1 결정층(104)의 In 조성을 변화시킨 경우의 전자 이동도를 홀 측정(Van der Pauw법)에 의해 측정한 실험 결과의 그래프이다. In 조성이 0.35에서부터 0.43의 범위에 있어서, 전자 이동도가 9000(㎠/Vs) 이상이라는 양호한 값을 보였다. 한편, In 조성이 0.45이고 전자 이동도는 5500(㎠/Vs)으로 대폭 저하했다. 이것은 In 조성이 커지면 헤테로 계면에서의 격자 부정합이 커져, 제1 결정층(104)의 결정성이 저하된 것이 원인이라고 생각된다.
도 13은 제1 결정층(104)의 전자 이동도와 77 K에 있어서의 포토루미네센스 발광의 피크 파장과의 관계를 도시한 실험 그래프이다. 전자 이동도와 피크 파장 사이에는 강한 상관이 관찰되었다. 피크 파장이 1070 nm보다 커지면 전자 이동도가 9000(㎠/Vs) 이상으로 되었다. 포토루미네센스 발광의 피크 파장은 제1 결정층(104)으로 형성되는 양자 우물의 기저 준위 사이의 에너지에 해당한다. 즉, 전도대에 형성되는 양자 준위는 포토루미네센스 발광의 피크 파장이 길수록 전자 친화력이 큰 것에 대응하고, MOS 구조에 있어서는 MOS 계면의 페르미 레벨이 전도대 하단으로부터 보다 전하 중성 레벨에 근접하게 된다. 더욱이, 피크 파장은 1080 nm보다 큰 것이 바람직하고, 1100 nm보다 큰 것이 더 바람직하다.
도 14는 SplitCV법으로 측정한 절연 게이트형 전계 효과 트랜지스터(500)의 캐리어 이동도와 전하 밀도의 관계를 실험에 의해 구한 실험 그래프이다. 비교를 위해, 제1 결정층(104)의 In 조성(x)이 0.3인 경우도 나타냈다. SplitCV법은 MOSFET의 CV 측정에 의한 용량으로부터 채널의 전하량을 산출하고, IV 측정에서 구한 전류로부터 gradual channel 근사에 기초한 해석 수법으로 캐리어 이동도를 산출하는 방법이다. SplitCV법에 의한 이동도는 계면 준위에 트랩된 전하가 영향을 주기 때문에, 홀 측정(Van der Pauw법)에 의한 이동도보다 과소 평가된 값으로 되는 것이 일반적이다. 도 14에 따른 실험에 있어서 절연 게이트형 전계 효과 트랜지스터(500)의 게이트 길이를 100 ㎛, 게이트 폭을 200 ㎛로 했다. 측정시의 드레인 전압은 0.05 V로 하고, 게이트 전압은 -2 V∼+2 V의 범위를 0.05 V의 스텝으로 변화시켰다.
제1 결정층(104)의 In 조성(x)을 0.4로 함으로써, x=0.3인 경우와 비교하여 이동도 및 전하 밀도가 커졌다. In 조성(x)이 0.4인 경우, 최대 이동도가 약 5000 ㎠/Vs로 높고, 최대 이동도를 보일 때의 전하 밀도도 약 3×1012 cm-2를 얻을 수 있었다.
도 15는 SplitCV법으로 측정한 다른 절연 게이트형 전계 효과 트랜지스터의 캐리어 이동도와 전하 밀도의 관계를 실험에 의해 구한 실험 그래프이다. 도 15의 절연 게이트형 전계 효과 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터(500)의 게이트 영역에 있어서의 비도핑층(216)과 절연층(106) 사이에, 에칭 스토퍼층(218)의 n형 In0 .48Ga0 .52P층을 10 nm의 두께로 남긴 것이다. n형 도펀트로서 Si 원자를 3×1018 cm-3의 농도로 도핑해 놓는다. 그 밖의 구성 및 SplitCV법의 측정 조건은, 절연 게이트형 전계 효과 트랜지스터(500)와 동일하다. 비교를 위해, 제1 결정층(104)의 In 조성(x)이 0.3인 경우도 나타냈다. 제1 결정층(104)의 In 조성(x)을 0.4로 함으로써, x=0.3인 경우와 비교하여 이동도 및 전하 밀도가 커졌다. In 조성(x)이 0.4인 경우, 최대 이동도가 약 7800 ㎠/Vs로 높고, 최대 이동도를 보일 때의 전하 밀도도 약 2×1012 cm-2로 크다. 즉, 제1 결정층(104)의 In 조성(x)을 0.4로 함으로써, 그 다른 절연 게이트형 전계 효과 트랜지스터의 트랜지스터 성능을 향상시킬 수 있다.
도 14의 결과와 비교하여, 비도핑층(216)과 절연층(106) 사이에 에칭 스토퍼층(218)인 n형 In0 .48Ga0 .52P층을 10 nm의 두께로 남김으로써, 최대 전자 이동도는 In=0.4인 경우의 4800 cm-2/Vs에서 7800 cm-2/Vs로 개선되었다. In=0.3인 경우도 같은 경향으로 되고 있다. 즉, 게이트 절연막은 InGaP층 상에 접하여 형성하는 것이 바람직하다. 한편, 에칭 스토퍼층(218)인 n형 In0 .48Ga0 .52P층은 제2 결정층의 일례이다.
도 16은 In 조성을 변화시켰을 때의 MOS 계면에 있어서의 페르미 레벨(Ef)과 기저 준위(E0)를 시뮬레이트한 도면이다. 본 시뮬레이션에 있어서의 MOS 트랜지스터의 게이트 절연층보다 하층의 층 구성 및 각 층의 두께를 표 1과 같이 했다.
Figure pct00001
또한, 표 2에 나타내는 것과 같이, In 조성에 맞춰 i-InxGa1 - xAs층의 막 두께를 조정하고, In 조성에 상관없이 MOS 계면으로부터 i-InxGa1 - xAs층의 중심까지의 거리가 일정하게 되도록 i-GaAs층의 두께를 조정했다.
Figure pct00002
또한, 임계값 전압이 +0.2 V가 되도록 도핑층의 불순물 농도도 조정했다. 게이트 절연층의 재료는 Al2O3으로 하고, 밴드갭 에너지는 6.0 eV, 비유전율은 7로 했다. 게이트 절연층의 두께는 12 nm로 했다. 게이트 절연층 위에 게이트 전극이 형성되어 있고, 게이트 금속의 일 함수는 4.83 eV, 게이트 전압은 +0.8 V로 했다. 베이스 기판과 버퍼층(i-GaAs층과 i-Al0 .25Ga0 .75As층의 적층 구조)과의 계면에 있어서의 밴드갭 중앙 부근을 0 V로 피닝했다.
도 16에 도시하는 것과 같이, In 조성(x)이 0.4인 근방에서 MOS 계면에 있어서의 페르미 레벨(Ef) 및 기저 준위(E0)가 최소로 되었다. 도 12의 결과로부터, MOS 계면에 있어서의 페르미 레벨이 낮아지는 In 조성과 이동도가 높아지는 In 조성이 거의 일치하고 있음을 알 수 있다. 이 결과는 도 13의 포토루미네센스의 피크 파장이 긴 영역에서 높은 이동도를 얻을 수 있었던 실험 결과와 합치한다.
이상 설명한 대로, 절연 게이트형 전계 효과 트랜지스터의 제1 결정층(104)의 In 조성을 0.35에서 0.43으로 함으로써, 바람직하게는 0.36에서 0.43으로 함으로써, MOS 계면에서의 페르미 준위를 전하 중성 레벨에 가깝게 하여 MOS 동작시킬 수 있어, MOS 계면의 계면 준위의 영향을 저감하고, 또한 제1 결정층(104)에서의 캐리어 이동도를 높게 할 수 있다. 이 때문에, 절연 게이트형 전계 효과 트랜지스터의 성능을 향상시킬 수 있다.
한편, 전술한 실시형태에서는, 베이스 기판(102) 상에 제1 결정층(104) 등의 결정층을 에피택셜 성장법에 의해 형성하는 예를 설명했지만, 그 결정층의 형성 방법은 베이스 기판(102) 상에 직접 형성하는 이들 방법에 한정되지는 않는다. 예컨대, 상기 결정층을 베이스 기판(102)과는 별도의 결정 성장용 기판 상에 에피택셜 성장법에 의해 형성하고, 형성된 결정층만을 베이스 기판(102) 상에 전사하는 방법을 이용하여, 베이스 기판(102) 상의 결정층을 형성할 수 있다. 결정층만을 베이스 기판(102) 상에 전사하는 방법으로서, 결정 성장용 기판 상에 형성한 결정층을 리프트오프법에 의해 박리하고, 박리된 결정층만을 베이스 기판(102) 상에 전사하는 방법, 혹은 결정층을 형성한 결정 성장용 기판과 베이스 기판(102)을 결정층이 베이스 기판(102)에 접하도록 접합하여, 결정 성장용 기판과 결정층을 박리하거나 또는 결정 성장용 기판을 제거함으로써 베이스 기판(102) 상에 결정층을 잔존시키는 방법 등을 들 수 있다. 이러한 결정층의 형성 방법에 따르면, 유리 혹은 유기물 등, 에피택셜 성장용 기판으로서 이용할 수 없는 재료로 이루어지는 베이스 기판(102)을 선택할 수 있게 된다.
100: 반도체 기판 102: 베이스 기판
104: 제1 결정층 106: 절연층
200: 반도체 기판 202: 버퍼층
204: 도핑층 206: 제1 스페이서층
208: 제2스페이서층 210: 제3 스페이서층
212: 제4 스페이서층 214: 도핑층
216: 비도핑층 218: 에칭 스토퍼층
220: 컨택트층 300: 절연 게이트형 전계 효과 트랜지스터
302: 게이트 전극 304: 소스 전극
306: 드레인 전극 308, 310: 컨택트 영역
400: 반도체 기판 500: 절연 게이트형 전계 효과 트랜지스터
x: In 조성

Claims (13)

  1. 베이스 기판과 제1 결정층과 절연층을 가지며,
    상기 베이스 기판, 상기 제1 결정층 및 상기 절연층은 상기 베이스 기판, 상기 제1 결정층, 상기 절연층의 순으로 위치하고,
    상기 제1 결정층은 GaAs 또는 AlGaAs에 의사(pseudo) 격자 정합할 수 있는 InxGa1-xAs(0.35≤x≤0.43)로 이루어지는 것인 반도체 기판.
  2. 제1항에 있어서, 상기 제1 결정층은, 전계 효과 트랜지스터의 채널층에 적용할 수 있는 층이며, 상기 절연층은, 상기 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 층인 것인 반도체 기판.
  3. 제1항에 있어서, 상기 베이스 기판은 GaAs 또는 AlGaAs 중 적어도 한쪽을 포함하는 기판인 것인 반도체 기판.
  4. 제1항에 있어서, 상기 베이스 기판과 상기 제1 결정층 사이에 위치하는 버퍼층을 더 가지는 반도체 기판.
  5. 제4항에 있어서, 상기 버퍼층은 GaAs 또는 AlGaAs 중 적어도 한쪽을 포함하는 층인 것인 반도체 기판.
  6. 제1항에 있어서, 상기 제1 결정층의 77 K에 있어서의 포토루미네센스 발광의 피크 파장은 1070 nm보다 큰 것인 반도체 기판.
  7. 제1항에 있어서, 상기 제1 결정층과 상기 절연층 사이에 위치하는 제2 결정층을 더 가지며,
    상기 제2 결정층은 상기 제1 결정층보다 금제대(禁制帶) 폭이 큰 3-5족 화합물 반도체로 이루어지는 것인 반도체 기판.
  8. 제7항에 있어서, 상기 제2 결정층은 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 InyGa1 -yP(0＜y＜1)로 이루어지는 것인 반도체 기판.
  9. 제7항에 있어서, 상기 제2 결정층은 GaAs 또는 AlGaAs에 의사 격자 정합할 수 있는 AlzGa1 - zAs(0≤z≤1)로 이루어지는 것인 반도체 기판.
  10. 제7항에 있어서, 상기 제2 결정층과 상기 제1 결정층
    사이에 위치하는 스페이서층을 더 가지며,
    상기 스페이서층은, GaAs로 이루어지는 결정층과 AlmGa1 -mAs(0＜m≤1)로 이루어지는 결정층과의 적층(積層)인 제1 구성, 및 GaAs로 이루어지는 결정층 또는 AlmGa1 -mAs(0＜m≤1)로 이루어지는 결정층의 단층인 제2 구성에서 선택되는 어느 구성을 갖는 것인 반도체 기판.
  11. 제7항에 있어서, 상기 제2 결정층은 상기 절연층과 접하고 있는 것인 반도체 기판.
  12. 제11항에 있어서, 상기 절연층의 상기 제2 결정층과 접하는 영역에, 산화알루미늄이 존재하는 것인 반도체 기판.
  13. 제1항에 기재한 반도체 기판을 가지며, 상기 반도체 기판에서의 상기 제1 결정층은 채널층이며, 상기 반도체 기판에서의 상기 절연층은 게이트 절연층인 것인 절연 게이트형 전계 효과 트랜지스터.
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