KR20120004409A - 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스 - Google Patents

반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스 Download PDF

Info

Publication number
KR20120004409A
KR20120004409A KR20117021456A KR20117021456A KR20120004409A KR 20120004409 A KR20120004409 A KR 20120004409A KR 20117021456 A KR20117021456 A KR 20117021456A KR 20117021456 A KR20117021456 A KR 20117021456A KR 20120004409 A KR20120004409 A KR 20120004409A
Authority
KR
South Korea
Prior art keywords
semiconductor
carrier
mobility
compound semiconductor
semiconductor substrate
Prior art date
Application number
KR20117021456A
Other languages
English (en)
Inventor
츠요시 나까노
Original Assignee
스미또모 가가꾸 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미또모 가가꾸 가부시키가이샤 filed Critical 스미또모 가가꾸 가부시키가이샤
Publication of KR20120004409A publication Critical patent/KR20120004409A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 전압 대 전류 특성의 선형성이 개선된 고성능의 화합물 반도체 에피택셜 기판, 그의 제조 방법 및 그의 판정 방법을 제공한다. 2차원 캐리어 가스를 생성하는 화합물 반도체와, 해당 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와, 해당 화합물 반도체와 해당 캐리어 공급 반도체 사이에 배치되며, 캐리어의 이동도를 해당 화합물 반도체에서의 캐리어의 이동도보다 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 갖추는 반도체 기판을 제공한다.

Description

반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스 {SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, METHOD FOR EVALUATING SEMICONDUCTOR SUBSTRATE, AND ELECTRONIC DEVICE}
본 발명은 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스에 관한 것이다.
일본 특허 공개 (평)7-14850호 공보는, 도핑되지 않은 GaAs층과 도핑되지 않은 InGaAs층을 활성층으로 하고, 일부에 Si를 첨가한 AlGaAs층에 의해서 활성층을 끼운 구조의 헤테로 접합 전계 효과 트랜지스터를 개시한다. 일본 특허 공개 (평)10-56168호 공보는, 전계 효과 트랜지스터의 하부 캐리어 공급층과 채널층과의 계면 근방의 전자 친화력의 차가, 채널층과 상부 캐리어 공급층과의 계면 근방의 전자 친화력의 차보다도 큰 전계 효과 트랜지스터를 개시한다. 일본 특허 공개 (평)11-354776호 공보는, 반절연성 GaAs 기판 상에, n형 AlGaAs 캐리어 공급층, 도핑되지 않은 AlGaAs 스페이서층, 도핑되지 않은 GaAs 채널층, 도핑되지 않은 InGaAs 채널층, 도핑되지 않은 GaAs 스페이서층 및 n형 GaAs 채널층을 순서대로 적층한 결정 적층체를 이용한 HEMT(고 전자 이동도 트랜지스터) 소자를 개시한다.
일본 특허 공개 제2000-183334호 공보는, GaAs의 반절연성 기판 상에 GaAs, AlGaAs의 버퍼층, n형 AlGaAs의 하측 전자 공급층, i형 InGaAs의 채널층, n형 AlGaAs의 상측 전자 공급층, i형 AlGaAs의 쇼트키층, n형 GaAs 등에 의한 오믹 컨택트층, WSi로 이루어지는 게이트 전극 및 Au, Ge 또는 Ni로 이루어지는 소스 전극 및 드레인 전극을 갖는 헤테로 접합형 전계 효과 트랜지스터를 개시한다. 해당 트랜지스터에서, 상측 전자 공급층의 Nt 곱은 헤테로 결합 계면의 최대 시트 캐리어 농도의 약 1.4배이고, 하측 전자 공급층의 Nt 곱은 최대 시트 캐리어 농도의 1.0배 내지 2.0배의 범위 내이다.
일본 특허 공개 (평)7-14850호 공보 일본 특허 공개 (평)10-56168호 공보 일본 특허 공개 (평)11-354776호 공보 일본 특허 공개 제2000-183334호 공보
상기한 인용 문헌 1 내지 인용 문헌 4에 개시된 발명에 의해, 헤테로 접합 전계 효과 트랜지스터의 왜곡 특성이 개선된다. 그러나, 이들 발명에서는, 여기 상태의 전자가 전압 대 전류 특성의 선형성에 악영향을 미치는 인자 중 하나인 것이 고려되지 않았다. 따라서, 해당 발명을 실시한 헤테로 접합 전계 효과 트랜지스터의 전압 대 전류 특성의 선형성은 낮아, 헤테로 접합 전계 효과 트랜지스터가 출력하는 전류 파형에는 왜곡이 발생한다. 따라서, 본 발명은 보다 우수한 왜곡 특성을 갖는 트랜지스터의 제조에 적합한, 우수한 전압 대 전류 특성의 선형성을 갖는 반도체 기판을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에서는, 2차원 캐리어 가스를 생성하는 화합물 반도체와, 해당 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와, 해당 화합물 반도체와 해당 캐리어 공급 반도체 사이에 배치되며, 캐리어의 이동도를 해당 화합물 반도체에서의 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 구비하는 반도체 기판을 제공한다. 이동도 저감 반도체의 내부에서는, 기저 상태에 있는 캐리어의 존재 확률보다도 여기 상태에 있는 캐리어의 존재 확률이 높다. 여기 상태는, 예를 들면 캐리어가 제1 여기 준위에 있는 상태이다.
해당 화합물 반도체 상의 상이한 2점 사이에 전압이 인가된 경우에 화합물 반도체를 흐르는 전류 y를 전압에 대응하고, -1.5 [kV/cm] 이상, +1.5 [kV/cm] 이하의 범위 내에서 변화하는 전계 강도 x를 변수로 하는 근사다항식 y=ax3+bx2+cx로 나타낸 경우, 근사다항식에서의 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|이 0.037 [(kV/cm)-2] 미만이다. 이동도 저감 인자는, 예를 들면 불순물, 결정 결함, 저이동도재 또는 밴드 장벽재 중 어느 하나이다.
예를 들면, 캐리어는 전자이고, 불순물은 도너 불순물이다. 캐리어는 정공이고, 불순물은 억셉터 불순물일 수도 있다. 또한, 예를 들면 캐리어 공급 반도체는 N형 AlGaAs이고, 이동도 저감 반도체는 P형이 아닌 GaAs이며, 화합물 반도체는 InGaAs이다.
이동도 저감 반도체는, 예를 들면 3.6×1018 [cm-3] 이하의 도너 불순물을 포함하는 N형 GaAs이다. 도너 불순물은, 예를 들면 Si, Se, Ge, Sn, Te 및 S로 이루어지는 군으로부터 선택된 적어도 하나의 원소이다.
본 발명의 제2 양태에서는, 2차원 캐리어 가스를 생성하는 화합물 반도체를 형성하는 단계와, 해당 화합물 반도체 상에, 캐리어의 이동도를 해당 화합물 반도체에서의 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 형성하는 단계와, 해당 이동도 저감 반도체 상에, 해당 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체를 형성하는 단계를 구비하는 반도체 기판의 제조 방법을 제공한다.
본 발명의 제3 양태에서는, 2차원 캐리어 가스를 생성하는 조성을 갖는 화합물 반도체와, 해당 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와, 해당 화합물 반도체와 해당 캐리어 공급 반도체 사이에 배치되며, 캐리어의 이동도를 해당 화합물 반도체에서의 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 포함하는 반도체 기판을 준비하는 단계와, 해당 화합물 반도체 상에 한쌍의 오믹 전극을 배치하는 단계와, 한쌍의 오믹 전극에 전압을 인가하고, 인가하는 전압에 대응하는 전류값을 측정하는 단계와, 전압에 대응하는 전류값을, 전압에 대응하는 전계 강도의 근사다항식으로 근사하는 단계와, 근사다항식에서의 3차항계수의 1차항계수에 대한 비의 절대값이, 미리 정해진 값보다 작은지의 여부를 판단하는 단계를 포함하는 반도체 기판의 판정 방법을 제공한다. 해당 판정 방법에서는, 전계 강도가 -1.5 [kV/cm] 이상, +1.5 [kV/cm] 이하의 범위 내에서 변화하는 경우, 3차항계수의 1차항계수에 대한 비의 절대값이 0.037 [(kV/cm)-2] 미만인 경우, 반도체 기판을 양품이라 판정할 수 있다.
본 발명의 제4 양태에서는, 2차원 캐리어 가스를 생성하고, 2차원 캐리어 가스가 흐르는 채널을 갖는 화합물 반도체와, 해당 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와, 해당 화합물 반도체와 해당 캐리어 공급 반도체 사이에 배치되며, 캐리어의 이동도를 해당 화합물 반도체에서의 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체와, 채널을 통해 서로 결합하는 한쌍의 오믹 전극과, 한쌍의 오믹 전극 사이의 임피던스를 제어하는 제어 전극을 구비하는 전자 디바이스를 제공한다.
또한, 본 명세서에서 "A 상의 B(B on A)"는 "B가 A에 접하는 경우" 및 "B와 A 사이에 다른 부재가 존재하는 경우"의 양쪽의 경우를 포함한다.
[도 1] 반도체 기판 (100)의 단면의 일례를 개략적으로 나타낸다.
[도 2] 반도체 기판에서의 에너지 밴드 다이어그램의 일례를 나타낸다.
[도 3] 반도체 기판 (300)의 단면의 일례를 나타낸다.
[도 4] 반도체 기판 (400)의 단면의 일례를 나타낸다.
[도 5] 반도체 기판의 판정 방법의 일례를 나타내는 플로우 차트를 나타낸다.
[도 6] 평가용 반도체 기판의 일례이다.
[도 7] 전계 강도-전류 곡선을 나타낸다.
[도 8] 선형성 지표에 미치는 이동도 저감 반도체의 불순물 농도의 영향을 나타낸다.
[도 9] 전자 디바이스 (900)의 단면의 일례를 나타낸다.
[도 10] 전자 디바이스 (900)의 제조 과정에서의 단면예를 도시한다.
[도 11] 전자 디바이스 (900)의 제조 과정에서의 단면예를 도시한다.
도 1은, 반도체 기판 (100)의 단면의 일례를 개략적으로 나타낸다. 반도체 기판 (100)은, 베이스 기판 (102), 화합물 반도체 (114), 이동도 저감 반도체 (116) 및 캐리어 공급 반도체 (120)을 구비한다.
베이스 기판 (102)는, 반도체 기판 (100)에서의 다른 구성 요소를 지지하는 기판이다. 베이스 기판 (102)는, 예를 들면 Ge 기판, GOI(게르마늄 온 인슐레이터) 기판, 또는 GaAs, InGaAs, AlGaAs, GaN 및 AlGaN 등의 3-5족 반도체 기판이다. 베이스 기판 (102)는, Si 기판, SOI(실리콘 온 인슐레이터) 기판, 사파이어 기판, 유리 기판 또는 PET 필름 등의 수지 기판일 수도 있다. 베이스 기판 (102)는 버퍼층을 포함할 수도 있다. 베이스 기판 (102)는, 예를 들면 웨이퍼상의 형상을 갖는다.
화합물 반도체 (114)는, 2차원 캐리어 가스를 생성한다. 2차원 캐리어 가스란, 전도 전자 또는 정공 중 어느 하나인 캐리어의 집합이며, 해당 캐리어가 2차원 방향으로는 자유롭게 운동할 수 있지만, 해당 2차원 방향과 수직인 방향으로는 양자 효과가 나타내는 정도로 속박되어 있는 것을 말한다. 양자 효과는, 캐리어의 에너지 준위가 이산적인 준위가 되는 현상이다. 화합물 반도체 (114)는, 예를 들면 InGaAs, GaAs 또는 InGaP 등의 3-5족 화합물 반도체이다. 화합물 반도체 (114)는, GaN 등과 같이 피에조 효과를 갖는 화합물 반도체일 수도 있다.
이동도 저감 반도체 (116)은, 화합물 반도체 (114)와 캐리어 공급 반도체 (120) 사이에 배치되어 있다. 이동도 저감 반도체 (116)은, 캐리어의 이동을 억제하는 이동도 저감 인자를 갖는다. 이동도 저감 반도체 (116)이 이동도 저감 인자를 갖기 때문에, 이동도 저감 반도체 (116)에서의 캐리어의 이동도는, 화합물 반도체 (114)에서의 캐리어의 이동도보다도 작다.
여기서 본 발명자에 의한 실험으로부터, 화합물 반도체 (114)의 내부에서는, 기저 상태에 있는 캐리어의 존재 확률이, 여기 상태에 있는 캐리어의 존재 확률보다도 높은 것이 확인되었다. 이에 대하여, 화합물 반도체 (114)에 접하는 반도체에서는, 기저 상태에 있는 캐리어의 존재 확률보다도 여기 상태에 있는 캐리어의 존재 확률이 높은 것도 확인되었다. 여기서 여기 상태란, 캐리어가 기저 상태보다 높은 에너지 준위에 있는 상태이다.
여기 상태에 있는 캐리어는, 트랜지스터의 전압 대 전류 특성에 왜곡을 발생시키는 요인 중 하나이다. 예를 들면, 반도체 기판 (100)이, 게이트 전압에 의해 소스 및 드레인 사이의 채널을 흐르는 전류를 제어하는 트랜지스터에 이용된 경우에는, 여기 상태에 있는 캐리어가 채널에 포함되어 있으면, 게이트 전압에 대한 소스-드레인간 전류의 선형성이 저하된다.
따라서, 여기 상태의 전자의 존재 확률이 높은, 화합물 반도체 (114)에 접하는 반도체에 캐리어의 이동도를 감소시키는 이동도 저감 반도체 (116)을 설치함으로써, 전압 대 전류 특성의 선형성을 악화시키는 요인이 되는 여기 상태의 캐리어의 이동도를 감소시킬 수 있다. 그 결과, 반도체 기판 (100)이 트랜지스터 등의 전자 소자에 이용된 경우, 전자 소자의 전압 대 전류 특성의 선형성이 향상된다.
이동도 저감 반도체 (116)이 포함하는 이동도 저감 인자는, 예를 들면 불순물, 결정 결함, 저이동도재 및 밴드 장벽재이다. 캐리어가 전자인 경우에는, 도너 불순물이 이동도 저감 인자로서 기능한다. 또한, 캐리어가 정공인 경우에는, 억셉터 불순물이 이동도 저감 인자로서 기능한다. 밴드 장벽재는, 예를 들면 화합물 반도체 (114)에 비하여 밴드갭이 큰 반도체이다.
화합물 반도체 (114)가 N형 2차원 캐리어 가스를 생성하는 InGaAs인 경우에는, 이동도 저감 반도체 (116)은, 예를 들면 P형이 아닌 GaAs이다. 이동도 저감 반도체 (116)은 3.6×1018 [cm-3] 이하, 바람직하게는 3.0×1018 [cm-3] 이하, 보다 바람직하게는 1.0×1018 [cm-3] 이하, 더욱 바람직하게는 0.5×1018 [cm-3] 이하의 도너 불순물을 포함하는 N형 GaAs일 수도 있다. 해당 도너 불순물은, 예를 들면 Si, Se, Ge, Sn, Te 및 S로 이루어지는 군으로부터 선택된 적어도 하나의 원소이다.
캐리어 공급 반도체 (120)은, 화합물 반도체 (114)에 캐리어를 공급한다. 캐리어 공급 반도체 (120)의 재료는, 예를 들면 GaAs, AlGaAs 및 InGaP이다. 화합물 반도체 (114)가 N형 2차원 캐리어 가스를 생성하는 화합물 반도체인 경우에는, 캐리어 공급 반도체 (120)은, 예를 들면 N형 AlGaAs이다. 캐리어 공급 반도체 (120)은 전극을 가질 수도 있다. 반도체 기판 (100)은, 해당 전극과 화합물 반도체 (114) 사이에, 2차원 캐리어 가스에 대한 배리어를 형성하는 배리어층을 가질 수도 있다.
반도체 기판 (100)의 전압 대 전류 특성은, 예를 들면 화합물 반도체 (114) 상의 상이한 2점 사이에 전압을 인가한 경우에 해당 2점 사이를 흐르는 전류를 측정함으로써 얻어진다. 반도체 기판 (100)을 흐르는 전류를 y로 하면, 전류 y는 인가된 전압에 따라서 발생하는 전계의 강도 x를 변수로 하는 근사다항식 y=ax3+bx2+cx로 표시할 수 있다.
반도체 기판 (100)의 전압 대 전류 특성의 선형성의 양부(良否)는, 해당 근사다항식에서의 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|의 값에 의해 판단할 수 있다. 예를 들면, 전계 강도 x가 -1.5 [kV/cm] 이상, +1.5 [kV/cm] 이하의 범위 내에서 변화하는 경우에는, 근사다항식에서의 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|가 0.037 [(kV/cm)-2] 미만인 경우, 전압 대 전류 특성이 양호하다고 판단할 수 있다.
도 2는, 반도체 기판 (100)에서의 에너지 밴드 다이어그램의 일례를 나타낸다. 횡축은 반도체 기판 (100)의 단면에서의 적층 방향의 위치를 나타낸다. 또한, 에너지 밴드 다이어그램은 시뮬레이션에 의해 구하였다. 도 2에서는, 일례로서, 2차원 캐리어 가스를 생성하는 화합물 반도체 (114)로서 기능하는 막 두께 5 nm의 InGaAs층의 양측에, 이동도 저감 반도체 (116)으로서 기능하는 막 두께 6 nm의 GaAs층이 배치되어 있다. InGaAs층 및 GaAs층의 막 두께로는, 0.5 nm 이상 100 nm 이하가 바람직하고, 1 nm 이상 50 nm 이하가 더욱 바람직하다.
곡선 (202)는, 전도대 하단의 에너지 준위를 나타내고, 그의 스케일이 좌측 종축에 의해서 표시된다. 곡선 (202)에 따르면, InGaAs층의 전도대 하단의 에너지 준위는 GaAs층에 비하여 낮으며, GaAs층과의 계면 근방에서 가장 낮다. InGaAs층은 에너지 준위가 가장 낮은 계면 근방에서 2차원 캐리어 가스를 생성한다.
곡선 (204)는, 기저 상태에 있는 전자의 파동함수를 나타내고, 그의 스케일은 우측 종축에 의해서 표시된다. 전자의 확률 밀도는, 파동함수의 제곱에 의해 표시된다. 따라서, 곡선 (204)에 따르면, 2차원 캐리어 가스가 형성되는 InGaAs층에서의 기저 상태의 전자의 확률 밀도가, GaAs층에서의 기저 상태의 전자의 확률 밀도보다도 높은 것을 알 수 있다.
곡선 (206)은, 여기 상태에 있는 전자의 파동함수를 나타내고, 그의 스케일은 우측 종축에 의해서 표시된다. 곡선 (206)에 따르면, InGaAs층의 양측의 GaAs층에서는, 여기 상태에 있는 전자의 존재 확률이 기저 상태에 있는 전자의 존재 확률보다도 높은 것을 알 수 있다. 또한, InGaAs층에서는, 기저 상태에 있는 전자의 존재 확률이 여기 상태에 있는 전자의 존재 확률보다도 높은 것을 알 수 있다. 이상으로부터, 2차원 캐리어 가스가 형성되는 InGaAs층에는 주로 기저 상태의 전자가 존재하고, 그의 양측의 GaAs층에는 주로 여기 상태의 전자가 존재하는 것을 알 수 있다.
전계 효과 트랜지스터(Field Effect Transistor, FET라고도 함) 또는 고 전자 이동도 트랜지스터(High Electron mobility Transistor, HEMT라고도 함) 등의 플래너형의 전자 소자는, InGaAs층 등으로 형성된 채널층 중을 흐르는 전류를, 게이트 전극에 의한 전계로 제어함으로써 트랜지스터 특성을 발휘한다. 트랜지스터는 보다 높은 전압 대 전류 특성의 선형성을 갖는 것이 바람직하다.
전압 대 전류 특성에 기여하는 전자 중, 기저 상태에 있는 전자의 이동에 의해 전류가 흐르는 경우에는 전압 대 전류 특성의 선형성이 양호하다. 이에 대하여, 여기 상태에 있는 전자의 이동에 의해 전류가 흐르는 경우에는, 전자의 밴드간 전이에 의해, 전계 강도의 변화에 대한 전자의 이동량의 변화가 선형이 아닌 것이 된다. 따라서, 여기 상태의 전자의 존재 확률이 높은 경우에는, 전압 대 전류 특성의 선형성이 나쁘다.
따라서, 여기 상태의 전자의 흐름을 억제하여 이동도를 감소시켜, 주로 기저 상태의 전자에 의해 트랜지스터의 채널 전류를 발생시킴으로써, 기저 상태의 전자가 전압 대 전류 특성에 기여하는 비율을 높일 수 있다. 그 결과, 트랜지스터의 전압 대 전류 특성의 선형성이 향상된다.
도 2의 예에서, 여기 상태의 전자는, InGaAs층의 양측의 GaAs층에 많이 존재한다. 따라서, GaAs층에 이동도 저감 인자를 가하고, 여기 상태의 전자의 흐름을 억제함으로써, InGaAs층에 존재하는 기저 상태의 전자가 전압 대 전류 특성에 기여하는 비율을 향상시킬 수 있다.
화합물 반도체 (114)가 N형 2차원 캐리어 가스를 생성하는 InGaAs인 경우에는, 이동도 저감 인자는 N형의 불순물인 것이 바람직하다. 예를 들면, 이동도 저감 반도체 (116)이 GaAs층인 경우에는, N형의 불순물을 GaAs층에 도핑함으로써, 채널에 축적되는 전자 농도가 유지될 뿐 아니라, 채널과 디바이스 표면에 설치된 전극 사이의 세로 방향 전자 저항의 증가를 방지할 수 있다.
이동도 저감 반도체 (116)으로서 기능하는 GaAs층에서의 여기 상태의 전자의 이동도를 감소시키기 위해서는, 캐리어 농도를 높일 필요가 있다. 그러나, 캐리어 농도가 지나치게 높은 경우에는, 기저 상태의 전자의 이동도도 감소하기 때문에, 채널층을 주행하는 기저 상태의 전자의 평균 이동도가 감소한다.
본 발명자들의 실험 결과에 따르면, 이동도 저감 반도체 (116)이 GaAs층인 경우, N형의 불순물을 도핑한 이동도 저감 반도체 (116)의 캐리어 농도는 3.6×1018 [cm-3] 이하인 것이 바람직하다. 해당 캐리어 농도는 3.0×1018 [cm-3] 이하일 수도 있고, 보다 바람직하게는 1.0×1018 [cm-3] 이하, 더욱 바람직하게는 0.5×1018 [cm-3] 이하이다. 이러한 조건에 적합한 경우, 우수한 선형성을 갖는 전압 대 전류 특성을 갖는 화합물 반도체 에피택셜 기판을 얻을 수 있다. 또한, 캐리어 농도가 3×1018 [cm-3] 이상인 경우에는, 전압 대 전류 특성을 홀 측정법에 의해 측정하고, 캐리어 농도가 3×1018 [cm-3] 미만인 경우에는, 전압 대 전류 특성을 용량 전압(CV)법에 의해 측정하는 것이 정밀도의 면에서 바람직하다.
도 3은, 반도체 기판 (300)의 단면의 일례를 나타낸다. 반도체 기판 (300)은 베이스 기판 (302), 버퍼층 (304), 캐리어 공급 반도체 (308), 이동도 저감 반도체 (312), 화합물 반도체 (314), 이동도 저감 반도체 (316), 캐리어 공급 반도체 (320), 배리어 형성 반도체 (330) 및 컨택트층 (340)을 구비한다.
베이스 기판 (302) 및 버퍼층 (304)는, 반도체 기판 (100)에서의 베이스 기판 (102)에 대응한다. 캐리어 공급 반도체 (308) 및 캐리어 공급 반도체 (320)은, 캐리어 공급 반도체 (120)에 대응한다. 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)은, 이동도 저감 반도체 (116)에 대응한다. 화합물 반도체 (314)는, 화합물 반도체 (114)에 대응한다. 또한, 반도체 기판 (300)은, 컨택트층 (340)을 갖는다는 점에서 반도체 기판 (100)과 상이하다.
반도체 기판 (300)은, 화합물 반도체 (314)의 양측에, 캐리어 공급 반도체 (308) 및 캐리어 공급 반도체 (320)을 갖는다. 해당 구성에 의해, 화합물 반도체 (314)가 생성되는 2차원 캐리어 가스의 캐리어수가 증가하기 때문에, 전자 소자의 성능이 높아진다. 또한, 반도체 기판 (300)은, 화합물 반도체 (314)의 양측에, 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)을 갖는다. 도 2에 도시한 바와 같이, 화합물 반도체 (314)인 InGaAs의 양측에 있는 GaAs에 여기 상태의 전자가 많이 존재한다. 따라서, 반도체 기판 (300)이 화합물 반도체 (314)의 양측에 이동도 저감 인자를 갖는 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)을 가짐으로써, 반도체 기판 (300)의 전압 대 전류 특성의 선형성을 높일 수 있다.
버퍼층 (304)는, 상층에 형성되는 화합물 반도체 (314) 등의 결정질을 확보함과 동시에, 베이스 기판 (302)의 표면에 잔류하는 불순물에 의한 반도체 기판 (300)의 특성 열화를 방지한다. 버퍼층 (304)는, 상층에 형성되는 반도체층으로부터의 누설 전류를 억제한다. 버퍼층 (304)는, 상층에 형성되는 화합물 반도체 (314)와 베이스 기판 (302) 사이의 격자간 거리를 정합시키는 완충층으로서도 기능한다. 버퍼층 (304)의 재료는, 예를 들면 GaAs 또는 AlGaAs이다.
배리어 형성 반도체 (330)은, FET 등의 전자 소자의 채널을 흐르는 전류를 제어하는 전압을 인가하는 제어 전극과 2차원 캐리어 가스 사이의 에너지 장벽을 형성한다. 예를 들면, 제어 전극이 금속으로 구성된 경우에는, 배리어 형성 반도체 (330)과 해당 금속과의 쇼트키 접합에 의해 에너지 장벽이 형성된다. 배리어 형성 반도체 (330)의 재료는, 예를 들면 AlGaAs이다.
컨택트층 (340)은, 반도체 기판 (300) 위에 형성되는 제어 전극과 배리어 형성 반도체 (330) 이하의 반도체 사이의 전도성을 확보한다. 컨택트층 (340)의 재료는, 예를 들면 GaAs 또는 InGaAs이다.
이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)이 이동도 저감 인자를 가짐으로써, 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)에 존재하는 여기 상태의 전자의 이동도가, 화합물 반도체 (314)의 이동도보다도 낮아진다. 그리고, 화합물 반도체 (314)에 존재하는 기저 상태의 전자의 흐름이, 반도체 기판 (300)에 형성되는 트랜지스터의 채널 전류의 주류를 이루기 때문에, 전압 대 전류 특성에 기여하는 기저 상태의 전자의 비율을 높일 수 있다. 그 결과, 반도체 기판 (300)에서의 전압 대 전류 특성의 선형성이 향상된다. 본 실시 양태에 의한 반도체 기판 (300)을 이용함으로써, 고주파 신호의 왜곡 특성이 양호한 전자 소자를 제조할 수 있다.
도 4는, 반도체 기판 (400)의 단면의 일례를 나타낸다. 반도체 기판 (400)은 베이스 기판 (402), 버퍼층 (404), 버퍼층 (406), 캐리어 공급 반도체 (408), 스페이서층 (410), 이동도 저감 반도체 (412), 화합물 반도체 (414), 이동도 저감 반도체 (416), 스페이서층 (418), 캐리어 공급 반도체 (420) 및 배리어 형성 반도체 (430)을 구비한다. 반도체 기판 (400)은, 배리어 형성 반도체 (430) 위에 추가로 컨택트층 (340)을 구비할 수도 있다.
베이스 기판 (402)는, 반도체 기판 (300)에서의 베이스 기판 (302)에 대응한다. 캐리어 공급 반도체 (408) 및 캐리어 공급 반도체 (420)은, 각각 캐리어 공급 반도체 (308) 및 캐리어 공급 반도체 (320)에 대응한다. 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)은, 각각 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)에 대응한다. 화합물 반도체 (414)는, 화합물 반도체 (314)에 대응한다.
반도체 기판 (400)은, 버퍼층 (404) 및 버퍼층 (406)을 포함하는 이중 버퍼 구조를 갖는다. 또한, 반도체 기판 (400)은, 스페이서층 (410) 및 스페이서층 (418)을 갖는다는 점에서 반도체 기판 (300)과 상이하다.
버퍼층 (404) 및 버퍼층 (406)에 의해 구성되는 이중 버퍼 구조는, 화합물 반도체 (414)와 베이스 기판 (402)와의 격자간 거리의 차이를 정합시키는 완충층의 효과를 높인다. 이중 버퍼 구조는, 화합물 반도체 (414)에 미치는 베이스 기판 (402)의 불순물의 영향을 더욱 억제한다. 이중 버퍼 구조는, 누설 전류를 더욱 감소시킨다. 버퍼층 (404) 또는 버퍼층 (406)의 재료는, 예를 들면 GaAs 또는 AlGaAs이다.
스페이서층 (410) 및 스페이서층 (418)은, 각각 캐리어 공급 반도체 (408) 및 화합물 반도체 (414) 사이, 및 캐리어 공급 반도체 (420) 및 화합물 반도체 (414) 사이에 형성된다. 스페이서층 (410) 및 스페이서층 (418)은, 캐리어 공급 반도체 (408) 및 캐리어 공급 반도체 (420) 내의 불순물이 화합물 반도체 (414)에 확산되는 것을 억제한다. 또한, 스페이서층 (410) 및 스페이서층 (418)은, 화합물 반도체 (414)에서의 캐리어의 이동도가 불순물 이온 산란에 의해 감소되는 것을 방지한다. 스페이서층 (410) 또는 스페이서층 (418)의 재료는, 예를 들면 AlGaAs이다.
배리어 형성 반도체 (430)은, 배리어 형성 반도체 (430)에 형성되는 전극이 제어 전극으로서 기능하기 위한 에너지 장벽을 형성한다. 배리어 형성 반도체 (430)의 재료는, 예를 들면 AlGaAs이다.
상기한 바와 같이, 반도체 기판 (400)은, 버퍼층 (404) 및 버퍼층 (406)에 의해 구성하는 이중 버퍼를 가짐으로써, 화합물 반도체 (414)의 결정질을 높일 수 있다. 그 결과, 누설 전류를 감소시킬 수 있다. 또한, 반도체 기판 (400)은, 스페이서층 (410)과 스페이서층 (418)을 가짐으로써, 화합물 반도체 (414)에서의 전자의 불순물 이온 산란을 방지할 수 있다. 따라서, 반도체 기판 (400)을 이용하여 트랜지스터를 형성한 경우에는, 트랜지스터의 전압 대 전류 특성의 선형성이 향상된다.
이하에, 도 1에 나타낸 반도체 기판 (100)의 제조 방법에 대해서 설명한다. 본 실시 형태의 반도체 기판 제조 방법은, 2차원 캐리어 가스를 생성하는 화합물 반도체 (114)를 베이스 기판 (102)에 형성하는 단계와, 화합물 반도체 (114)에 접하여, 캐리어의 이동을 억제하는 이동도 저감 인자를 갖는 이동도 저감 반도체 (116)을 형성하는 단계와, 이동도 저감 반도체 (116)에 접하여, 화합물 반도체 (114)에 캐리어를 공급하는 캐리어 공급 반도체 (120)을 형성하는 단계를 구비한다.
화합물 반도체 (114)를 형성하는 단계에서, 베이스 기판 (102)를 반응로에 적재하고, 베이스 기판 (102) 상에 화합물 반도체 (114)를 에피택셜 성장시킨다. 베이스 기판 (102)는, 예를 들면 고저항의 반절연성 GaAs 단결정 기판이다. GaAs 단결정 기판은, 예를 들면 LEC(액체 캡슐 쵸크랄스키)법, VB(수직 브릿지맨)법, VGF(수직 온도 구배)법 등으로 제조된 GaAs 기판이다. 또한, GaAs 단결정 기판은, 하나의 결정학적 면방위로부터 0.05°내지 10°정도의 기울기를 갖는 기판일 수도 있다. 에피택셜 성장법으로서, 유기 금속 기상 성장법(Metal Organic Chemical Vapor Deposition, 이하 MOCVD법이라고도 함), 분자선 에피택시법(Molecular Beam Epitaxy, 이하 MBE법이라고도 함)을 예시할 수 있다.
이하, MOCVD법을 이용하여, 화합물 반도체 (114)를 에피택셜 성장시키는 방법을 설명한다. 우선, GaAs 단결정의 베이스 기판 (102)의 표면을 탈지 세정, 에칭, 수세, 건조한 후, 해당 베이스 기판 (102)를 감압 배럴형 MOCVD로의 가열대 상에 적재한다. 로 내를 고순도 수소로 충분히 치환한 후, 베이스 기판 (102)의 가열을 개시한다. 결정 성장시의 기판 온도는, 예를 들면 500 ℃ 내지 800 ℃ 중 어느 하나의 온도이다. 베이스 기판 (102)가 적절한 온도로 안정되자마자 로 내에 비소 원료를 도입하고, 계속해서 갈륨 원료 또는 인듐 원료를 도입하여, InGaAs층을 에피택셜 성장시킨다.
3족 원소 원료로서, 트리메틸갈륨(TMG) 및 트리메틸인듐(TMI) 등, 각 금속 원자에 탄소수가 1 내지 3의 알킬기 또는 수소가 결합한 트리알킬화물, 또는 삼수소화물을 사용할 수 있다. 5족 원소 원료 가스로서, 아르신(AsH3), 또는 아르신에 포함되는 적어도 하나의 수소 원자를 탄소수가 1 내지 4의 알킬기로 치환한 알킬아르신을 사용할 수 있다.
에피택셜 성장 조건은, 일례로서, 반응로 내 압력 0.1 atm, 성장 온도 650 ℃, 성장 속도 1 내지 3 ㎛/시간이다. 원료의 캐리어 가스는, 예를 들면 고순도 수소이다. 후술하는 이동도 저감 반도체 (116) 및 캐리어 공급 반도체 (120)도, 동일한 MOCVD법을 이용하여, 원료 가스, 로 내 압력, 성장 온도, 성장 시간 등의 매개변수를 조정함으로써, 에피택셜 성장시킬 수 있다.
이동도 저감 반도체 (116)을 형성하는 단계에서, 화합물 반도체 (114)에 접하여, 이동도 저감 반도체 (116)을 에피택셜 성장시킨다. 이동도 저감 반도체 (116)은, 예를 들면 N형 GaAs이다. 이 경우, 예를 들면 도너 불순물이 이동도 저감 인자가 된다. 에피택셜 성장법으로서, MOCVD법, MBE법을 예시할 수 있다. 예를 들면, 3족 원소 원료로서 트리메틸갈륨(TMG)을 사용하고, 5족 원소 원료 가스로서 아르신(AsH3)을 사용하여, MOCVD법에 의해서 N형 GaAs의 이동도 저감 반도체 (116)을 에피택셜 성장시킬 수 있다.
도너 불순물은, 예를 들면 Si, Se, Ge, Sn, Te 및 S로 이루어지는 군으로부터 선택된 적어도 하나의 원소이다. N형 도펀트로서, 상기 원소의 수소화물 또는 탄소수가 1 내지 3의 알킬기를 갖는 알킬화물을 사용할 수 있다. 예를 들면, 도너 불순물로서 Si를 선택하고, N형 도펀트로서 디실란(Si2H6)을 사용할 수 있다.
형성되는 이동도 저감 반도체 (116)은 3.6×1018 [cm-3] 이하, 바람직하게는 3.0×1018 [cm-3] 이하, 보다 바람직하게는 1.0×1018 [cm-3] 이하, 더욱 바람직하게는 0.5×1018 [cm-3] 이하의 농도의 도너 불순물을 포함한다. 도너 불순물로서 Si를 선택한 경우, 에피택셜 성장시의 디실란 유량을 조정함으로써 불순물 농도를 변화시킬 수 있다. 여기서 불순물 농도란, 이동도 저감 반도체 (116)에 포함되는 도너 불순물의 농도이다.
캐리어 공급 반도체 (120)을 형성하는 단계에서, 이동도 저감 반도체 (116) 상에, 캐리어 공급 반도체 (120)을 에피택셜 성장시킨다. 캐리어 공급 반도체 (120)은, 예를 들면 N형 AlGaAs이다. 이 경우, 캐리어 공급 반도체 (120)은 화합물 반도체 (114)에 캐리어로서 전자를 공급한다. 에피택셜 성장법으로서, MOCVD법, MBE법을 예시할 수 있다.
예를 들면, 3족 원소 원료로서 트리메틸갈륨(TMG)과 트리메틸알루미늄(TMA)을 사용하고, 5족 원소 원료 가스로서 아르신(AsH3)을 사용하고, MOCVD법에 의해서 N형 AlGaAs의 캐리어 공급 반도체 (120)을 에피택셜 성장시킬 수 있다.
도너 불순물은, 예를 들면 Si, Se, Ge, Sn, Te 및 S로 이루어지는 군으로부터 선택된 적어도 하나의 원소이다. N형 도펀트로서, 상기 원소의 수소화물 또는 탄소수가 1 내지 3의 알킬기를 갖는 알킬화물을 사용할 수 있다. 예를 들면, 도너 불순물로서 Si를 선택하고, N형 도펀트로서 디실란(Si2H6)을 사용할 수 있다. 이상의 단계를 포함하는 제조 공정을 거쳐, 반도체 기판 (100)을 제조할 수 있다.
도 5는, 반도체 기판의 양부를 판정하는 방법 중 일례를 나타내는 플로우 차트를 나타낸다. 도 5에 나타내는 바와 같이, 본 실시 양태의 반도체 기판의 판정 방법은, 반도체 기판을 준비하는 단계 (S510), 오믹 전극을 배치하는 단계 (S520), 전압에 대한 전류값을 측정하는 단계 (S530), 측정값을 근사다항식으로 근사하는 단계 (S540) 및 판단하는 단계 (S550)을 구비한다. 해당 반도체 기판은, 일례로서 반도체 기판 (100), 반도체 기판 (300) 또는 반도체 기판 (400)이다. 본 예에서는, 반도체 기판 (100)의 제조 방법을 설명한다.
반도체 기판을 준비하는 단계 (S510)에서는, 반도체 기판 (100)을 준비한다. 오믹 전극을 배치하는 단계 (S520)에서는, 화합물 반도체 (114), 캐리어 공급 반도체 (120) 및 이동도 저감 반도체 (116)을 포함하는 적층체의 표면에 한쌍의 오믹 전극을 배치한다.
전압에 대한 전류값을 측정하는 단계 (S530)에서는, 한쌍의 오믹 전극에 전압을 인가하고, 인가하는 전압마다 전류값을 측정한다. 측정값을 근사다항식으로 근사하는 단계 (S540)에서는, 전압마다 전류값을, 전압에 대응하는 전계 강도로 나타낸 근사다항식으로 근사한다.
판단하는 단계 (S550)에서는, 근사한 근사다항식에서의 3차항계수의 1차항계수에 대한 비의 절대값이 미리 정해진 값보다 작은지의 여부를 판단한다. 해당 판단 결과에 따라, 반도체 기판의 양부를 판정한다. 구체적으로는, 3차항계수의 1차항계수에 대한 비의 절대값이 미리 정해진 값보다 작은 경우에는, 반도체 기판이 이동도 저감 반도체를 갖는 효과에 의해 전압 대 전류 특성의 선형성이 양호하다고 생각되기 때문에, 측정한 반도체 기판을 양품이라 판정할 수 있다.
도 6에 나타내는 반도체 기판 (600)은, 도 5에 나타낸 판정 방법에서 이용하는 평가용 반도체 기판의 일례이다. 반도체 기판 (600)은, 베이스 기판 (602), 버퍼층 (604), 캐리어 공급 반도체 (608), 이동도 저감 반도체 (612), 화합물 반도체 (614), 이동도 저감 반도체 (616), 캐리어 공급 반도체 (620), 배리어 형성 반도체 (621), 오믹 전극 (622) 및 오믹 전극 (624)를 구비한다.
베이스 기판 (602)는, 반도체 기판 (300)에서의 베이스 기판 (302)에 대응한다. 버퍼층 (604)는 버퍼층 (304)에 대응한다. 캐리어 공급 반도체 (608) 및 캐리어 공급 반도체 (620)은, 캐리어 공급 반도체 (308) 및 캐리어 공급 반도체 (320)에 대응한다. 이동도 저감 반도체 (612) 및 이동도 저감 반도체 (616)은, 이동도 저감 반도체 (312) 및 이동도 저감 반도체 (316)에 대응한다. 화합물 반도체 (614)는, 화합물 반도체 (314)에 대응한다. 배리어 형성 반도체 (621)는, 배리어 형성 반도체 (330)에 대응한다. 반도체 기판 (600)은, 예를 들면 반도체 기판 (300)의 컨택트층 (340) 대신에, 오믹 전극 (622) 및 오믹 전극 (624)를 배치하여 형성된 반도체 기판이다.
도 5에 나타낸 반도체 기판을 준비하는 단계 (S510)에서, 예를 들면 도 6에 나타낸 바와 같이, 베이스 기판 (602), 버퍼층 (604), 캐리어 공급 반도체 (608), 이동도 저감 반도체 (612), 화합물 반도체 (614), 이동도 저감 반도체 (616), 캐리어 공급 반도체 (620) 및 배리어 형성 반도체 (621)을 구비하는 반도체 기판을 준비한다.
반도체 기판 (600)의 준비는, 상기한 반도체 기판 제조 방법을 이용하여, 베이스 기판 (602)에 순차 버퍼층 (604), 캐리어 공급 반도체 (608), 이동도 저감 반도체 (612), 화합물 반도체 (614), 이동도 저감 반도체 (616), 캐리어 공급 반도체 (620) 및 배리어 형성 반도체 (621)을 에피택셜 성장시킴으로써 종료한다.
오믹 전극을 배치하는 단계 (S520)에서, 도 6에 나타낸 바와 같이, 배리어 형성 반도체 (621)의 표면에, 오믹 전극 (622) 및 오믹 전극 (624)를 형성한다. 오믹 전극 (622) 및 오믹 전극 (624)는, 전압의 인가 및 전류값의 측정에 이용된다. 오믹 전극 (622) 및 오믹 전극 (624)는, 예를 들면 포토리소그래피법에 의해, 캐리어 공급 반도체 (620)의 표면 상에, 오믹 전극 (622) 및 오믹 전극 (624)를 형성하는 부위에 개구가 형성된 레지스트 마스크를 형성하고, 전극용 금속을 증착한 후 레지스트를 리프트 오프함으로써 형성된다.
오믹 전극 (622) 및 오믹 전극 (624)의 재료는, 도전성의 재료이면 되고, 예를 들면 Au, Ni, Al, W 및 Ti 등의 금속, AuGe 등의 합금 또는 불순물이 도핑된 반도체이다. 오믹 전극 (622) 및 오믹 전극 (624)는, 상기한 도전성 재료가 적층된 구조를 가질 수도 있다.
전압 대 전류 측정을 행하는 단계 (S530)에서는, 오믹 전극 (622)와 오믹 전극 (624) 사이에 일정한 전압 범위에서 변화하는 전압을 인가하여, 인가하는 전압마다 전류값을 측정한다. 후술하는 도 7에 사각 기호로 나타내고 있는 것이 측정 결과의 일례이다.
측정값을 다항식에 근사하는 단계 (S540)에서, 전압마다 측정한 전류값을 최소 제곱법을 이용하여, 각각의 전압에 대응하는 전계 강도의 다항식으로 근사한다. 해당 다항식은, 예를 들면 하기의 수학식 1에 의해 표시된다.
Figure pct00001
수학식 1에서, x는 전계 강도를 나타내는 변수이고, y는 전류를 나타내는 변수이다. 또한, a는 3차항계수, b는 2차항계수, c는 1차항계수이다.
전압 대 전류 특성의 선형성을 판정하는 단계 (S550)에 있어서, (S540)에서 얻어진 수학식 1에서의 1차항계수 c에 대한 3차항계수 a의 비의 절대값 |a/c|를 산출한다. 또한, 절대값 |a/c|가 미리 정해진 값보다 작은지의 여부를 판단함으로써, 전압 대 전류 특성의 선형성이 양호한지의 여부를 판정한다.
3차항의 계수의 절대값이 작아지면 작아질수록 전압 대 전류 곡선의 선형성이 향상되고, 전자 소자의 전압 대 전류 특성이 양호해진다고 생각된다. 또한, 1차항의 계수가 커지면 커질수록 전류 커브의 상승이 커져, 온 저항이 작아진다고 생각된다. 이에 따라, 3차항계수 a를 1차항계수 c의 값으로 나눈 비의 절대값 |a/c|가 작아지면 작아질수록, 온 저항이 작아, 전압 대 전류 특성이 양호한 화합물 반도체 에피택셜 기판을 얻을 수 있다.
따라서, 1차항계수 c에 대한 3차항계수 a의 비의 절대값 |a/c|를 선형성 지표로 하여, 전압 대 전류 특성의 선형성의 양부를 판단할 수 있다. 선형성 지표 |a/c|가 0.037 [(kV/cm)-2] 미만인 경우, 바람직하게는 0.030 [(kV/cm)-2] 이하인 경우, 보다 바람직하게는 0.028 [(kV/cm)-2] 이하인 경우, 전압 대 전류 특성을 측정한 반도체 기판을 양품이라 판정할 수 있다.
(실시예)
이하, 실시예를 들어 반도체 기판 판정 방법을 설명한다. 본 실시예에서는, 도 4에 나타낸 반도체 기판 (400)을 이용하여, 전압 대 전류 특성의 선형성의 양부를 판정하였다. 베이스 기판 (402)로는, 고저항의 반절연성 GaAs 단결정 기판을 이용하였다. 상술한 MOCVD법에 의해서, 베이스 기판 (402)에 순차 버퍼층 (404), 버퍼층 (406), 캐리어 공급 반도체 (408), 스페이서층 (410), 이동도 저감 반도체 (412), 화합물 반도체 (414), 이동도 저감 반도체 (416), 스페이서층 (418), 캐리어 공급 반도체 (420) 및 배리어 형성 반도체 (430)을 에피택셜 성장시켜, 반도체 기판 (400)을 준비하였다.
상기 각 층의 조성, 막 두께 및 불순물 농도를 하기 표 1에 나타내었다. 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)에서의 N형 불순물의 불순물 농도를, 도핑하지 않은 1.0×1017, 5.0×1017, 1.0×1018, 2.6×1018, 4.4×1018, 6.0×1018(cm-3)로 변화시켜, 7종류의 반도체 기판 (400)을 제작하였다. 각각의 반도체 기판 (400)에 전압을 인가한 경우에 흐르는 전류를 측정하고, 전압 대 전류 특성의 선형성의 양부를 판정하였다.
Figure pct00002
GaAs층의 형성에서는, 3족 원소 원료로서 트리메틸갈륨(TMG)을 사용하고, 5족 원소 원료 가스로서 아르신(AsH3)을 사용하였다. AlGaAs층의 형성에서는, 3족 원소 원료로서 추가로 트리메틸알루미늄(TMA)을 사용하였다. InGaAs층의 형성에서는, 3족 원소 원료로서 추가로 트리메틸인듐(TMI)을 사용하였다. 원료의 캐리어 가스로서, 고순도 수소를 이용하였다. 감압 배럴형 MOCVD로의 로 내 압력을 0.1 atm으로, 성장 온도를 650 ℃로, 성장 속도를 1 내지 3 ㎛/시간으로 하여 에피택셜 성장시켰다. N형 도펀트로서 디실란(Si2H6)을 이용하여, 성장시 디실란 유량을 조정함으로써, 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)의 불순물 농도를 변화시켰다.
이어서, 오믹 전극을 형성하는 부위에 포토리소그래피법에 의해 개구가 형성된 레지스트 마스크를, 배리어 형성 반도체 (430) 상에 형성하였다. 계속해서, 배리어 형성 반도체 (430) 상에 AuGe, Ni 및 Au를 순차로 증착하고, 레지스트를 리프트 오프함으로써, 크기가 150 ㎛×200 ㎛, 간격이 6 ㎛인 2개의 전극을 설치하였다. 이 때 6 ㎛의 간격으로 대향하고 있는 전극의 변의 길이는 200 ㎛이다.
양 전극 사이에, -1.5 kV/cm에서 +1.5 kV/cm까지의 범위에서 전계 강도가 변화하도록 전압을 인가하고, 전류를 측정하였다. 도 7은, 이동도 저감 반도체 (412)와 이동도 저감 반도체 (416)의 불순물 농도가 4.4×1018 (cm-3)인 반도체 기판 (400)의 전계 강도-전류 곡선을 나타낸다. 횡축은 인가한 전계 강도를 나타내고, 종축은 측정한 전류를 나타낸다. 도 7에서의 사각 기호는 측정값을 나타낸다.
측정한 결과에 최소 제곱법을 적용하여 3차 다항식으로 근사함으로써, 각각의 반도체 기판 (400)에 대응하는 전계 강도와 전류와의 관계를 나타낸다. 3차 근사다항식이 얻어졌다. 구체적으로는, 도 7의 측정 결과에 대응하여, 다음 3차 근사다항식 2가 얻어졌다. 또한, 도 7에 나타낸 곡선이 수학식 2에 대응하는 곡선이다. 도 7은, 수학식 2가 측정 결과에 충분히 부합하고 있는 것을 나타낸다.
Figure pct00003
이동도 저감 반도체 (412)와 이동도 저감 반도체 (416)의 불순물 농도를 변화시킨 7 종류의 반도체 기판 (400)에 대해서 얻어진 3차 근사다항식에서의 3차항계수 a, 1차항계수 c 및 선형성 지표 |a/c|를 하기 표 2에 나타내었다.
Figure pct00004
도 8은, 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)의 불순물 농도를 횡축에, 선형성 지표 |a/c|를 종축으로 하여 표 2에 나타낸 결과를 통합한 도면이다. 동일한 도면은, 선형성 지표에 미치는 이동도 저감 반도체의 불순물 농도의 영향을 나타낸다. 도 8에서의 삼각 기호는, 도핑하지 않은 반도체 기판 (400)에서의 전계 강도-전류 곡선의 선형성 지표를 나타낸다. 도핑하지 않는 경우에는, 선형성 지표가 0.037 [(kV/cm)-2]였다. 즉, 이동도 저감 반도체 (416)을 갖지 않는 반도체 기판 (400)에서는, 선형성 지표가 0.037 [(kV/cm)-2]인 것으로 생각된다.
도 8에서의 사각 기호는, 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)에 도너 불순물을 도핑한 반도체 기판 (400)에서의 전계 강도-전류 곡선의 선형성 지표를 나타낸다. 불순물 농도가 0을 초과하고, 3.8×1018 (cm-3)을 하회하는 범위에서, 도핑하지 않은 반도체 기판 (400)의 전압 대 전류 특성보다도 양호한 선형성을 나타내었다. 측정 오차를 고려하면, 불순물 농도가 2×1016 (cm-3) 이상, 3.6×1018 (cm-3) 이하인 범위에서, 종래의 이동도 저감 반도체 (416)을 갖지 않는 반도체 기판 (400)에서의 선형성 지표 |a/c|인 0.037 [(kV/cm)-2]를 하회하는 양호한 특성을 얻을 수 있었다.
이상의 결과로부터, 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)을 갖는 반도체 기판 (400)이, 선형성이 양호한 전압 대 전류 특성을 갖는지의 여부를, 화합물 반도체 (414), 캐리어 공급 반도체 (420), 이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)을 포함하는 적층체의 전압 전류 측정에서, 선형성 지표 |a/c|가 0.037 [(kV/cm)-2] 미만인지의 여부에 의해서 판정할 수 있다는 것을 알 수 있다. 반도체 기판 (400)의 전압 대 전류 특성의 선형성을 향상시키기 위해서는, 선형성 지표 |a/c|가 0.030 [(kV/cm)-2] 이하인 경우에 반도체 기판 (400)을 양품이라 판정하는 것이 바람직하고, 0.028 [(kV/cm)-2] 이하인 것을 판정 기준으로 하는 것이 더욱 바람직하다.
이동도 저감 반도체 (412) 및 이동도 저감 반도체 (416)의 불순물 농도가 4.4×1018 [cm-3]인 경우에는, 선형성 지표가 0.038 [(kV/cm)-2]가 되고, 반도체 기판 (400)이 이동도 저감 반도체 (416)을 갖지 않는 경우보다도 선형성이 악화되었다. 이는, 표 2에 도시된 바와 같이 1차항계수 c가 작아지고, 이동도 저감 반도체 (416)에서의 저항이 커진 것이 원인인 것으로 생각된다. 구체적으로는, 이동도 저감 반도체 (416)의 불순물 농도가 지나치게 큰 경우에는, 불순물 산란의 영향에 의해, 기저 상태의 캐리어의 이동도도 저하되고, 3차항계수 a가 작아지는 효과가 상쇄되는 것에 의한다.
따라서, 양호한 선형성 지표를 갖는 반도체 기판 (400)을 제조하기 위해서는, 이동도 저감 반도체 (416)은 3.6×1018 [cm-3] 이하, 바람직하게는 3.0×1018 [cm-3] 이하, 보다 바람직하게는 1.0×1018 [cm-3] 이하, 더욱 바람직하게는 0.5×1018 [cm-3] 이하의 도너 불순물을 포함하는 N형 GaAs층인 것이 좋다.
이상의 반도체 기판 판정 방법에 의해서, 반도체 기판에 트랜지스터를 형성하지 않은 상태에서, 에피택셜 성장에 의해 형성된 반도체 기판이 트랜지스터의 형성에 적합한지의 여부를 판정할 수 있다.
도 9는, 전자 디바이스 (900)의 단면의 일례를 나타낸다. 전자 디바이스 (900)은 베이스 기판 (302), 버퍼층 (304), 캐리어 공급 반도체 (308), 이동도 저감 반도체 (312), 화합물 반도체 (314), 이동도 저감 반도체 (316), 캐리어 공급 반도체 (320), 배리어 형성 반도체 (330), 드레인 메사 (942), 오믹 전극 (952), 소스 메사 (944), 오믹 전극 (954) 및 제어 전극 (956)을 구비한다. 전자 디바이스 (900)은, 반도체 기판 (300)을 이용하여 제조되는 고전자 이동도 트랜지스터의 일례이다. 따라서, 반도체 기판 (300)과 공통되는 부분에 대해서 설명을 생략한다. 또한, "드레인 메사" 또는 "소스 메사"는, 드레인 또는 소스가 형성되는 볼록 형상의 반도체 영역을 의미한다.
오믹 전극 (952) 및 오믹 전극 (954)는, 각각 고전자 이동도 트랜지스터의 드레인 전극 및 소스 전극으로서 기능한다. 오믹 전극 (952) 및 오믹 전극 (954)의 재료는, 도전성의 재료이면 되고, 예를 들면 Au, Ni, Al, W, Ti 등의 금속, 또는 AuGe 등의 합금, 또는 불순물이 도핑된 반도체를 이용할 수 있다. 오믹 전극 (622) 및 오믹 전극 (624)는, 상기 도전성 재료의 적층 구조를 가질 수도 있다.
드레인 메사 (942)는, 오믹 전극 (952)와 배리어 형성 반도체 (330) 이하의 반도체와의 전도성을 확보한다. 또한, 소스 메사 (944)는, 오믹 전극 (954)와 배리어 형성 반도체 (330) 이하의 반도체와의 전도성을 확보한다. 드레인 메사 (942)와 소스 메사 (944)의 재료는, 예를 들면 GaAs 또는 InGaAs이다.
제어 전극 (956)은, 인가되는 전압에 의해서, 오믹 전극 (952)와 오믹 전극 (954) 사이를 흐르는 드레인 전류를 제어한다. 제어 전극 (956)의 재료는, 예를 들면 Ni, Au, Pt, Ti 또는 W이다. 제어 전극 (956)의 재료는, 상기 금속의 단체 원소, 또는 상기 금속의 합금일 수도 있다. 제어 전극 (956)은, 상기 금속의 단체 원소 또는 합금의 적층 구조를 가질 수도 있다.
도 10 및 도 11은, 전자 디바이스 (900)의 제조 과정에서의 단면의 예를 개략적으로 나타낸다. 이하, 도면을 이용하여 전자 디바이스 (900)의 제조 과정에 대해서 설명한다.
우선, 상술한 반도체 기판의 제조 방법에 의해, 반도체 기판 (300)을 준비한다. 도 10에 나타낸 바와 같이, 포토리소그래피법에 의해 컨택트층 (340)을 에칭하는 등의 방법에 의해, 드레인 메사 (942)와 소스 메사 (944)를 형성한다. 예를 들면, 컨택트층 (340)의 표면에 레지스트를 도포하여, 드레인 메사 (942)와 소스 메사 (944)를 형성하는 부위 이외의 레지스트를 제거하여 마스크를 형성한다. 그리고, 에칭에 의해 드레인 메사 (942) 및 소스 메사 (944)를 형성하는 부위 이외의 컨택트층 (340)을 제거함으로써, 드레인 메사 (942) 및 소스 메사 (944)를 형성할 수 있다.
이어서, 도 11에 나타낸 바와 같이, 포토리소그래피법에 의해, 오믹 전극 (952)와 오믹 전극 (954)를 형성하는 부위에 개구가 형성된 레지스트 마스크를 형성한다. 계속해서, 오믹 전극 (952)와 오믹 전극 (954)를 형성하는 재료, 예를 들면 AuGe, Ni 및 Au를 순차적으로 증착한 후, 레지스트를 리프트 오프함으로써, 오믹 전극 (952) 및 오믹 전극 (954)를 형성한다.
도 9에 나타낸 바와 같이, 포토리소그래피법에 의해, 제어 전극 (956)을 형성하는 부위에 개구가 형성된 레지스트 마스크를 형성하고, 제어 전극 (956)을 형성하는 재료를 증착한 후 레지스트를 리프트 오프함으로써, 제어 전극 (956)을 형성한다. 이에 따라, 전자 디바이스 (900)이 완성된다.
100 반도체 기판, 102 베이스 기판, 114 화합물 반도체, 116 이동도 저감 반도체, 120 캐리어 공급 반도체, 202 곡선(전자 에너지), 204 곡선(기저 준위 전자 분포), 206 곡선(여기 준위 전자 분포), 300 반도체 기판, 302 베이스 기판, 304 버퍼층, 308 캐리어 공급 반도체, 312 이동도 저감 반도체, 314 화합물 반도체, 316 이동도 저감 반도체, 320 캐리어 공급 반도체, 330 배리어 형성 반도체, 340 컨택트층, 400 반도체 기판, 402 베이스 기판, 404 버퍼층, 406 버퍼층, 408 캐리어 공급 반도체, 410 스페이서층, 412 이동도 저감 반도체, 414 화합물 반도체, 416 이동도 저감 반도체, 418 스페이서층, 420 캐리어 공급 반도체, 430 배리어 형성 반도체, 600 반도체 기판, 602 베이스 기판, 604 버퍼층, 608 캐리어 공급 반도체, 612 이동도 저감 반도체, 614 화합물 반도체, 616 이동도 저감 반도체, 620 캐리어 공급 반도체, 621 배리어 형성 반도체, 622 오믹 전극, 624 오믹 전극, 900 전자 디바이스, 942 드레인 메사, 944 소스 메사, 952 오믹 전극, 954 오믹 전극, 956 제어 전극

Claims (14)

  1. 2차원 캐리어 가스를 생성하는 화합물 반도체와,
    상기 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와,
    상기 화합물 반도체와 상기 캐리어 공급 반도체 사이에 배치되며, 상기 캐리어의 이동도를 상기 화합물 반도체에서의 상기 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 구비하는 반도체 기판.
  2. 제1항에 있어서, 상기 이동도 저감 반도체의 내부에서는, 기저 상태에 있는 캐리어의 존재 확률보다도 여기 상태에 있는 캐리어의 존재 확률이 높은 반도체 기판.
  3. 제2항에 있어서, 상기 여기 상태가 캐리어가 제1 여기 준위에 있는 상태인 반도체 기판.
  4. 제1항에 있어서, 상기 화합물 반도체 상의 상이한 2점 사이에 전압이 인가된 경우에 상기 화합물 반도체를 흐르는 전류 y를 상기 전압에 대응하고, -1.5 [kV/cm] 이상, +1.5 [kV/cm] 이하의 범위 내에서 변화하는 전계 강도 x를 변수로 하는 근사다항식 y=ax3+bx2+cx로 나타낸 경우, 상기 근사다항식에서의 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|가 0.037 [(kV/cm)-2] 미만인 반도체 기판.
  5. 제1항에 있어서, 상기 이동도 저감 인자는 불순물, 결정 결함, 저이동도재 또는 밴드 장벽재인 반도체 기판.
  6. 제5항에 있어서, 상기 캐리어는 전자이고, 상기 불순물은 도너 불순물인 반도체 기판.
  7. 제5항에 있어서, 상기 캐리어는 정공이고, 상기 불순물은 억셉터 불순물인 반도체 기판.
  8. 제1항에 있어서, 상기 캐리어 공급 반도체는 N형 AlGaAs이고, 상기 이동도 저감 반도체는 P형이 아닌 GaAs이고, 상기 화합물 반도체는 InGaAs인 반도체 기판.
  9. 제8항에 있어서, 상기 이동도 저감 반도체가 3.6×1018 [cm-3] 이하의 도너 불순물을 포함하는 N형 GaAs인 반도체 기판.
  10. 제9항에 있어서, 상기 도너 불순물이 Si, Se, Ge, Sn, Te 및 S로 이루어지는 군으로부터 선택된 적어도 하나의 원자인 반도체 기판.
  11. 2차원 캐리어 가스를 생성하는 화합물 반도체를 형성하는 단계와,
    상기 화합물 반도체 상에, 캐리어의 이동도를 상기 화합물 반도체에서의 상기 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 형성하는 단계와,
    상기 이동도 저감 반도체 상에, 상기 화합물 반도체에 상기 캐리어를 공급하는 캐리어 공급 반도체를 형성하는 단계를 구비하는 반도체 기판의 제조 방법.
  12. 2차원 캐리어 가스를 생성하는 화합물 반도체와, 상기 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와, 상기 화합물 반도체와 상기 캐리어 공급 반도체 사이에 배치되며, 상기 캐리어의 이동도를 상기 화합물 반도체에서의 상기 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체를 포함하는 반도체 기판을 준비하는 단계와,
    상기 화합물 반도체 상에 한쌍의 오믹 전극을 배치하는 단계와,
    상기 한쌍의 오믹 전극에 전압을 인가하고, 인가하는 전압에 대응하는 전류값을 측정하는 단계와,
    상기 전압에 대응하는 전류값 y를, 상기 전압에 대응하는 전계 강도 x의 근사다항식 y=ax3+bx2+cx로 근사하는 단계와,
    상기 근사다항식에서의 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|가 미리 정해진 값보다 작은지의 여부를 판단하는 단계를 포함하는 반도체 기판의 판정 방법.
  13. 제12항에 있어서, 상기 전계 강도가 -1.5 [kV/cm] 이상, +1.5 [kV/cm] 이하의 범위 내에서 변화하는 경우에, 상기 3차항계수 a의 1차항계수 c에 대한 비의 절대값 |a/c|가 0.037 [(kV/cm)-2] 미만인 경우, 상기 반도체 기판을 양품이라 판정하는 반도체 기판의 판정 방법.
  14. 2차원 캐리어 가스를 생성하고, 상기 2차원 캐리어 가스가 흐르는 채널을 갖는 화합물 반도체와,
    상기 화합물 반도체에 캐리어를 공급하는 캐리어 공급 반도체와,
    상기 화합물 반도체와 상기 캐리어 공급 반도체 사이에 배치되며, 상기 캐리어의 이동도를 상기 화합물 반도체에서의 상기 캐리어의 이동도보다도 작게 하는 이동도 저감 인자를 갖는 이동도 저감 반도체와,
    상기 채널을 통해 서로 결합하는 한쌍의 오믹 전극과,
    상기 한쌍의 오믹 전극 사이의 임피던스를 제어하는 제어 전극을 구비하는 전자 디바이스.
KR20117021456A 2009-04-06 2010-04-02 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스 KR20120004409A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-092422 2009-04-06
JP2009092422 2009-04-06

Publications (1)

Publication Number Publication Date
KR20120004409A true KR20120004409A (ko) 2012-01-12

Family

ID=42935995

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20117021456A KR20120004409A (ko) 2009-04-06 2010-04-02 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스

Country Status (6)

Country Link
US (1) US9117892B2 (ko)
JP (1) JP2010263196A (ko)
KR (1) KR20120004409A (ko)
CN (1) CN102369594A (ko)
TW (1) TW201039377A (ko)
WO (1) WO2010116699A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102130488B1 (ko) 2012-02-23 2020-07-07 센서 일렉트로닉 테크놀로지, 인크 반도체에 대한 오믹 접촉부
JP5857390B2 (ja) * 2012-03-30 2016-02-10 住友電工デバイス・イノベーション株式会社 半導体装置
WO2018136856A1 (en) 2017-01-23 2018-07-26 Massachusetts Institute Of Technology Multiplexed signal amplified fish via splinted ligation amplification and sequencing
WO2018157048A1 (en) 2017-02-24 2018-08-30 Massachusetts Institute Of Technology Methods for examining podocyte foot processes in human renal samples using conventional optical microscopy
WO2018157074A1 (en) 2017-02-24 2018-08-30 Massachusetts Institute Of Technology Methods for diagnosing neoplastic lesions
US11180804B2 (en) 2017-07-25 2021-11-23 Massachusetts Institute Of Technology In situ ATAC sequencing
US11293923B2 (en) 2017-09-01 2022-04-05 Massachusetts Institute Of Technology S-layer protein 2D lattice coupled detergent-free GPCR bioelectronic interfaces, devices, and methods for the use thereof
JP6812961B2 (ja) * 2017-12-25 2021-01-13 株式会社Sumco エピタキシャル成長装置およびそれを用いた半導体エピタキシャルウェーハの製造方法
US11873374B2 (en) 2018-02-06 2024-01-16 Massachusetts Institute Of Technology Swellable and structurally homogenous hydrogels and methods of use thereof
US11802822B2 (en) 2019-12-05 2023-10-31 Massachusetts Institute Of Technology Multiplexed expansion (MultiExM) pathology

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6276565A (ja) * 1985-09-28 1987-04-08 Fujitsu Ltd 電界効果型トランジスタ
JP2567730B2 (ja) * 1990-09-19 1996-12-25 三洋電機株式会社 ヘテロ接合電界効果トランジスタ
JPH056905A (ja) * 1990-11-30 1993-01-14 Sanyo Electric Co Ltd 電界効果型半導体装置
GB9126480D0 (en) * 1991-12-13 1992-02-12 Toshiba Cambridge Res Center Velocity modulation transistor
JPH06333956A (ja) * 1992-08-26 1994-12-02 Sanyo Electric Co Ltd 電界効果型半導体装置
JP3286921B2 (ja) * 1992-10-09 2002-05-27 富士通株式会社 シリコン基板化合物半導体装置
JP2914049B2 (ja) * 1992-10-27 1999-06-28 株式会社デンソー ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ
JPH0714850A (ja) * 1993-06-15 1995-01-17 Matsushita Electric Ind Co Ltd ヘテロ接合電界効果トランジスタ
JP3326704B2 (ja) * 1993-09-28 2002-09-24 富士通株式会社 Ｉｉｉ／ｖ系化合物半導体装置の製造方法
JP2581423B2 (ja) * 1993-11-30 1997-02-12 日本電気株式会社 ヘテロ接合ｆｅｔ
JP3301888B2 (ja) * 1995-05-18 2002-07-15 三洋電機株式会社 電界効果型半導体装置
JPH09172165A (ja) * 1995-12-20 1997-06-30 Nec Corp 電界効果トランジスタおよびその製造方法
JP3625954B2 (ja) * 1996-04-15 2005-03-02 沖電気工業株式会社 高電子移動度トランジスタ
JPH1056168A (ja) 1996-08-08 1998-02-24 Mitsubishi Electric Corp 電界効果トランジスタ
JPH11354776A (ja) * 1998-06-10 1999-12-24 Hitachi Ltd 半導体結晶積層体およびそれを用いた半導体装置
JP2000183334A (ja) 1998-12-17 2000-06-30 Nec Corp 電界効果トランジスタ
JP2001267332A (ja) * 2000-03-17 2001-09-28 Sumitomo Electric Ind Ltd パワー電界効果トランジスタおよびパワーデバイス
JP2005527102A (ja) * 2001-07-24 2005-09-08 クリー　インコーポレイテッド 高電子移動度トランジスタ及びその製造方法
JP2004200433A (ja) * 2002-12-19 2004-07-15 Toshiba Corp 半導体装置
JP4672959B2 (ja) * 2002-12-25 2011-04-20 住友化学株式会社 化合物半導体エピタキシャル基板
JP4717319B2 (ja) * 2002-12-25 2011-07-06 住友化学株式会社 化合物半導体エピタキシャル基板
JP2004221363A (ja) * 2003-01-16 2004-08-05 Hitachi Cable Ltd 高速電子移動度トランジスタ用エピタキシャルウェハ
JP4610858B2 (ja) * 2003-02-12 2011-01-12 住友化学株式会社 化合物半導体エピタキシャル基板
JP4867137B2 (ja) * 2004-05-31 2012-02-01 住友化学株式会社 化合物半導体エピタキシャル基板
GB0608515D0 (en) * 2006-04-28 2006-06-07 Univ Aberdeen Semiconductor device for generating an oscillating voltage
GB2443677B (en) * 2006-11-07 2011-06-08 Filtronic Compound Semiconductors Ltd A capacitor
JP2008288365A (ja) * 2007-05-17 2008-11-27 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
WO2010116699A1 (ja) 2010-10-14
CN102369594A (zh) 2012-03-07
TW201039377A (en) 2010-11-01
US9117892B2 (en) 2015-08-25
JP2010263196A (ja) 2010-11-18
US20120025271A1 (en) 2012-02-02

Similar Documents

Publication Publication Date Title
KR20120004409A (ko) 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스
KR101649004B1 (ko) 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
KR101657327B1 (ko) 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
US8860038B2 (en) Nitride semiconductor device and manufacturing method for the same
US20130328106A1 (en) Semiconductor device and method for manufacturing semiconductor device
US7902571B2 (en) III-V group compound semiconductor device including a buffer layer having III-V group compound semiconductor crystal
US8395187B2 (en) Compound semiconductor epitaxial substrate and manufacturing method thereof
JP4717319B2 (ja) 化合物半導体エピタキシャル基板
KR101032010B1 (ko) 화합물 반도체 에피택셜 기판 및 그 제조 방법
US9379226B2 (en) Semiconductor wafer and insulated gate field effect transistor
KR101037569B1 (ko) 화합물 반도체 에피택셜 기판 및 그 제조 방법
JP4984511B2 (ja) Ｉｉｉ−ｖ族化合物半導体装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid