JPH1056168A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH1056168A JPH1056168A JP8208719A JP20871996A JPH1056168A JP H1056168 A JPH1056168 A JP H1056168A JP 8208719 A JP8208719 A JP 8208719A JP 20871996 A JP20871996 A JP 20871996A JP H1056168 A JPH1056168 A JP H1056168A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract
(57)【要約】
【課題】 周波数多重通信における隣接回線への漏洩信
号を低減するため、歪み特性の良い高出力，高効率ＦＥ
Ｔを得る。 【解決手段】 電界効果トランジスタの、下部キャリア
供給層１４ａとチャネル層１０５との界面近傍の電子親
和力の差が、チャネル層１０５と上部キャリア供給層１
４ｂとの界面近傍の電子親和力の差よりも大きいものと
した。
号を低減するため、歪み特性の良い高出力，高効率ＦＥ
Ｔを得る。 【解決手段】 電界効果トランジスタの、下部キャリア
供給層１４ａとチャネル層１０５との界面近傍の電子親
和力の差が、チャネル層１０５と上部キャリア供給層１
４ｂとの界面近傍の電子親和力の差よりも大きいものと
した。
Description
【０００１】
【発明の属する技術分野】この発明は電界効果トランジ
スタに関し、特に、高出力、高効率でかつ、歪み特性の
良い電界効果トランジスタに関するものである。
スタに関し、特に、高出力、高効率でかつ、歪み特性の
良い電界効果トランジスタに関するものである。
【０００２】
【従来の技術】通信方式がデジタル化されるのに伴い、
通信機の出力段トランジスタとして、小型，高出力，高
効率なのはもちろんのこと、隣接回線への漏洩電力（歪
み）の小さなトランジスタが要求されている。
通信機の出力段トランジスタとして、小型，高出力，高
効率なのはもちろんのこと、隣接回線への漏洩電力（歪
み）の小さなトランジスタが要求されている。
【０００３】一般に、トランジスタの出力信号Ｖ0 (t)
は、入力信号をＶi (t) として、以下のように表現でき
る。
は、入力信号をＶi (t) として、以下のように表現でき
る。
【０００４】
【数１】
【０００５】ここで、入力信号（Ｖi (t) ）として、基
本周波数がｆ1 である信号と、基本周波数がｆ2 である
信号との２回線分の周波数多重信号である Ｖi (t) ＝Ａ1 ｃｏｓ２πｆ1 ｔ＋Ａ2 ｃｏｓ２πｆ2 ｔ……（２） を考えたとき、（１）式の３次成分として現れるｆ0 ＝
２ｆ1 −ｆ2 ，及びｆ3＝２ｆ2 −ｆ1 で表される隣接
周波数の信号成分が、最も問題となる信号成分となる。
これは３次の相互変調歪み（ＩＭＤ３）と呼ばれ、入出
力間での増幅器等の非線形性に起因して生じ、隣接する
回線への雑音として作用する。従って、複数回線の通信
（周波数多重通信）においては、このような隣接回線へ
の影響を低減するために、特に歪み特性の良い、即ち、
入出力間での線形性の良い高出力，高効率トランジスタ
が求められている。
本周波数がｆ1 である信号と、基本周波数がｆ2 である
信号との２回線分の周波数多重信号である Ｖi (t) ＝Ａ1 ｃｏｓ２πｆ1 ｔ＋Ａ2 ｃｏｓ２πｆ2 ｔ……（２） を考えたとき、（１）式の３次成分として現れるｆ0 ＝
２ｆ1 −ｆ2 ，及びｆ3＝２ｆ2 −ｆ1 で表される隣接
周波数の信号成分が、最も問題となる信号成分となる。
これは３次の相互変調歪み（ＩＭＤ３）と呼ばれ、入出
力間での増幅器等の非線形性に起因して生じ、隣接する
回線への雑音として作用する。従って、複数回線の通信
（周波数多重通信）においては、このような隣接回線へ
の影響を低減するために、特に歪み特性の良い、即ち、
入出力間での線形性の良い高出力，高効率トランジスタ
が求められている。
【０００６】従来より高出力，高効率特性を得るため
に、図１０のようなダブルヘテロ（ＤＨ）接合を有する
高電子移動度トランジスタ（以下、ＨＥＭＴと称する）
が有望視されている（例えばElectronics Lett. 31(199
5)P.2213参照）。
に、図１０のようなダブルヘテロ（ＤＨ）接合を有する
高電子移動度トランジスタ（以下、ＨＥＭＴと称する）
が有望視されている（例えばElectronics Lett. 31(199
5)P.2213参照）。
【０００７】以下に、従来のＨＥＭＴの製造方法を簡単
に説明する。まず、半絶縁性ＧａＡｓ基板１００上に、
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層１０２、ｎ−Ａｌ0.
2 Ｇａ0.8 Ａｓ下部キャリア供給層１０３ａ、ｕｎｄｏ
ｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部スペーサ層１０４
ａ、ｕｎｄｏｐｅｄ−Ｉｎ0.15Ｇａ0.85Ａｓチャネル層
１０５、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部ス
ペーサ層１０４ｂ、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部キャ
リア供給層１０３ｂ、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.
8 Ａｓショットキー接合形成層１０６、ｎ−ＧａＡｓ下
部コンタクト層１０７、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッ
チングストッパ層１０８、ｎ+ −ＧａＡｓ上部コンタク
ト層１０９、のような、チャネル層の上下にあるキャリ
ア供給層（１０３ａ，１０３ｂ）とも同じＡｌ組成のＡ
ｌＧａＡｓを用いたＤＨ構造をなす各層を、ＭＢＥ法、
ＭＯＣＶＤ法などの結晶成長法を用いて順次積層する。
に説明する。まず、半絶縁性ＧａＡｓ基板１００上に、
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層１０２、ｎ−Ａｌ0.
2 Ｇａ0.8 Ａｓ下部キャリア供給層１０３ａ、ｕｎｄｏ
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ａ、ｕｎｄｏｐｅｄ−Ｉｎ0.15Ｇａ0.85Ａｓチャネル層
１０５、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部ス
ペーサ層１０４ｂ、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部キャ
リア供給層１０３ｂ、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.
8 Ａｓショットキー接合形成層１０６、ｎ−ＧａＡｓ下
部コンタクト層１０７、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッ
チングストッパ層１０８、ｎ+ −ＧａＡｓ上部コンタク
ト層１０９、のような、チャネル層の上下にあるキャリ
ア供給層（１０３ａ，１０３ｂ）とも同じＡｌ組成のＡ
ｌＧａＡｓを用いたＤＨ構造をなす各層を、ＭＢＥ法、
ＭＯＣＶＤ法などの結晶成長法を用いて順次積層する。
【０００８】そののち、ソース電極１１１、ドレイン電
極１１２を形成し、通常の写真製版技術を用いて図１０
に示すようなリセス構造を形成したのち、ゲート電極１
１０を形成して電界効果トランジスタを完成する。
極１１２を形成し、通常の写真製版技術を用いて図１０
に示すようなリセス構造を形成したのち、ゲート電極１
１０を形成して電界効果トランジスタを完成する。
【０００９】
【発明が解決しようとする課題】上述したようにして形
成されたＨＥＭＴの特性について説明する。図１１は図
１０に示したＨＥＭＴの伝導帯下端のエネルギーバンド
図であり、図１２は、図１０で示したＨＥＭＴ（ゲート
長Ｌg ＝０．７μｍ，ゲート幅Ｗg＝２００μｍ）のゲ
ート電圧Ｖg に対するドレイン電流Ｉd ，及び相互ドレ
インコンダクタンスｇm を示したグラフである。
成されたＨＥＭＴの特性について説明する。図１１は図
１０に示したＨＥＭＴの伝導帯下端のエネルギーバンド
図であり、図１２は、図１０で示したＨＥＭＴ（ゲート
長Ｌg ＝０．７μｍ，ゲート幅Ｗg＝２００μｍ）のゲ
ート電圧Ｖg に対するドレイン電流Ｉd ，及び相互ドレ
インコンダクタンスｇm を示したグラフである。
【００１０】図１０に示したＨＥＭＴのエネルギーバン
ドは、図１１に示すように，その上部ヘテロ障壁と下部
ヘテロ障壁の高さが等しくなっている。また、このＨＥ
ＭＴの特性は、図１２に示すように、ゲート電圧Ｖg
（入力）に対するドレイン電流Ｉd （出力）の線形性が
悪く、このためドレイン電流の変化分をゲート電圧の変
化分で割った値（∂Ｉd ／∂Ｖg ）により表される相互
ドレインコンダクタンスｇm が、あるＶg の範囲で一定
値を示すような部分がほとんどない。
ドは、図１１に示すように，その上部ヘテロ障壁と下部
ヘテロ障壁の高さが等しくなっている。また、このＨＥ
ＭＴの特性は、図１２に示すように、ゲート電圧Ｖg
（入力）に対するドレイン電流Ｉd （出力）の線形性が
悪く、このためドレイン電流の変化分をゲート電圧の変
化分で割った値（∂Ｉd ／∂Ｖg ）により表される相互
ドレインコンダクタンスｇm が、あるＶg の範囲で一定
値を示すような部分がほとんどない。
【００１１】このような従来のＨＥＭＴでは入出力の線
形性が悪い（歪み特性が悪い）ため、上述した３次の相
互変調歪み（ＩＭＤ３）の影響が大きく、周波数多重通
信における隣接回線への漏洩信号が大きかった。
形性が悪い（歪み特性が悪い）ため、上述した３次の相
互変調歪み（ＩＭＤ３）の影響が大きく、周波数多重通
信における隣接回線への漏洩信号が大きかった。
【００１２】本発明は上記のような問題点を解決するた
めになされたものであり、特にｇmがＶg (入力）に対
して一定値を示すような範囲を拡げることにより、歪み
特性の良い，隣接回線への漏洩電力の小さい電界効果ト
ランジスタを得ることを目的としている。
めになされたものであり、特にｇmがＶg (入力）に対
して一定値を示すような範囲を拡げることにより、歪み
特性の良い，隣接回線への漏洩電力の小さい電界効果ト
ランジスタを得ることを目的としている。
【００１３】
【課題を解決するための手段】請求項１に係る電界効果
トランジスタは、半絶縁性の半導体基板上に、高抵抗の
バッファ層と、該バッファ層上に形成された比較的高濃
度の不純物を有する第１の半導体層と、該第１の半導体
層上に形成された，アンドープ，または比較的低濃度の
不純物を有する第２の半導体層と、該第２の半導体層上
に形成された比較的高濃度の不純物を有する第３の半導
体層と、該第３の半導体層上に形成された，その表面に
ゲート電極，ソース電極，及びドレイン電極が形成され
た第４の半導体層とを備えた電界効果トランジスタであ
って、上記第２の半導体層を構成する材料の電子親和力
が、上記第１の半導体層，及び第３の半導体層を構成す
る材料の電子親和力よりも大きく、かつ、上記第１の半
導体層と上記第２の半導体層との界面近傍の電子親和力
の差が、上記第２の半導体層と上記第３の半導体層との
界面近傍の電子親和力の差よりも大きいものとしたもの
である。
トランジスタは、半絶縁性の半導体基板上に、高抵抗の
バッファ層と、該バッファ層上に形成された比較的高濃
度の不純物を有する第１の半導体層と、該第１の半導体
層上に形成された，アンドープ，または比較的低濃度の
不純物を有する第２の半導体層と、該第２の半導体層上
に形成された比較的高濃度の不純物を有する第３の半導
体層と、該第３の半導体層上に形成された，その表面に
ゲート電極，ソース電極，及びドレイン電極が形成され
た第４の半導体層とを備えた電界効果トランジスタであ
って、上記第２の半導体層を構成する材料の電子親和力
が、上記第１の半導体層，及び第３の半導体層を構成す
る材料の電子親和力よりも大きく、かつ、上記第１の半
導体層と上記第２の半導体層との界面近傍の電子親和力
の差が、上記第２の半導体層と上記第３の半導体層との
界面近傍の電子親和力の差よりも大きいものとしたもの
である。
【００１４】請求項２に係る電界効果トランジスタは、
上記請求項１の電界効果トランジスタにおいて、上記第
１の半導体層を構成する材料の電子親和力が、上記第３
の半導体層を構成する材料の電子親和力よりも小さいも
のとしたものである。
上記請求項１の電界効果トランジスタにおいて、上記第
１の半導体層を構成する材料の電子親和力が、上記第３
の半導体層を構成する材料の電子親和力よりも小さいも
のとしたものである。
【００１５】請求項３に係る電界効果トランジスタは、
上記請求項１の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料の電子親和力が、上記第１
の半導体層側から上記第３の半導体層側に向かって、徐
々に小さくなるようにしたものであるものである。
上記請求項１の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料の電子親和力が、上記第１
の半導体層側から上記第３の半導体層側に向かって、徐
々に小さくなるようにしたものであるものである。
【００１６】請求項４に係る電界効果トランジスタは、
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＡ
ｌＧａＡｓであり、上記第３の半導体層よりも上記第１
の半導体層のＡｌ組成が高いものである。
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＡ
ｌＧａＡｓであり、上記第３の半導体層よりも上記第１
の半導体層のＡｌ組成が高いものである。
【００１７】請求項５に係る電界効果トランジスタは、
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＩ
ｎＧａＰであり、上記第３の半導体層よりも上記第１の
半導体層のＧａ組成が高いものである。
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＩ
ｎＧａＰであり、上記第３の半導体層よりも上記第１の
半導体層のＧａ組成が高いものである。
【００１８】請求項６に係る電界効果トランジスタは、
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＡ
ｌＩｎＡｓであり、上記第３の半導体層よりも上記第１
の半導体層のＡｌ組成が高いものである。
上記請求項２の電界効果トランジスタにおいて、上記第
１の半導体層，及び第３の半導体層を構成する材料はＡ
ｌＩｎＡｓであり、上記第３の半導体層よりも上記第１
の半導体層のＡｌ組成が高いものである。
【００１９】請求項７に係る電界効果トランジスタは、
上記請求項３の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料はＩｎＧａＡｓであり、そ
のＩｎ組成は上記第１の半導体層側から上記第３の半導
体層側に向かって小さくなるように傾斜状もしくは階段
状に変化させたものである。
上記請求項３の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料はＩｎＧａＡｓであり、そ
のＩｎ組成は上記第１の半導体層側から上記第３の半導
体層側に向かって小さくなるように傾斜状もしくは階段
状に変化させたものである。
【００２０】
【発明の実施の形態】実施の形態１． 本実施の形態１による電界効果トランジ
スタは、下部キャリア供給層（下部スペーサ層）の材料
に、上部キャリア供給層（上部スペーサ層）よりも電子
親和力の小さい材料を用いることにより、下部キャリア
供給層（下部スペーサ層）とチャネル層との間の下部ヘ
テロ障壁高さを、上部キャリア供給層（下部スペーサ
層）とチャネル層との間の上部ヘテロ障壁高さよりも高
くしたものである。
スタは、下部キャリア供給層（下部スペーサ層）の材料
に、上部キャリア供給層（上部スペーサ層）よりも電子
親和力の小さい材料を用いることにより、下部キャリア
供給層（下部スペーサ層）とチャネル層との間の下部ヘ
テロ障壁高さを、上部キャリア供給層（下部スペーサ
層）とチャネル層との間の上部ヘテロ障壁高さよりも高
くしたものである。
【００２１】実施例１．図１は本実施の形態１の実施例
１における電界効果トランジスタの構造を示す断面模式
図であり、図において、１００は半絶縁性ＧａＡｓ基
板、１０１は半絶縁性ＧａＡｓ基板１０上に形成された
層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａｌ
0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バ
ッファ層、１２は超格子バッファ層１０１上に形成され
た膜厚２０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌx Ｇａ1-x Ａｓバッファ層、１３ａはバッファ層１２
上に形成された膜厚５０オングストローム，不純物とし
てＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3
で含むｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、１
４ａは下部キャリア供給層１３ａ上に形成された膜厚３
０オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x
Ａｓ下部スペーサ層、１０５は下部スペーサ層１４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル層、１４ｂはチャネ
ル層１０５上に形成された膜厚３０オングストロームの
ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層、
１３ｂは上部スペーサ層１４ｂ上に形成された膜厚１０
０オングストローム，不純物としてＳｉ，あるいはＳｅ
等を不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｇａ
1-y Ａｓ上部キャリア供給層、１０６は上部キャリア層
１３ｂ上に形成された膜厚２００オングストロームのｕ
ｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショットキー接合形
成層、１０７はショットキー接合形成層１０６上に形成
された膜厚１０００オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度５×１０16ｃｍ-3で含
むｎ−ＧａＡｓ下部コンタクト層、１０８は下部コンタ
クト層１０７上に形成された膜厚１０オングストローム
のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ層、１
０９はエッチングストッパ層１０８上に形成された膜厚
２０００オングストローム，不純物としてＳｉ，あるい
はＳｅ等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｇ
ａＡｓコンタクト層、１１０はソース電極、１１１はド
レイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１０と同一符号は同一又は相当する部
分を示している。
１における電界効果トランジスタの構造を示す断面模式
図であり、図において、１００は半絶縁性ＧａＡｓ基
板、１０１は半絶縁性ＧａＡｓ基板１０上に形成された
層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａｌ
0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バ
ッファ層、１２は超格子バッファ層１０１上に形成され
た膜厚２０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌx Ｇａ1-x Ａｓバッファ層、１３ａはバッファ層１２
上に形成された膜厚５０オングストローム，不純物とし
てＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3
で含むｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、１
４ａは下部キャリア供給層１３ａ上に形成された膜厚３
０オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x
Ａｓ下部スペーサ層、１０５は下部スペーサ層１４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル層、１４ｂはチャネ
ル層１０５上に形成された膜厚３０オングストロームの
ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層、
１３ｂは上部スペーサ層１４ｂ上に形成された膜厚１０
０オングストローム，不純物としてＳｉ，あるいはＳｅ
等を不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｇａ
1-y Ａｓ上部キャリア供給層、１０６は上部キャリア層
１３ｂ上に形成された膜厚２００オングストロームのｕ
ｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショットキー接合形
成層、１０７はショットキー接合形成層１０６上に形成
された膜厚１０００オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度５×１０16ｃｍ-3で含
むｎ−ＧａＡｓ下部コンタクト層、１０８は下部コンタ
クト層１０７上に形成された膜厚１０オングストローム
のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ層、１
０９はエッチングストッパ層１０８上に形成された膜厚
２０００オングストローム，不純物としてＳｉ，あるい
はＳｅ等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｇ
ａＡｓコンタクト層、１１０はソース電極、１１１はド
レイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１０と同一符号は同一又は相当する部
分を示している。
【００２２】ここで、各材料の組成比を示すｘ，ｙ，ｚ
（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整合度があまり
大きくならないで、かつｎ−Ａｌx Ｇａ1-x Ａｓ下部キ
ャリア供給層１３ａのＡｌの組成（ X）の方が、ｎ−Ａ
ｌy Ｇａ1-y Ａｓ上部キャリア供給層１３ｂのＡｌの組
成（ Y）よりも高く（ｘ＞ｙ）なるよう０．１＜ｙ＜ｘ
＜０．４，０＜ｚ＜０．２５とするのがより望ましく、
本実施例１では、トランジスタ特性を考慮してｘ＝０．
３，ｙ＝０．２，ｚ＝０．１５とした。
（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整合度があまり
大きくならないで、かつｎ−Ａｌx Ｇａ1-x Ａｓ下部キ
ャリア供給層１３ａのＡｌの組成（ X）の方が、ｎ−Ａ
ｌy Ｇａ1-y Ａｓ上部キャリア供給層１３ｂのＡｌの組
成（ Y）よりも高く（ｘ＞ｙ）なるよう０．１＜ｙ＜ｘ
＜０．４，０＜ｚ＜０．２５とするのがより望ましく、
本実施例１では、トランジスタ特性を考慮してｘ＝０．
３，ｙ＝０．２，ｚ＝０．１５とした。
【００２３】以下、本実施例１の電界効果トランジスタ
の製造方法について説明する。図２は図１で示した電界
効果トランジスタの製造工程を説明するための断面模式
図であり、図において、図１，又は図１０と同一符号は
同一または相当する部分を示している。
の製造方法について説明する。図２は図１で示した電界
効果トランジスタの製造工程を説明するための断面模式
図であり、図において、図１，又は図１０と同一符号は
同一または相当する部分を示している。
【００２４】まず、半絶縁性ＧａＡｓ基板１００上に、
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ａｌx Ｇａ1-x Ａｓバッファ層１２ａ、ｎ−Ａｌx Ｇ
ａ1-x Ａｓ下部キャリア供給層１３ａ、ｕｎｄｏｐｅｄ
−Ａｌx Ｇａ1-x Ａｓ下部スペーサ層１４ａ、ｕｎｄｏ
ｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル層１０５、ｕｎｄ
ｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層１４ｂ、
ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１３ｂ、ｕ
ｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショットキー接合形
成層１０６、ｎ−ＧａＡｓ下部コンタクト層１０７、ｎ
−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパー層１０
８、ｎ+ −ＧａＡｓコンタクト層１０９、をＭＢＥ法、
ＭＯＣＶＤ法などの結晶成長法を用いて順次積層する。
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ａｌx Ｇａ1-x Ａｓバッファ層１２ａ、ｎ−Ａｌx Ｇ
ａ1-x Ａｓ下部キャリア供給層１３ａ、ｕｎｄｏｐｅｄ
−Ａｌx Ｇａ1-x Ａｓ下部スペーサ層１４ａ、ｕｎｄｏ
ｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル層１０５、ｕｎｄ
ｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層１４ｂ、
ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１３ｂ、ｕ
ｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショットキー接合形
成層１０６、ｎ−ＧａＡｓ下部コンタクト層１０７、ｎ
−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパー層１０
８、ｎ+ −ＧａＡｓコンタクト層１０９、をＭＢＥ法、
ＭＯＣＶＤ法などの結晶成長法を用いて順次積層する。
【００２５】次に、上述のように積層したｎ+ −ＧａＡ
ｓコンタクト層１０９の表面に、レジストを塗布した
後、写真製版により第１リセスとなる領域に開口を有す
るレジストマスク２０を形成し、これをマスクに、クエ
ン酸と過酸化水素水とを４：１で混合したエッチャント
を用いてエッチングストッパ層１０８まで選択エッチン
グし、その後エッチングストッパ層１０８を除去して、
図２(a) に示したような第１リセスを形成する。
ｓコンタクト層１０９の表面に、レジストを塗布した
後、写真製版により第１リセスとなる領域に開口を有す
るレジストマスク２０を形成し、これをマスクに、クエ
ン酸と過酸化水素水とを４：１で混合したエッチャント
を用いてエッチングストッパ層１０８まで選択エッチン
グし、その後エッチングストッパ層１０８を除去して、
図２(a) に示したような第１リセスを形成する。
【００２６】次に、このレジストマスク２０を除去し、
全面に絶縁膜を形成し、さらにこの絶縁膜上にレジスト
（図示せず）を塗布し、写真製版により第２リセスとな
る領域に開口を有するレジストマスクを形成したのち、
これをマスクに、絶縁膜を除去し、第２リセスとなる領
域に開口を有する絶縁膜２１を形成する。その後レジス
トを除去し、第２リセスとなる領域に開口を有する絶縁
膜２１をマスクに、クエン酸と過酸化水素水４：１で混
合したエッチャントを用いて、ショットキー接合形成層
１０６まで選択エッチングを行い、下部コンタクト層１
０７を除去して、図２(b) に示したような第２リセスを
形成する。
全面に絶縁膜を形成し、さらにこの絶縁膜上にレジスト
（図示せず）を塗布し、写真製版により第２リセスとな
る領域に開口を有するレジストマスクを形成したのち、
これをマスクに、絶縁膜を除去し、第２リセスとなる領
域に開口を有する絶縁膜２１を形成する。その後レジス
トを除去し、第２リセスとなる領域に開口を有する絶縁
膜２１をマスクに、クエン酸と過酸化水素水４：１で混
合したエッチャントを用いて、ショットキー接合形成層
１０６まで選択エッチングを行い、下部コンタクト層１
０７を除去して、図２(b) に示したような第２リセスを
形成する。
【００２７】次に、全面にＷＳｉ，及びＡｕを順次スパ
ッタ等により積層し、さらに全面にレジストを塗布した
後、写真製版によりゲート電極となる領域上のみにレジ
ストを残し（図示せず）、これをマスクに、ミリング，
ＲＩＥによりＡｕ，及びＷＳｉを除去した後、さらにレ
ジストを除去し、これにアニールを施すことによりエッ
チングダメージの回復を行って、図２(c) に示したゲー
ト電極１１０を形成する。
ッタ等により積層し、さらに全面にレジストを塗布した
後、写真製版によりゲート電極となる領域上のみにレジ
ストを残し（図示せず）、これをマスクに、ミリング，
ＲＩＥによりＡｕ，及びＷＳｉを除去した後、さらにレ
ジストを除去し、これにアニールを施すことによりエッ
チングダメージの回復を行って、図２(c) に示したゲー
ト電極１１０を形成する。
【００２８】次に、全面にレジストを塗布し、写真製版
によりソース，及びドレイン電極となる領域に開口を有
するマスクを形成し、該開口部分の絶縁膜２１を除去す
る。その後、電極金属を蒸着等により堆積さた後、レジ
ストを除去してソース電極１１１，及びドレイン電極１
１２を形成し、電界効果トランジスタを完成する。
によりソース，及びドレイン電極となる領域に開口を有
するマスクを形成し、該開口部分の絶縁膜２１を除去す
る。その後、電極金属を蒸着等により堆積さた後、レジ
ストを除去してソース電極１１１，及びドレイン電極１
１２を形成し、電界効果トランジスタを完成する。
【００２９】以下、本実施の形態１による実施例１の電
界効果トランジスタの作用、効果について説明する。図
３は本発明の実施の形態１による実施例１の電界効果ト
ランジスタの伝導帯下端のエネルギーバンド図であり、
図４は、図３に示したような，下部へテロ障壁高さが上
部へテロ障壁高さよりも高い電界効果トランジスタ（ゲ
ート長Ｌg ＝０．７μｍ，ゲート幅Ｗg ＝２００μｍ）
のドレイン電流Ｉd ，及び相互ドレインコンダクタンス
ｇm のグラフである。
界効果トランジスタの作用、効果について説明する。図
３は本発明の実施の形態１による実施例１の電界効果ト
ランジスタの伝導帯下端のエネルギーバンド図であり、
図４は、図３に示したような，下部へテロ障壁高さが上
部へテロ障壁高さよりも高い電界効果トランジスタ（ゲ
ート長Ｌg ＝０．７μｍ，ゲート幅Ｗg ＝２００μｍ）
のドレイン電流Ｉd ，及び相互ドレインコンダクタンス
ｇm のグラフである。
【００３０】本願の発明者らは、電界効果トランジスタ
において、下部キャリア供給層（下部スペーサ層）とチ
ャネル層との間の下部ヘテロ障壁高さが、上部キャリア
供給層（上部スペーサ層）とチャネル層との間の上部ヘ
テロ障壁高さよりも高い場合に、その電界効果トランジ
スタのＤＣ特性における線形性が向上する、即ち歪み特
性の良い電界効果トランジスタが得られることを実験デ
ータから見いだした。そこで、本実施の形態１では、下
部ヘテロ障壁高さが上部ヘテロ障壁高さよりも高い電界
効果トランジスタを得るために、下部キャリア供給層
（下部スペーサ層）の材料に、上部キャリア供給層（上
部スペーサ層）の材料よりも電子親和力の小さい材料を
用いることでこの構成を実現した。
において、下部キャリア供給層（下部スペーサ層）とチ
ャネル層との間の下部ヘテロ障壁高さが、上部キャリア
供給層（上部スペーサ層）とチャネル層との間の上部ヘ
テロ障壁高さよりも高い場合に、その電界効果トランジ
スタのＤＣ特性における線形性が向上する、即ち歪み特
性の良い電界効果トランジスタが得られることを実験デ
ータから見いだした。そこで、本実施の形態１では、下
部ヘテロ障壁高さが上部ヘテロ障壁高さよりも高い電界
効果トランジスタを得るために、下部キャリア供給層
（下部スペーサ層）の材料に、上部キャリア供給層（上
部スペーサ層）の材料よりも電子親和力の小さい材料を
用いることでこの構成を実現した。
【００３１】ヘテロ障壁高さは、チャネル層１０５と上
部キャリア供給層１３ｂ（上部スペーサ層１４ｂ）と
の，あるいはチャネル層１０５と下部のキャリア供給層
１３ａ（スペーサ層１４ａ）との間での電子親和力の差
により決まる。また、電子親和力は、伝導体下端までの
真空準位からのエネルギー差を表したもので、化合物半
導体の電子親和力は、ベガード則を用いて、以下に示す
表１から求めることができる。
部キャリア供給層１３ｂ（上部スペーサ層１４ｂ）と
の，あるいはチャネル層１０５と下部のキャリア供給層
１３ａ（スペーサ層１４ａ）との間での電子親和力の差
により決まる。また、電子親和力は、伝導体下端までの
真空準位からのエネルギー差を表したもので、化合物半
導体の電子親和力は、ベガード則を用いて、以下に示す
表１から求めることができる。
【００３２】
【数２】
【００３３】これにより、例えばＡｌＧａＡｓの電子親
和力は、ＡｌＡｓの電子親和力２．６２とアルミの組成
ｘとの積と、ＧａＡｓの電子親和力４．０７とＧａの組
成１−ｘとの積との和により求めることができる。従っ
て、上部，及び下部キャリア供給層（スペーサ層）がＡ
ｌＧａＡｓよりなる場合は、ベガード則より、下部キャ
リア供給層を上部キャリア供給層よりＡｌ組成の大きい
材料により形成することで、下部へテロ障壁高さが上部
ヘテロ障壁高さよりも高い電界効果トランジスタを得る
ことができる。また同様に、上部，及び下部キャリア供
給層（スペーサ層）がＩｎＧａＰよりなる場合は、より
Ｇａ組成の大きい材料を、また、上部，及び下部キャリ
ア供給層がＡｌＩｎＡｓよりなる場合は、よりＡｌ組成
の大きい材料を下部キャリア供給層に用いることで、下
部へテロ障壁高さが上部ヘテロ障壁高さよりも高い電界
効果トランジスタを得ることができる。
和力は、ＡｌＡｓの電子親和力２．６２とアルミの組成
ｘとの積と、ＧａＡｓの電子親和力４．０７とＧａの組
成１−ｘとの積との和により求めることができる。従っ
て、上部，及び下部キャリア供給層（スペーサ層）がＡ
ｌＧａＡｓよりなる場合は、ベガード則より、下部キャ
リア供給層を上部キャリア供給層よりＡｌ組成の大きい
材料により形成することで、下部へテロ障壁高さが上部
ヘテロ障壁高さよりも高い電界効果トランジスタを得る
ことができる。また同様に、上部，及び下部キャリア供
給層（スペーサ層）がＩｎＧａＰよりなる場合は、より
Ｇａ組成の大きい材料を、また、上部，及び下部キャリ
ア供給層がＡｌＩｎＡｓよりなる場合は、よりＡｌ組成
の大きい材料を下部キャリア供給層に用いることで、下
部へテロ障壁高さが上部ヘテロ障壁高さよりも高い電界
効果トランジスタを得ることができる。
【００３４】このような，下部へテロ障壁高さが上部へ
テロ障壁高さよりも高い電界効果トランジスタのＤＣ特
性（図４）と、従来例で示した、下部へテロ障壁高さと
上部へテロ障壁高さとが等しい電界効果トランジスタの
ＤＣ特性（図１２）とを比較すると、図１２における相
互ドレインコンダクタンスｇm のグラフは、低Ｉd （出
力）領域の線形性が悪く、あるＶg の範囲でｇｍの値が
一定となるような部分がほとんどないのに対し、図４に
おける相互ドレインコンダクタンスｇｍのグラフは、低
Ｉd （出力）領域におけるｇm の値が図１２のものより
高く、Ｖｇが−１Ｖ〜０Ｖの範囲で、ｇｍの値がほぼ一
定の値を示しており、本実施の形態１の電界効果トラン
ジスタ（図４）は、従来の電界効果トランジスタ（図１
２）に比べてそのＤＣ特性における線形性が改善され、
歪み特性が良くなっている。
テロ障壁高さよりも高い電界効果トランジスタのＤＣ特
性（図４）と、従来例で示した、下部へテロ障壁高さと
上部へテロ障壁高さとが等しい電界効果トランジスタの
ＤＣ特性（図１２）とを比較すると、図１２における相
互ドレインコンダクタンスｇm のグラフは、低Ｉd （出
力）領域の線形性が悪く、あるＶg の範囲でｇｍの値が
一定となるような部分がほとんどないのに対し、図４に
おける相互ドレインコンダクタンスｇｍのグラフは、低
Ｉd （出力）領域におけるｇm の値が図１２のものより
高く、Ｖｇが−１Ｖ〜０Ｖの範囲で、ｇｍの値がほぼ一
定の値を示しており、本実施の形態１の電界効果トラン
ジスタ（図４）は、従来の電界効果トランジスタ（図１
２）に比べてそのＤＣ特性における線形性が改善され、
歪み特性が良くなっている。
【００３５】このように本実施の形態１による実施例１
によれば、ｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層
１３ａのＡｌ組成ｘを、ｎ−Ａｌy Ｇａ1-y Ａｓ上部キ
ャリア供給層１３ｂのＡｌ組成ｙより大きいものとし
て、下部キャリア供給層１３ａの電子親和力を上部キャ
リア供給層１３ｂの電子親和力よりも小さくしたので、
下部へテロ障壁高さを上部へテロ障壁高さよりも高くで
き、歪み特性が良く、周波数多重通信においても隣接回
線への漏洩電力を小さくできる電界効果トランジスタを
得ることができる効果がある。
によれば、ｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層
１３ａのＡｌ組成ｘを、ｎ−Ａｌy Ｇａ1-y Ａｓ上部キ
ャリア供給層１３ｂのＡｌ組成ｙより大きいものとし
て、下部キャリア供給層１３ａの電子親和力を上部キャ
リア供給層１３ｂの電子親和力よりも小さくしたので、
下部へテロ障壁高さを上部へテロ障壁高さよりも高くで
き、歪み特性が良く、周波数多重通信においても隣接回
線への漏洩電力を小さくできる電界効果トランジスタを
得ることができる効果がある。
【００３６】なお、実施例１の電界効果トランジスタ
は、埋込ゲート構造であるので、製造中にリセスの表面
をプロセス雰囲気中にさらす時間を減らすことができ、
これにより安定した表面準位の素子を製造することがで
き、信頼度の高いトランジスタを得ることができるもの
である。
は、埋込ゲート構造であるので、製造中にリセスの表面
をプロセス雰囲気中にさらす時間を減らすことができ、
これにより安定した表面準位の素子を製造することがで
き、信頼度の高いトランジスタを得ることができるもの
である。
【００３７】実施例２．本実施の形態１の実施例２にお
ける電界効果トランジスタは、上記実施例１の電界効果
トランジスタとは異なる材料を用いて、下部キャリア供
給層（下部スペーサ層）の電子親和力を、上部キャリア
供給層（下部スペーサ層）の電子親和力より小さくした
ものである。なお、本実施例２は上記実施例１とはゲー
ト電極，及びリセスの形状が異なるものである。
ける電界効果トランジスタは、上記実施例１の電界効果
トランジスタとは異なる材料を用いて、下部キャリア供
給層（下部スペーサ層）の電子親和力を、上部キャリア
供給層（下部スペーサ層）の電子親和力より小さくした
ものである。なお、本実施例２は上記実施例１とはゲー
ト電極，及びリセスの形状が異なるものである。
【００３８】図５は本実施の形態１の実施例２における
電界効果トランジスタの構造を示す断面模式図であり、
図において、１００は半絶縁性ＧａＡｓ基板、１０１は
半絶縁性ＧａＡｓ基板１００上に形成された層厚８００
０オングストロームのｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.
8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バッファ層、
５２ａは超格子バッファ層１０１上に形成された膜厚２
０００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇ
ａx Ｐバッファ層、５３ａはバッファ層５２ａ上に形成
された膜厚５０オングストローム，不純物としてＳｉ，
あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ
−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、５４ａは下部
キャリア供給層５３ａ上に形成された膜厚３０オングス
トロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部スペ
ーサ層、１０５は下部スペーサ層５４ａ上に形成された
膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎz
Ｇａ1-z Ａｓチャネル層、５４ｂはチャネル層１０５上
に形成された膜厚３０オングストロームのｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐ上部スペーサ層、５３ｂは上部ス
ペーサ層５４ｂ上に形成された膜厚１００オングストロ
ーム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度
３×１０18ｃｍ-3で含むｎ−Ｉｎ1-y ＧａyＰ上部キャ
リア供給層、５６ｂは上部キャリア供給層５３ｂの上に
形成された膜厚２００オングストロームのｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐショットキー接合形成層、１０７
はショットキー接合形成層５６ｂ上に形成された膜厚１
０００オングストローム，不純物としてＳｉ，あるいは
Ｓｅ等を不純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡ
ｓ下部コンタクト層、１０８は下部コンタクト層１０７
上に形成された膜厚１０オングストロームのｎ−Ａｌ0.
2 Ｇａ0.8 Ａｓエッチングストッパ層、１０９はエッチ
ングストッパ層１０８上に形成された膜厚２０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度２×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタ
クト層、１１１はソース電極、１１２はドレイン電極、
１１０はゲート電極をそれぞれ示している。
電界効果トランジスタの構造を示す断面模式図であり、
図において、１００は半絶縁性ＧａＡｓ基板、１０１は
半絶縁性ＧａＡｓ基板１００上に形成された層厚８００
０オングストロームのｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.
8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バッファ層、
５２ａは超格子バッファ層１０１上に形成された膜厚２
０００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇ
ａx Ｐバッファ層、５３ａはバッファ層５２ａ上に形成
された膜厚５０オングストローム，不純物としてＳｉ，
あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ
−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、５４ａは下部
キャリア供給層５３ａ上に形成された膜厚３０オングス
トロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部スペ
ーサ層、１０５は下部スペーサ層５４ａ上に形成された
膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎz
Ｇａ1-z Ａｓチャネル層、５４ｂはチャネル層１０５上
に形成された膜厚３０オングストロームのｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐ上部スペーサ層、５３ｂは上部ス
ペーサ層５４ｂ上に形成された膜厚１００オングストロ
ーム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度
３×１０18ｃｍ-3で含むｎ−Ｉｎ1-y ＧａyＰ上部キャ
リア供給層、５６ｂは上部キャリア供給層５３ｂの上に
形成された膜厚２００オングストロームのｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐショットキー接合形成層、１０７
はショットキー接合形成層５６ｂ上に形成された膜厚１
０００オングストローム，不純物としてＳｉ，あるいは
Ｓｅ等を不純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡ
ｓ下部コンタクト層、１０８は下部コンタクト層１０７
上に形成された膜厚１０オングストロームのｎ−Ａｌ0.
2 Ｇａ0.8 Ａｓエッチングストッパ層、１０９はエッチ
ングストッパ層１０８上に形成された膜厚２０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度２×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタ
クト層、１１１はソース電極、１１２はドレイン電極、
１１０はゲート電極をそれぞれ示している。
【００３９】なお、各材料の組成比を示すｘ，ｙ，ｚ
（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整合度があまり
大きくならないで、かつｎ−Ｉｎ1-x Ｇａx Ｐ下部キャ
リア供給層５３ａのＧａの組成（ X）の方が、ｎ−Ｉｎ
1-y Ｇａy Ｐ上部キャリア供給層５３ｂのＧａの組成
（ Y）よりも高く（ｘ＞ｙ）なるよう０．４＜ｙ＜ｘ＜
０．７，０＜ｚ＜０．２５とするのがより望ましく、本
実施例２では、トランジスタ特性を考慮してｘ＝０．
６，ｙ＝０．５，ｚ＝０．１５とした。
（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整合度があまり
大きくならないで、かつｎ−Ｉｎ1-x Ｇａx Ｐ下部キャ
リア供給層５３ａのＧａの組成（ X）の方が、ｎ−Ｉｎ
1-y Ｇａy Ｐ上部キャリア供給層５３ｂのＧａの組成
（ Y）よりも高く（ｘ＞ｙ）なるよう０．４＜ｙ＜ｘ＜
０．７，０＜ｚ＜０．２５とするのがより望ましく、本
実施例２では、トランジスタ特性を考慮してｘ＝０．
６，ｙ＝０．５，ｚ＝０．１５とした。
【００４０】以下、本実施例２の電界効果トランジスタ
の製造方法について説明する。図６は図５で示した電界
効果トランジスタの製造工程を説明するための断面模式
図であり、図において、図１と同一符号は同一または相
当する部分を示している。
の製造方法について説明する。図６は図５で示した電界
効果トランジスタの製造工程を説明するための断面模式
図であり、図において、図１と同一符号は同一または相
当する部分を示している。
【００４１】まず、半絶縁性ＧａＡｓ基板１００上に、
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ｉｎ1-x Ｇａx Ｐバッファ層５２ａ、ｎ−Ｉｎ1-x Ｇ
ａx Ｐ下部キャリア供給層５３ａ、ｕｎｄｏｐｅｄ−Ｉ
ｎ1-x Ｇａx Ｐ下部スペーサ層５４ａ、ｕｎｄｏｐｅｄ
−Ｉｎz Ｇａ1-z Ａｓチャネル層１０５、ｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐ上部スペーサ層５４ｂ、ｎ−Ｉｎ
1-y Ｇａy Ｐ上部キャリア供給層５３ｂ、ｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐショットキー接合形成層５６ｂ、
ｎ−ＧａＡｓ下部コンタクト層１０７、ｎ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓエッチングストッパ層１０８、ｎ+ −ＧａＡ
ｓコンタクト層１０９、をＭＢＥ法、ＭＯＣＶＤ法など
の結晶成長法を用いて順次積層する。
ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8Ａｓ／ｕｎｄｏｐｅ
ｄ−ＧａＡｓ超格子バッファ層１０１、ｕｎｄｏｐｅｄ
−Ｉｎ1-x Ｇａx Ｐバッファ層５２ａ、ｎ−Ｉｎ1-x Ｇ
ａx Ｐ下部キャリア供給層５３ａ、ｕｎｄｏｐｅｄ−Ｉ
ｎ1-x Ｇａx Ｐ下部スペーサ層５４ａ、ｕｎｄｏｐｅｄ
−Ｉｎz Ｇａ1-z Ａｓチャネル層１０５、ｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐ上部スペーサ層５４ｂ、ｎ−Ｉｎ
1-y Ｇａy Ｐ上部キャリア供給層５３ｂ、ｕｎｄｏｐｅ
ｄ−Ｉｎ1-y Ｇａy Ｐショットキー接合形成層５６ｂ、
ｎ−ＧａＡｓ下部コンタクト層１０７、ｎ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓエッチングストッパ層１０８、ｎ+ −ＧａＡ
ｓコンタクト層１０９、をＭＢＥ法、ＭＯＣＶＤ法など
の結晶成長法を用いて順次積層する。
【００４２】次に、上述のように積層したｎ+ −ＧａＡ
ｓコンタクト層１０９の表面に、電極金属を蒸着等によ
り全面に形成し、さらにその全面にレジストを塗布した
後、写真製版によりソース，及びドレイン電極となる領
域上のみにレジストを残し、このレジスト（図示せず）
をマスクに電極金属を除去し、さらにレジストを除去し
てソース電極１１１，及びドレイン電極１１２を形成す
る。
ｓコンタクト層１０９の表面に、電極金属を蒸着等によ
り全面に形成し、さらにその全面にレジストを塗布した
後、写真製版によりソース，及びドレイン電極となる領
域上のみにレジストを残し、このレジスト（図示せず）
をマスクに電極金属を除去し、さらにレジストを除去し
てソース電極１１１，及びドレイン電極１１２を形成す
る。
【００４３】その後全面にレジストを塗布して写真製版
により第１リセスとなる領域に開口を有するレジストマ
スク６０を形成し、これをマスクに、クエン酸と過酸化
水素水とを４：１で混合したエッチャントを用いてエッ
チングストッパ層１０８まで選択エッチングし、その後
エッチングストッパ層１０８を除去して図６(a) に示し
たような、第１リセスを形成する。
により第１リセスとなる領域に開口を有するレジストマ
スク６０を形成し、これをマスクに、クエン酸と過酸化
水素水とを４：１で混合したエッチャントを用いてエッ
チングストッパ層１０８まで選択エッチングし、その後
エッチングストッパ層１０８を除去して図６(a) に示し
たような、第１リセスを形成する。
【００４４】次に、このレジストマスク６０を除去し、
全面に絶縁膜を形成し、さらにこの絶縁膜上にレジスト
を塗布し、写真製版で第２リセスとなる領域に開口を有
するレジストマスク６２を形成したのち、これをマスク
に、選択的に絶縁膜を除去し、第２リセスとなる領域に
開口を有する絶縁膜６１を形成する。その後さらにクエ
ン酸と過酸化水素水を４：１で混合したエッチャント，
あるいは酒石酸と過酸化水素水を５０：１で混合したエ
ッチャントを用いて、下部コンタクト層１０７をショッ
トキー接合形成層５６ｂまで除去して、図６(b) に示し
たような第２リセスを形成する。
全面に絶縁膜を形成し、さらにこの絶縁膜上にレジスト
を塗布し、写真製版で第２リセスとなる領域に開口を有
するレジストマスク６２を形成したのち、これをマスク
に、選択的に絶縁膜を除去し、第２リセスとなる領域に
開口を有する絶縁膜６１を形成する。その後さらにクエ
ン酸と過酸化水素水を４：１で混合したエッチャント，
あるいは酒石酸と過酸化水素水を５０：１で混合したエ
ッチャントを用いて、下部コンタクト層１０７をショッ
トキー接合形成層５６ｂまで除去して、図６(b) に示し
たような第２リセスを形成する。
【００４５】次に、レジスト６２を残したままで、全面
にＷＳｉ，及びＡｕを順次スパッタにより積層し、その
後レジスト６２を除去することで図６(c) に示すような
ゲート電極１１０をリフトオフにより形成し、電界効果
トランジスタを完成する。
にＷＳｉ，及びＡｕを順次スパッタにより積層し、その
後レジスト６２を除去することで図６(c) に示すような
ゲート電極１１０をリフトオフにより形成し、電界効果
トランジスタを完成する。
【００４６】なおゲート電極は、ＷＳｉとＡｕを積層し
たものとしたが，Ｔｉ／Ａｌ／Ｍｏ，Ｔｉ／Ｐｔ／Ａ
ｕ，あるいはＭｏ／Ａｌ／Ｍｏを順次積層したものとし
てもよく、ショットキー接合形成層と良好な接続ができ
るものであればよい。
たものとしたが，Ｔｉ／Ａｌ／Ｍｏ，Ｔｉ／Ｐｔ／Ａ
ｕ，あるいはＭｏ／Ａｌ／Ｍｏを順次積層したものとし
てもよく、ショットキー接合形成層と良好な接続ができ
るものであればよい。
【００４７】このように、実施例２によれば、ｎ−Ｉｎ
1-x Ｇａx Ｐ下部キャリア供給層５３ａのＧａの組成ｘ
をｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層５３ｂのＧ
ａの組成ｙより大きいものとして、下部キャリア供給層
５３ａの電子親和力を上部キャリア供給層５３ｂの電子
親和力よりも小さくしたので、上記実施例１と同様に、
下部ヘテロ障壁高さが上部ヘテロ障壁高さよりも高い電
界効果トランジスタを得ることができ、これにより、歪
み特性が良い電界効果トランジスタを得ることができる
効果がある。
1-x Ｇａx Ｐ下部キャリア供給層５３ａのＧａの組成ｘ
をｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層５３ｂのＧ
ａの組成ｙより大きいものとして、下部キャリア供給層
５３ａの電子親和力を上部キャリア供給層５３ｂの電子
親和力よりも小さくしたので、上記実施例１と同様に、
下部ヘテロ障壁高さが上部ヘテロ障壁高さよりも高い電
界効果トランジスタを得ることができ、これにより、歪
み特性が良い電界効果トランジスタを得ることができる
効果がある。
【００４８】なお、実施例２の電界効果トランジスタ
は、２段リセス構造としたので、電界効果トランジスタ
の性能を落とさずに高い耐圧を得ることができるもので
ある。
は、２段リセス構造としたので、電界効果トランジスタ
の性能を落とさずに高い耐圧を得ることができるもので
ある。
【００４９】実施例３，４．本実施の形態１の実施例
３，４における電界効果トランジスタは、上記実施例
１，及び２の電界効果トランジスタとは異なる材料を用
いて、下部キャリア供給層（下部スペーサ層）の電子親
和力を、上部キャリア供給層（下部スペーサ層）の電子
親和力より小さくしたものである。なお、本実施例３は
上記実施例２と同様の２段リセス構造を有するもので、
実施例４は実施例１と同様の埋込ゲート構造を有するも
のである。
３，４における電界効果トランジスタは、上記実施例
１，及び２の電界効果トランジスタとは異なる材料を用
いて、下部キャリア供給層（下部スペーサ層）の電子親
和力を、上部キャリア供給層（下部スペーサ層）の電子
親和力より小さくしたものである。なお、本実施例３は
上記実施例２と同様の２段リセス構造を有するもので、
実施例４は実施例１と同様の埋込ゲート構造を有するも
のである。
【００５０】図７は本実施の形態１の実施例３，４にお
ける電界効果トランジスタの構造を説明するための断面
模式図であり、図において、７０は半絶縁性ＩｎＰ基
板、７２は半絶縁性ＩｎＰ基板７０上に形成された膜厚
２５００オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉ
ｎ1-x Ａｓバッファ層、７３ａはバッファ層７２上に形
成された膜厚５０オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含
むｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、７４ａ
は下部キャリア供給層７３ａ上に形成された膜厚３０オ
ングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ
下部スペーサ層、１０５は下部スペーサ層７４ａ上に形
成された膜厚２００オングストロームのｕｎｄｏｐｅｄ
−Ｉｎz Ｇａ1-z Ａｓチャネル層、７４ｂはチャネル層
１０５上に形成された膜厚３０オングストロームのｕｎ
ｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペーサ層、７３
ｂは上部スペーサ層７４ｂ上に形成された膜厚１００オ
ングストローム，不純物としてＳｉ，あるいはＳｅ等を
不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｉｎ1-y
Ａｓ上部キャリア供給層、７６は上部キャリア供給層７
３ｂ上に形成された膜厚２００オングストロームのｕｎ
ｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ（０＜ｓ
＜１，０≦ｔ＜１）ショットキー接合形成層、７７はシ
ョットキー接合形成層上に形成された膜厚１０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度５×１０16ｃｍ-3で含むｎ−Ｉｎ0.53, Ｇａ0.
47Ａｓ下部コンタクト層、７８は下部コンタクト層７７
上に形成された膜厚１０オングストロームのｎ−Ｉｎ0.
48, Ｇａ0.52Ｐエッチングストッパ層、７９はエッチン
グストッパ層７８上に形成された膜厚２０００オングス
トローム，不純物としてＳｉ，あるいはＳｅ等を不純物
濃度２×１０18ｃｍ-3で含むｎ+ −Ｉｎ0.53 Ｇａ0.47
Ａｓ上部コンタクト層、１１０はソース電極、１１１は
ドレイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１と同一符号は同一又は相当する部分
を示している。
ける電界効果トランジスタの構造を説明するための断面
模式図であり、図において、７０は半絶縁性ＩｎＰ基
板、７２は半絶縁性ＩｎＰ基板７０上に形成された膜厚
２５００オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉ
ｎ1-x Ａｓバッファ層、７３ａはバッファ層７２上に形
成された膜厚５０オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含
むｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、７４ａ
は下部キャリア供給層７３ａ上に形成された膜厚３０オ
ングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ
下部スペーサ層、１０５は下部スペーサ層７４ａ上に形
成された膜厚２００オングストロームのｕｎｄｏｐｅｄ
−Ｉｎz Ｇａ1-z Ａｓチャネル層、７４ｂはチャネル層
１０５上に形成された膜厚３０オングストロームのｕｎ
ｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペーサ層、７３
ｂは上部スペーサ層７４ｂ上に形成された膜厚１００オ
ングストローム，不純物としてＳｉ，あるいはＳｅ等を
不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｉｎ1-y
Ａｓ上部キャリア供給層、７６は上部キャリア供給層７
３ｂ上に形成された膜厚２００オングストロームのｕｎ
ｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ（０＜ｓ
＜１，０≦ｔ＜１）ショットキー接合形成層、７７はシ
ョットキー接合形成層上に形成された膜厚１０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度５×１０16ｃｍ-3で含むｎ−Ｉｎ0.53, Ｇａ0.
47Ａｓ下部コンタクト層、７８は下部コンタクト層７７
上に形成された膜厚１０オングストロームのｎ−Ｉｎ0.
48, Ｇａ0.52Ｐエッチングストッパ層、７９はエッチン
グストッパ層７８上に形成された膜厚２０００オングス
トローム，不純物としてＳｉ，あるいはＳｅ等を不純物
濃度２×１０18ｃｍ-3で含むｎ+ −Ｉｎ0.53 Ｇａ0.47
Ａｓ上部コンタクト層、１１０はソース電極、１１１は
ドレイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１と同一符号は同一又は相当する部分
を示している。
【００５１】なお、各材料の組成比を示すｘ，ｙ，ｚ
（０＜ｘ，ｙ，ｚ，ｓ，ｔ＜１）の値は、格子不整合度
があまり大きくならないで、かつｎ−Ａｌx Ｉｎ1-x Ａ
ｓ下部キャリア供給層７３ａのＡｌの組成（ X）の方
が、ｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層７３ｂ
のＡｌの組成（ Y）よりも高く（ｘ＞ｙ）なるよう
０．３＜ｙ＜ｘ＜０．７，０．４＜ｚ＜０．９，０．３
＜ｓ＜０．７，０≦ｔ＜０．３とするのがより望まし
く、本実施例３，４では、トランジスタ特性を考慮して
ｘ＝０．６，ｙ＝０．４８，ｚ＝０．７，ｓ＝０．４
８，ｔ＝０．２とした。
（０＜ｘ，ｙ，ｚ，ｓ，ｔ＜１）の値は、格子不整合度
があまり大きくならないで、かつｎ−Ａｌx Ｉｎ1-x Ａ
ｓ下部キャリア供給層７３ａのＡｌの組成（ X）の方
が、ｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層７３ｂ
のＡｌの組成（ Y）よりも高く（ｘ＞ｙ）なるよう
０．３＜ｙ＜ｘ＜０．７，０．４＜ｚ＜０．９，０．３
＜ｓ＜０．７，０≦ｔ＜０．３とするのがより望まし
く、本実施例３，４では、トランジスタ特性を考慮して
ｘ＝０．６，ｙ＝０．４８，ｚ＝０．７，ｓ＝０．４
８，ｔ＝０．２とした。
【００５２】以下、本実施例３，４の電界効果トランジ
スタの製造方法について説明する。本実施例３，４の電
界効果トランジスタの製造方法は、半絶縁性ＩｎＰ基板
７０上に、ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓバッフ
ァ層７２、ｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層
７３ａ、ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部スペ
ーサ層７４ａ、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチ
ャネル層１０５、ｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ
上部スペーサ層７４ｂ、ｎ−Ａｌy Ｉｎ１−ｙＡｓ上部
キャリア供給層７３ｂ、ｕｎｄｏｐｅｄ−（Ａｌ１−
ｔ，Ｇａt)s Ｉｎ1-sＡｓ（０＜ｓ＜１，０≦ｔ＜１）
ショットキー接合形成層７６、ｎ−Ｉｎ0.53,Ｇａ0.47
Ａｓ下部コンタクト層７７、ｎ−Ｉｎ0.48, Ｇａ0.52Ｐ
エッチングストッパ層７８、ｎ+ −Ｉｎ0.53 Ｇａ0.47
Ａｓ上部コンタクト層７９、を積層した後、実施例３で
は実施例２の図６の方法と同様に、ソース，ドレイン電
極を形成し、第１リセス、及び第２リセスを形成して２
段リセス構造の電界効果トランジスタを製造する。実施
例４では、上記各層を積層した後、実施例１の図２の方
法と同様に、第１リセス、第２リセスを形成し、埋込ゲ
ート電極を形成した後、ソース，ドレイン電極を形成し
て埋込ゲート構造の電界効果トランジスタを製造する。
この実施例３，４では、上記各層を積層した後の工程に
おいて、ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ
層７８までｎ+ −Ｉｎ0.53Ｇａ0.47Ａｓ上部コンタクト
層７９をエッチングする際のエッチャント，及び、ｕｎ
ｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ（０＜ｓ
＜１，０≦ｔ＜１）ショットキー接合形成層７６までｎ
−Ｉｎ0.53, Ｇａ0.47Ａｓ下部コンタクト層７７をエッ
チングする際のエッチャントは異なるが、実施例１，２
のそれぞれで示した製造方法と同様の方法で、それぞれ
埋込ゲート構造（実施例４）の，あるいは２段リセス構
造（実施例３）の電界効果トランジスタを製造すること
ができる。
スタの製造方法について説明する。本実施例３，４の電
界効果トランジスタの製造方法は、半絶縁性ＩｎＰ基板
７０上に、ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓバッフ
ァ層７２、ｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層
７３ａ、ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部スペ
ーサ層７４ａ、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチ
ャネル層１０５、ｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ
上部スペーサ層７４ｂ、ｎ−Ａｌy Ｉｎ１−ｙＡｓ上部
キャリア供給層７３ｂ、ｕｎｄｏｐｅｄ−（Ａｌ１−
ｔ，Ｇａt)s Ｉｎ1-sＡｓ（０＜ｓ＜１，０≦ｔ＜１）
ショットキー接合形成層７６、ｎ−Ｉｎ0.53,Ｇａ0.47
Ａｓ下部コンタクト層７７、ｎ−Ｉｎ0.48, Ｇａ0.52Ｐ
エッチングストッパ層７８、ｎ+ −Ｉｎ0.53 Ｇａ0.47
Ａｓ上部コンタクト層７９、を積層した後、実施例３で
は実施例２の図６の方法と同様に、ソース，ドレイン電
極を形成し、第１リセス、及び第２リセスを形成して２
段リセス構造の電界効果トランジスタを製造する。実施
例４では、上記各層を積層した後、実施例１の図２の方
法と同様に、第１リセス、第２リセスを形成し、埋込ゲ
ート電極を形成した後、ソース，ドレイン電極を形成し
て埋込ゲート構造の電界効果トランジスタを製造する。
この実施例３，４では、上記各層を積層した後の工程に
おいて、ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ
層７８までｎ+ −Ｉｎ0.53Ｇａ0.47Ａｓ上部コンタクト
層７９をエッチングする際のエッチャント，及び、ｕｎ
ｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ（０＜ｓ
＜１，０≦ｔ＜１）ショットキー接合形成層７６までｎ
−Ｉｎ0.53, Ｇａ0.47Ａｓ下部コンタクト層７７をエッ
チングする際のエッチャントは異なるが、実施例１，２
のそれぞれで示した製造方法と同様の方法で、それぞれ
埋込ゲート構造（実施例４）の，あるいは２段リセス構
造（実施例３）の電界効果トランジスタを製造すること
ができる。
【００５３】このように、実施例３，４によれば、ｎ−
Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層７３ａのＡｌの
組成ｘをｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層７
３ｂのＡｌの組成ｙより大きいものとして、下部キャリ
ア供給層７３ａの電子親和力を上部キャリア供給層７３
ｂの電子親和力より小さくしたので、上記実施例１，及
び２と同様に、下部ヘテロ障壁高さが上部ヘテロ障壁高
さよりも高い電界効果トランジスタを得ることができ、
これにより、歪み特性が良い電界効果トランジスタを得
ることができる効果がある。
Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層７３ａのＡｌの
組成ｘをｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層７
３ｂのＡｌの組成ｙより大きいものとして、下部キャリ
ア供給層７３ａの電子親和力を上部キャリア供給層７３
ｂの電子親和力より小さくしたので、上記実施例１，及
び２と同様に、下部ヘテロ障壁高さが上部ヘテロ障壁高
さよりも高い電界効果トランジスタを得ることができ、
これにより、歪み特性が良い電界効果トランジスタを得
ることができる効果がある。
【００５４】なお、実施例３では、この電界効果トラン
ジスタを２段リセス構造としたので、電界効果トランジ
スタの性能を落とさずに高い耐圧を得ることができ、実
施例４では、この電界効果トランジスタを埋め込みゲー
ト構造としたので、安定した表面準位の素子を製造する
ことができる。また、上記実施例１〜４において、リセ
スの形状、及びゲート電極の形状，電極材料等は特に限
定されるものではなく、任意のものを用いることができ
る。
ジスタを２段リセス構造としたので、電界効果トランジ
スタの性能を落とさずに高い耐圧を得ることができ、実
施例４では、この電界効果トランジスタを埋め込みゲー
ト構造としたので、安定した表面準位の素子を製造する
ことができる。また、上記実施例１〜４において、リセ
スの形状、及びゲート電極の形状，電極材料等は特に限
定されるものではなく、任意のものを用いることができ
る。
【００５５】実施の形態２．本実施の形態２による電界
効果トランジスタは、チャネル層を、該チャネル層を構
成する材料の電子親和力が、下部キャリア供給層側から
上部キャリア供給層側に向かって、徐々に小さくなるよ
うに形成することで、下部ヘテロ障壁高さを上部ヘテロ
障壁高さよりも高くしたものである。
効果トランジスタは、チャネル層を、該チャネル層を構
成する材料の電子親和力が、下部キャリア供給層側から
上部キャリア供給層側に向かって、徐々に小さくなるよ
うに形成することで、下部ヘテロ障壁高さを上部ヘテロ
障壁高さよりも高くしたものである。
【００５６】実施例５．図９は本実施の形態２による実
施例５の電界効果トランジスタの構造を示す断面模式図
であり、図９(a) において、１００は半絶縁性ＧａＡｓ
基板、１０１は半絶縁性ＧａＡｓ基板１００上に形成さ
れた層厚８０００オングストロームのｕｎｄｏｐｅｄ−
Ａｌ0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格
子バッファ層、１０２は超格子バッファ層１０１上に形
成された膜厚２０００オングストロームのｕｎｄｏｐｅ
ｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層、１０３ａはバッ
ファ層１０２上に形成された膜厚５０オングストロー
ム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度３
×１０18ｃｍ-3で含むｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キ
ャリア供給層、１０４ａは下部キャリア供給層１０３ａ
上に形成された膜厚３０オングストロームのｕｎｄｏｐ
ｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部スペーサ層、２０５は
下部スペーサ層１０４ａ上に形成された膜厚２００オン
グストロームのｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグ
レーディドチャネル層、１０４ｂはチャネル層２０５上
に形成された膜厚３０オングストロームのｕｎｄｏｐｅ
ｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層、１０３ｂは上
部スペーサ層１０４ｂ上に形成された膜厚１００オング
ストローム，不純物としてＳｉ，あるいはＳｅ等を不純
物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｇａ1-y Ａｓ
上部キャリア供給層、１０６は上部キャリア層１０３ｂ
上に形成された膜厚２００オングストロームのｕｎｄｏ
ｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー接合形成
層、１０７はショットキー接合形成層１０６上に形成さ
れた膜厚１０００オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度５×１０16ｃｍ-3で含
むｎ−ＧａＡｓ下部コンタクト層、１０８は下部コンタ
クト層１０７上に形成された膜厚１０オングストローム
のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ層、１
０９はエッチングストッパ層１０８上に形成された膜厚
２０００オングストローム，不純物としてＳｉ，あるい
はＳｅ等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｇ
ａＡｓコンタクト層、１１０はソース電極、１１１はド
レイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１０と同一符号は同一又は相当する部
分を示している。
施例５の電界効果トランジスタの構造を示す断面模式図
であり、図９(a) において、１００は半絶縁性ＧａＡｓ
基板、１０１は半絶縁性ＧａＡｓ基板１００上に形成さ
れた層厚８０００オングストロームのｕｎｄｏｐｅｄ−
Ａｌ0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格
子バッファ層、１０２は超格子バッファ層１０１上に形
成された膜厚２０００オングストロームのｕｎｄｏｐｅ
ｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層、１０３ａはバッ
ファ層１０２上に形成された膜厚５０オングストロー
ム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度３
×１０18ｃｍ-3で含むｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キ
ャリア供給層、１０４ａは下部キャリア供給層１０３ａ
上に形成された膜厚３０オングストロームのｕｎｄｏｐ
ｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部スペーサ層、２０５は
下部スペーサ層１０４ａ上に形成された膜厚２００オン
グストロームのｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグ
レーディドチャネル層、１０４ｂはチャネル層２０５上
に形成された膜厚３０オングストロームのｕｎｄｏｐｅ
ｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層、１０３ｂは上
部スペーサ層１０４ｂ上に形成された膜厚１００オング
ストローム，不純物としてＳｉ，あるいはＳｅ等を不純
物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy Ｇａ1-y Ａｓ
上部キャリア供給層、１０６は上部キャリア層１０３ｂ
上に形成された膜厚２００オングストロームのｕｎｄｏ
ｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー接合形成
層、１０７はショットキー接合形成層１０６上に形成さ
れた膜厚１０００オングストローム，不純物としてＳ
ｉ，あるいはＳｅ等を不純物濃度５×１０16ｃｍ-3で含
むｎ−ＧａＡｓ下部コンタクト層、１０８は下部コンタ
クト層１０７上に形成された膜厚１０オングストローム
のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ層、１
０９はエッチングストッパ層１０８上に形成された膜厚
２０００オングストローム，不純物としてＳｉ，あるい
はＳｅ等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｇ
ａＡｓコンタクト層、１１０はソース電極、１１１はド
レイン電極、１１２はゲート電極をそれぞれ示してお
り、図において図１０と同一符号は同一又は相当する部
分を示している。
【００５７】本実施の形態２による実施例５の電界効果
トランジスタにおいては、グレーディッドチャネル層２
０５はそのＩｎ組成ｚがチャネル層下端から上端に向か
ってｚ１からｚ２（０＜ｚ２＜ｚ１＜１）に連続的に変
化しているものである。ｚ１，ｚ２の値は格子不整合度
があまり大きくならない０＜ｚ２＜ｚ１＜０．２５とす
るが望ましく、本実施例５ではトランジスタ特性を考慮
して、ｚ１＝０．２，ｚ２＝０．１とした。
トランジスタにおいては、グレーディッドチャネル層２
０５はそのＩｎ組成ｚがチャネル層下端から上端に向か
ってｚ１からｚ２（０＜ｚ２＜ｚ１＜１）に連続的に変
化しているものである。ｚ１，ｚ２の値は格子不整合度
があまり大きくならない０＜ｚ２＜ｚ１＜０．２５とす
るが望ましく、本実施例５ではトランジスタ特性を考慮
して、ｚ１＝０．２，ｚ２＝０．１とした。
【００５８】以下、本実施の形態２による実施例５の電
界効果トランジスタの製造方法について説明する。図９
に示した本実施例５の電界効果トランジスタの製造方法
は、半絶縁性ＧａＡｓ基板１００上に、超格子バッファ
層１０１、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッ
ファ層１０２、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キャリア
供給層１０３ａ、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓ下部スペーサ層１０４ａ、ｕｎｄｏｐｅｄ−Ｉｎz Ｇ
ａ1-z Ａｓグレーディドチャネル層２０５、ｕｎｄｏｐ
ｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層１０４ｂ、ｎ
−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１０３ｂ、ｕ
ｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー接合
形成層１０６、ｎ−ＧａＡｓ下部コンタクト層１０７、
ｎ−Ａｌ0.2 Ｇａ0.8Ａｓエッチングストッパ層１０
８、ｎ+ −ＧａＡｓコンタクト層１０９、の各層を積層
するが、グレーディッドチャネル層２０５以外の各層
は、従来例として示した図１０のものと同様であり、こ
こでは説明を省略する。
界効果トランジスタの製造方法について説明する。図９
に示した本実施例５の電界効果トランジスタの製造方法
は、半絶縁性ＧａＡｓ基板１００上に、超格子バッファ
層１０１、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッ
ファ層１０２、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キャリア
供給層１０３ａ、ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓ下部スペーサ層１０４ａ、ｕｎｄｏｐｅｄ−Ｉｎz Ｇ
ａ1-z Ａｓグレーディドチャネル層２０５、ｕｎｄｏｐ
ｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペーサ層１０４ｂ、ｎ
−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１０３ｂ、ｕ
ｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー接合
形成層１０６、ｎ−ＧａＡｓ下部コンタクト層１０７、
ｎ−Ａｌ0.2 Ｇａ0.8Ａｓエッチングストッパ層１０
８、ｎ+ −ＧａＡｓコンタクト層１０９、の各層を積層
するが、グレーディッドチャネル層２０５以外の各層
は、従来例として示した図１０のものと同様であり、こ
こでは説明を省略する。
【００５９】本実施例５におけるグレーディッドチャネ
ル層２０５の製造工程は、Ｉｎの組成比ｚが、下部キャ
リア供給層１０３ｂ側から上部キャリア供給層側１０３
ａに向かって、０．２から０．１に徐々に小さくなるよ
うにこのグレーディッドチャネル層２０５を成長する。
この成長時の組成比の調整は、ＭＢＥ法の場合は、成長
させる材料のセルの温度を調整することにより行い、Ｍ
ＯＣＶＤ法の場合は、材料ガスの流量を調整することに
より行う。こうして上記各層を積層した後、その他の層
を従来同様に積層し、その後電極、及びリセスを従来同
様に形成して電界効果トランジスタを完成する。
ル層２０５の製造工程は、Ｉｎの組成比ｚが、下部キャ
リア供給層１０３ｂ側から上部キャリア供給層側１０３
ａに向かって、０．２から０．１に徐々に小さくなるよ
うにこのグレーディッドチャネル層２０５を成長する。
この成長時の組成比の調整は、ＭＢＥ法の場合は、成長
させる材料のセルの温度を調整することにより行い、Ｍ
ＯＣＶＤ法の場合は、材料ガスの流量を調整することに
より行う。こうして上記各層を積層した後、その他の層
を従来同様に積層し、その後電極、及びリセスを従来同
様に形成して電界効果トランジスタを完成する。
【００６０】以下、本実施の形態２による実施例５の電
界効果トランジスタの作用、効果について説明する。図
８は 本発明の実施の形態２による実施例５の電界効果
トランジスタの伝導帯下端のエネルギーバンド図であ
る。本実施の形態２による実施例５では、グレーディッ
ドチャネル層２０５の電子親和力が、その下層部から上
層部に向かって徐々に小さくなるように、即ちＩｎＧａ
Ａｓグレーディッドチャネル層２０５のＩｎの組成が、
下層部から上層部に向かって徐々に小さくなるように形
成したので、下部ヘテロ障壁高さを、上記実施の形態１
の図４と同様に上部ヘテロ障壁高さよりも高くすること
ができ、これにより、歪み特性が良く、周波数多重通信
においても隣接回線への漏洩電力が小さい電界効果トラ
ンジスタを得ることができる効果がある。
界効果トランジスタの作用、効果について説明する。図
８は 本発明の実施の形態２による実施例５の電界効果
トランジスタの伝導帯下端のエネルギーバンド図であ
る。本実施の形態２による実施例５では、グレーディッ
ドチャネル層２０５の電子親和力が、その下層部から上
層部に向かって徐々に小さくなるように、即ちＩｎＧａ
Ａｓグレーディッドチャネル層２０５のＩｎの組成が、
下層部から上層部に向かって徐々に小さくなるように形
成したので、下部ヘテロ障壁高さを、上記実施の形態１
の図４と同様に上部ヘテロ障壁高さよりも高くすること
ができ、これにより、歪み特性が良く、周波数多重通信
においても隣接回線への漏洩電力が小さい電界効果トラ
ンジスタを得ることができる効果がある。
【００６１】実施例６．本実施例６の電界効果トランジ
スタは、上記実施例５におけるグレーディッドチャネル
層２０５を、Ｉｎの組成ｚが階段状に変化するステップ
グレーディッド構造としたものであり、図９(b) はグレ
ーディッドチャネル層２０５近傍の層を拡大した断面模
式図である。
スタは、上記実施例５におけるグレーディッドチャネル
層２０５を、Ｉｎの組成ｚが階段状に変化するステップ
グレーディッド構造としたものであり、図９(b) はグレ
ーディッドチャネル層２０５近傍の層を拡大した断面模
式図である。
【００６２】本実施例６は、上記実施例５のグレーディ
ッドチャネル層２０５を、それぞれＩｎ組成が異なる３
つの層（２０５ａ，２０５ｂ，２０５ｃ）よりなるステ
ップグレーディッドチャネル構造としたもので、本実施
例６のグレーディッドチャネル層２０５は、Ｉｎの組成
がｚ１であるチャネル層２０５ｃと、Ｉｎの組成がｚ２
であるチャネル層２０５ｂと、Ｉｎの組成がｚ３である
チャネル層２０５ａとよりなり、そのＩｎ組成ｚがチャ
ネル層下層部から階段状にｚ１→ｚ２→ｚ３（０＜ｚ３
＜ｚ２＜ｚ１＜１）と変化しているものである。ｚ１，
ｚ２，ｚ３の値は、格子不整合度があまり大きくならな
い０＜ｚ３＜ｚ２＜ｚ１＜０．２５が望ましく、本実施
例６ではトランジスタ特性を考慮してｚ１＝０．２，ｚ
２＝０．１５，ｚ３＝０．１とした。グレーディッドチ
ャネル層２０５以外の各層は、上記実施例４と同様であ
る。
ッドチャネル層２０５を、それぞれＩｎ組成が異なる３
つの層（２０５ａ，２０５ｂ，２０５ｃ）よりなるステ
ップグレーディッドチャネル構造としたもので、本実施
例６のグレーディッドチャネル層２０５は、Ｉｎの組成
がｚ１であるチャネル層２０５ｃと、Ｉｎの組成がｚ２
であるチャネル層２０５ｂと、Ｉｎの組成がｚ３である
チャネル層２０５ａとよりなり、そのＩｎ組成ｚがチャ
ネル層下層部から階段状にｚ１→ｚ２→ｚ３（０＜ｚ３
＜ｚ２＜ｚ１＜１）と変化しているものである。ｚ１，
ｚ２，ｚ３の値は、格子不整合度があまり大きくならな
い０＜ｚ３＜ｚ２＜ｚ１＜０．２５が望ましく、本実施
例６ではトランジスタ特性を考慮してｚ１＝０．２，ｚ
２＝０．１５，ｚ３＝０．１とした。グレーディッドチ
ャネル層２０５以外の各層は、上記実施例４と同様であ
る。
【００６３】本実施例６の電界効果トランジスタの製造
方法は、半絶縁性ＧａＡｓ基板上にｕｎｄｏｐｅｄ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ下部スペーサ層１０４ａまでを従来
同様に積層した後、Ｉｎの組成が０．２（ｚ１）である
ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓ層２０５ｃ、Ｉｎ
の組成が０．１５（ｚ２）であるｕｎｄｏｐｅｄ−Ｉｎ
z Ｇａ1-z Ａｓ層２０５ｂ、Ｉｎの組成が０．１（ｚ
３）であるｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓ層２０
５ａを順次成長させ、その後さらにｕｎｄｏｐｅｄ−Ａ
ｌy Ｇａ1-y Ａｓ上部スペーサ層１０４ｂからｎ+ −Ｇ
ａＡｓコンタクト層１０９までを従来同様に積層し、そ
の後電極形成、及びリセス形成を従来同様に行い電界効
果トランジスタを完成する。
方法は、半絶縁性ＧａＡｓ基板上にｕｎｄｏｐｅｄ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ下部スペーサ層１０４ａまでを従来
同様に積層した後、Ｉｎの組成が０．２（ｚ１）である
ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓ層２０５ｃ、Ｉｎ
の組成が０．１５（ｚ２）であるｕｎｄｏｐｅｄ−Ｉｎ
z Ｇａ1-z Ａｓ層２０５ｂ、Ｉｎの組成が０．１（ｚ
３）であるｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓ層２０
５ａを順次成長させ、その後さらにｕｎｄｏｐｅｄ−Ａ
ｌy Ｇａ1-y Ａｓ上部スペーサ層１０４ｂからｎ+ −Ｇ
ａＡｓコンタクト層１０９までを従来同様に積層し、そ
の後電極形成、及びリセス形成を従来同様に行い電界効
果トランジスタを完成する。
【００６４】このように、グレーディッドチャネル層２
０５を、それぞれＩｎ組成が段階的に異なる複数の層よ
りなる，ステップグレーディッドチャネル構造とした本
実施例６においても、上記実施例５と同様に歪み特性が
良く、周波数多重通信においても隣接回線への漏洩電力
を小さくできる電界効果トランジスタが得られる効果が
ある。また本実施例６ではＩｎの組成比が階段状に変わ
るステップグレーディッド構造としたので、グレーディ
ッドチャネル層２０５を安定して製造することができ
る。
０５を、それぞれＩｎ組成が段階的に異なる複数の層よ
りなる，ステップグレーディッドチャネル構造とした本
実施例６においても、上記実施例５と同様に歪み特性が
良く、周波数多重通信においても隣接回線への漏洩電力
を小さくできる電界効果トランジスタが得られる効果が
ある。また本実施例６ではＩｎの組成比が階段状に変わ
るステップグレーディッド構造としたので、グレーディ
ッドチャネル層２０５を安定して製造することができ
る。
【００６５】実施の形態３．本実施の形態３による電界
効果トランジスタは、実施の形態１，及び２を組み合わ
せることにより、即ち、下部キャリア供給層（下部スペ
ーサ層）の材料に、上部キャリア供給層（上部スペーサ
層）よりも電子親和力の小さい材料を用い、かつ、チャ
ネル層を構成する材料の電子親和力が、下部キャリア供
給層側から上部キャリア供給層側に向かって、徐々に小
さくなるように形成することにより、下部ヘテロ障壁高
さを上部ヘテロ障壁高さよりもさらに高くしたものであ
る。
効果トランジスタは、実施の形態１，及び２を組み合わ
せることにより、即ち、下部キャリア供給層（下部スペ
ーサ層）の材料に、上部キャリア供給層（上部スペーサ
層）よりも電子親和力の小さい材料を用い、かつ、チャ
ネル層を構成する材料の電子親和力が、下部キャリア供
給層側から上部キャリア供給層側に向かって、徐々に小
さくなるように形成することにより、下部ヘテロ障壁高
さを上部ヘテロ障壁高さよりもさらに高くしたものであ
る。
【００６６】実施例７，８．図１３(a) は本実施の形態
３による実施例７，８の電界効果トランジスタを示す断
面模式図であり、実施例７は、実施例１で図１に示した
各層のうちのチャネル層１０５を、実施例５で図９に示
したグレーディッドチャネル層２０５に置き換えたもの
で、実施例８は、実施例１で図１に示した各層のうちの
チャネル層１０５を、実施例６で図９(b) に示したステ
ップグレーディッド構造のグレーディッドチャネル層２
０５に置き換えたものである。
３による実施例７，８の電界効果トランジスタを示す断
面模式図であり、実施例７は、実施例１で図１に示した
各層のうちのチャネル層１０５を、実施例５で図９に示
したグレーディッドチャネル層２０５に置き換えたもの
で、実施例８は、実施例１で図１に示した各層のうちの
チャネル層１０５を、実施例６で図９(b) に示したステ
ップグレーディッド構造のグレーディッドチャネル層２
０５に置き換えたものである。
【００６７】図において、１００は半絶縁性ＧａＡｓ基
板、１０１は半絶縁性ＧａＡｓ基板１０上に形成された
層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａｌ
0.2Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バ
ッファ層、１２は超格子バッファ層１０１上に形成され
た膜厚２０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌx Ｇａ1-x Ａｓバッファ層、１３ａはバッファ層１２
上に形成された膜厚５０オングストローム，不純物とし
てＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3
で含むｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、１
４ａは下部キャリア供給層１３ａ上に形成された膜厚３
０オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x
Ａｓ下部スペーサ層、２０５は下部スペーサ層１４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層、
１４ｂはグレーディッドチャネル層２０５上に形成され
た膜厚３０オングストロームのｕｎｄｏｐｅｄ−Ａｌy
Ｇａ1-y Ａｓ上部スペーサ層、１３ｂは上部スペーサ層
１４ｂ上に形成された膜厚１００オングストローム，不
純物としてＳｉ，あるいはＳｅ等を不純物濃度３×１０
18ｃｍ-3で含むｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供
給層、１０６は上部キャリア層１３ｂ上に形成された膜
厚２００オングストロームのｕｎｄｏｐｅｄ−Ａｌy Ｇ
ａ1-y Ａｓショットキー接合形成層、１０７はショット
キー接合形成層１０６上に形成された膜厚１０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡｓ下部コン
タクト層、１０８は下部コンタクト層１０７上に形成さ
れた膜厚１０オングストロームのｎ−Ａｌ0.2 Ｇａ0.8
Ａｓエッチングストッパ層、１０９はエッチングストッ
パ層１０８上に形成された膜厚２０００オングストロー
ム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度２
×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタクト層、１
１０はソース電極、１１１はドレイン電極、１１２はゲ
ート電極をそれぞれ示しており、図１及び図９と同一符
号は同一または相当する部分を示している。
板、１０１は半絶縁性ＧａＡｓ基板１０上に形成された
層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａｌ
0.2Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子バ
ッファ層、１２は超格子バッファ層１０１上に形成され
た膜厚２０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌx Ｇａ1-x Ａｓバッファ層、１３ａはバッファ層１２
上に形成された膜厚５０オングストローム，不純物とし
てＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃｍ-3
で含むｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、１
４ａは下部キャリア供給層１３ａ上に形成された膜厚３
０オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x
Ａｓ下部スペーサ層、２０５は下部スペーサ層１４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層、
１４ｂはグレーディッドチャネル層２０５上に形成され
た膜厚３０オングストロームのｕｎｄｏｐｅｄ−Ａｌy
Ｇａ1-y Ａｓ上部スペーサ層、１３ｂは上部スペーサ層
１４ｂ上に形成された膜厚１００オングストローム，不
純物としてＳｉ，あるいはＳｅ等を不純物濃度３×１０
18ｃｍ-3で含むｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供
給層、１０６は上部キャリア層１３ｂ上に形成された膜
厚２００オングストロームのｕｎｄｏｐｅｄ−Ａｌy Ｇ
ａ1-y Ａｓショットキー接合形成層、１０７はショット
キー接合形成層１０６上に形成された膜厚１０００オン
グストローム，不純物としてＳｉ，あるいはＳｅ等を不
純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡｓ下部コン
タクト層、１０８は下部コンタクト層１０７上に形成さ
れた膜厚１０オングストロームのｎ−Ａｌ0.2 Ｇａ0.8
Ａｓエッチングストッパ層、１０９はエッチングストッ
パ層１０８上に形成された膜厚２０００オングストロー
ム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度２
×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタクト層、１
１０はソース電極、１１１はドレイン電極、１１２はゲ
ート電極をそれぞれ示しており、図１及び図９と同一符
号は同一または相当する部分を示している。
【００６８】ここで、実施例７では各材料の組成比を示
すｘ，ｙ，ｚ（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整
合度があまり大きくならないで、かつｎ−Ａｌx Ｇａ1-
x Ａｓ下部キャリア供給層１３ａのＡｌの組成（ X）の
方が、ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１３
ｂのＡｌの組成（ Y）よりも高く（ｘ＞ｙ）なるよう、
さらにグレーディッドチャネル層２０５のＩｎ組成ｚが
チャネル層下端から上端に向かってｚ１からｚ２（０＜
ｚ２＜ｚ１＜１）に連続的に変化するように０．１＜ｙ
＜ｘ＜０．４，０＜ｚ＜０．２５とするのがより望まし
く、本実施例７では、トランジスタ特性を考慮してｘ＝
０．３，ｙ＝０．２，ｚ１＝０．２，ｚ２＝０．１とし
た。
すｘ，ｙ，ｚ（０＜ｘ，ｙ，ｚ＜１）の値は、格子不整
合度があまり大きくならないで、かつｎ−Ａｌx Ｇａ1-
x Ａｓ下部キャリア供給層１３ａのＡｌの組成（ X）の
方が、ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層１３
ｂのＡｌの組成（ Y）よりも高く（ｘ＞ｙ）なるよう、
さらにグレーディッドチャネル層２０５のＩｎ組成ｚが
チャネル層下端から上端に向かってｚ１からｚ２（０＜
ｚ２＜ｚ１＜１）に連続的に変化するように０．１＜ｙ
＜ｘ＜０．４，０＜ｚ＜０．２５とするのがより望まし
く、本実施例７では、トランジスタ特性を考慮してｘ＝
０．３，ｙ＝０．２，ｚ１＝０．２，ｚ２＝０．１とし
た。
【００６９】また、実施例８では上記実施例６で説明し
たようにこのグレーディッドチャネル層２０５はそのＩ
ｎ組成ｚがチャネル層下端から上端に向かって階段状に
ｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変化
するステップグレーディッド構造となるように０＜ｚ３
＜ｚ２＜ｚ１＜０．２５とするのが望ましく、本実施例
８ではトランジスタ特性を考慮してｘ＝０．３，ｙ＝
０．２，ｚ１＝０．２，ｚ２＝０．１５，ｚ３＝０．１
とした。
たようにこのグレーディッドチャネル層２０５はそのＩ
ｎ組成ｚがチャネル層下端から上端に向かって階段状に
ｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変化
するステップグレーディッド構造となるように０＜ｚ３
＜ｚ２＜ｚ１＜０．２５とするのが望ましく、本実施例
８ではトランジスタ特性を考慮してｘ＝０．３，ｙ＝
０．２，ｚ１＝０．２，ｚ２＝０．１５，ｚ３＝０．１
とした。
【００７０】本実施例７，８では、半絶縁性ＧａＡｓ基
板１００からｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓ下部
スペーサ層１４ａまでの各層，及びｕｎｄｏｐｅｄ−Ａ
ｌyＧａ1-y Ａｓ上部スペーサ層１４ｂからｎ+ −Ｇａ
Ａｓコンタクト層１０９までの各層の積層、及びそれ以
降の電極形成，リセス形成の方法は実施例１と同様の方
法により行い、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグ
レーディッドチャネル層２０５の成長はそれぞれ，実施
例７では上記実施例５と同様の方法により，実施例８で
は上記実施例６と同様の方法により行う。
板１００からｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓ下部
スペーサ層１４ａまでの各層，及びｕｎｄｏｐｅｄ−Ａ
ｌyＧａ1-y Ａｓ上部スペーサ層１４ｂからｎ+ −Ｇａ
Ａｓコンタクト層１０９までの各層の積層、及びそれ以
降の電極形成，リセス形成の方法は実施例１と同様の方
法により行い、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグ
レーディッドチャネル層２０５の成長はそれぞれ，実施
例７では上記実施例５と同様の方法により，実施例８で
は上記実施例６と同様の方法により行う。
【００７１】実施例９，１０．図１３(b) は本実施の形
態３による実施例９，１０の電界効果トランジスタを示
す断面模式図であり、実施例９は、実施例２で図５に示
した各層のうちのチャネル層１０５を、実施例５で図９
に示したグレーディッドチャネル層２０５に置き換えた
もので、実施例１０は、実施例２で図５に示した各層の
うちのチャネル層１０５を、実施例６で図９(b) に示し
たステップグレーディッド構造のグレーディッドチャネ
ル層２０５に置き換えたものである。
態３による実施例９，１０の電界効果トランジスタを示
す断面模式図であり、実施例９は、実施例２で図５に示
した各層のうちのチャネル層１０５を、実施例５で図９
に示したグレーディッドチャネル層２０５に置き換えた
もので、実施例１０は、実施例２で図５に示した各層の
うちのチャネル層１０５を、実施例６で図９(b) に示し
たステップグレーディッド構造のグレーディッドチャネ
ル層２０５に置き換えたものである。
【００７２】図において、１００は半絶縁性ＧａＡｓ基
板、１０１は半絶縁性ＧａＡｓ基板１００上に形成され
た層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子
バッファ層、５２ａは超格子バッファ層１０１上に形成
された膜厚２０００オングストロームのｕｎｄｏｐｅｄ
−Ｉｎ1-x Ｇａx Ｐバッファ層、５３ａはバッファ層５
２ａ上に形成された膜厚５０オングストローム，不純物
としてＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃ
ｍ-3で含むｎ−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、
５４ａは下部キャリア供給層５３ａ上に形成された膜厚
３０オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａ
x Ｐ下部スペーサ層、２０５は下部スペーサ層５４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層、
５４ｂはグレーディッドチャネル層２０５上に形成され
た膜厚３０オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-
y Ｇａy Ｐ上部スペーサ層、５３ｂは上部スペーサ層５
４ｂ上に形成された膜厚１００オングストローム，不純
物としてＳｉ，あるいはＳｅ等を不純物濃度３×１０18
ｃｍ-3で含むｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給
層、５６ｂは上部キャリア供給層５３ｂの上に形成され
た膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ
1-y Ｇａy Ｐショットキー接合形成層、１０７はショッ
トキー接合形成層５６ｂ上に形成された膜厚１０００オ
ングストローム，不純物としてＳｉ，あるいはＳｅ等を
不純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡｓ下部コ
ンタクト層、１０８は下部コンタクト層１０７上に形成
された膜厚１０オングストロームのｎ−Ａｌ0.2 Ｇａ0.
8Ａｓエッチングストッパ層、１０９はエッチングスト
ッパ層１０８上に形成された膜厚２０００オングストロ
ーム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度
２×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタクト層、
１１１はソース電極、１１２はドレイン電極、１１０は
ゲート電極をそれぞれ示しており、図５及び図９と同一
符号は同一または相当する部分を示している。
板、１０１は半絶縁性ＧａＡｓ基板１００上に形成され
た層厚８０００オングストロームのｕｎｄｏｐｅｄ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ／ｕｎｄｏｐｅｄ−ＧａＡｓ超格子
バッファ層、５２ａは超格子バッファ層１０１上に形成
された膜厚２０００オングストロームのｕｎｄｏｐｅｄ
−Ｉｎ1-x Ｇａx Ｐバッファ層、５３ａはバッファ層５
２ａ上に形成された膜厚５０オングストローム，不純物
としてＳｉ，あるいはＳｅ等を不純物濃度３×１０18ｃ
ｍ-3で含むｎ−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、
５４ａは下部キャリア供給層５３ａ上に形成された膜厚
３０オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａ
x Ｐ下部スペーサ層、２０５は下部スペーサ層５４ａ上
に形成された膜厚２００オングストロームのｕｎｄｏｐ
ｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層、
５４ｂはグレーディッドチャネル層２０５上に形成され
た膜厚３０オングストロームのｕｎｄｏｐｅｄ−Ｉｎ1-
y Ｇａy Ｐ上部スペーサ層、５３ｂは上部スペーサ層５
４ｂ上に形成された膜厚１００オングストローム，不純
物としてＳｉ，あるいはＳｅ等を不純物濃度３×１０18
ｃｍ-3で含むｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給
層、５６ｂは上部キャリア供給層５３ｂの上に形成され
た膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ
1-y Ｇａy Ｐショットキー接合形成層、１０７はショッ
トキー接合形成層５６ｂ上に形成された膜厚１０００オ
ングストローム，不純物としてＳｉ，あるいはＳｅ等を
不純物濃度５×１０16ｃｍ-3で含むｎ−ＧａＡｓ下部コ
ンタクト層、１０８は下部コンタクト層１０７上に形成
された膜厚１０オングストロームのｎ−Ａｌ0.2 Ｇａ0.
8Ａｓエッチングストッパ層、１０９はエッチングスト
ッパ層１０８上に形成された膜厚２０００オングストロ
ーム，不純物としてＳｉ，あるいはＳｅ等を不純物濃度
２×１０18ｃｍ-3で含むｎ+ −ＧａＡｓコンタクト層、
１１１はソース電極、１１２はドレイン電極、１１０は
ゲート電極をそれぞれ示しており、図５及び図９と同一
符号は同一または相当する部分を示している。
【００７３】ここで、実施例９では、各材料の組成比を
示すｘ，ｙ，ｚ（０＜ｘ，ｙ，ｚ＜１）の値は、格子不
整合度があまり大きくならないで、かつｎ−Ｉｎ1-x Ｇ
ａxＰ下部キャリア供給層５３ａのＧａの組成（ X）の
方が、ｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層５３ｂ
のＧａの組成（ Y）よりも高く（ｘ＞ｙ）なるよう、さ
らにグレーディッドチャネル層２０５はそのＩｎ組成ｚ
がチャネル層下端から上端に向かってｚ１からｚ２（０
＜ｚ２＜ｚ１＜１）に連続的に変化するように０．１＜
ｙ＜ｘ＜０．４，０＜ｚ＜０．２５とするのがより望ま
しく、本実施例６では、トランジスタ特性を考慮してｘ
＝０．６，ｙ＝０．５，ｚ１＝０．２，ｚ２＝０．１と
した。
示すｘ，ｙ，ｚ（０＜ｘ，ｙ，ｚ＜１）の値は、格子不
整合度があまり大きくならないで、かつｎ−Ｉｎ1-x Ｇ
ａxＰ下部キャリア供給層５３ａのＧａの組成（ X）の
方が、ｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層５３ｂ
のＧａの組成（ Y）よりも高く（ｘ＞ｙ）なるよう、さ
らにグレーディッドチャネル層２０５はそのＩｎ組成ｚ
がチャネル層下端から上端に向かってｚ１からｚ２（０
＜ｚ２＜ｚ１＜１）に連続的に変化するように０．１＜
ｙ＜ｘ＜０．４，０＜ｚ＜０．２５とするのがより望ま
しく、本実施例６では、トランジスタ特性を考慮してｘ
＝０．６，ｙ＝０．５，ｚ１＝０．２，ｚ２＝０．１と
した。
【００７４】また、実施例１０では上記実施例６で説明
したようにこのグレーディッドチャネル層２０５はその
Ｉｎ組成ｚがチャネル層下端から上端に向かって階段状
にｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変
化するステップグレーディッド構造となるように０＜ｚ
３＜ｚ２＜ｚ１＜０．２５とするのが望ましく、本実施
例１０ではトランジスタ特性を考慮してｘ＝０．６，ｙ
＝０．５，ｚ１＝０．２，ｚ２＝０．１５，ｚ３＝０．
１とした。
したようにこのグレーディッドチャネル層２０５はその
Ｉｎ組成ｚがチャネル層下端から上端に向かって階段状
にｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変
化するステップグレーディッド構造となるように０＜ｚ
３＜ｚ２＜ｚ１＜０．２５とするのが望ましく、本実施
例１０ではトランジスタ特性を考慮してｘ＝０．６，ｙ
＝０．５，ｚ１＝０．２，ｚ２＝０．１５，ｚ３＝０．
１とした。
【００７５】本実施例９，１０では半絶縁性ＧａＡｓ基
板１００からｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部ス
ペーサ層５４ａまでの各層，及びｕｎｄｏｐｅｄ−Ｉｎ
1-yＧａy Ｐ上部スペーサ層５４ｂからｎ+ −ＧａＡｓ
コンタクト層１０９までの各層の積層，及びそれ以降の
電極形成，リセス形成の方法は実施例２と同様の方法に
より行い、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグレー
ディッドチャネル層２０５の成長はそれぞれ実施例９で
は上記実施例５と同様の方法により、実施例１０では上
記実施例６と同様の方法により行う。
板１００からｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部ス
ペーサ層５４ａまでの各層，及びｕｎｄｏｐｅｄ−Ｉｎ
1-yＧａy Ｐ上部スペーサ層５４ｂからｎ+ −ＧａＡｓ
コンタクト層１０９までの各層の積層，及びそれ以降の
電極形成，リセス形成の方法は実施例２と同様の方法に
より行い、ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグレー
ディッドチャネル層２０５の成長はそれぞれ実施例９で
は上記実施例５と同様の方法により、実施例１０では上
記実施例６と同様の方法により行う。
【００７６】実施例１１，１２．図１３(c) は本実施の
形態３による実施例１１，１２の電界効果トランジスタ
を示す断面模式図であり、実施例１１は、実施例３で図
７に示した各層のうちのチャネル層１０５を、実施例５
で図９に示したグレーディッドチャネル層２０５に置き
換えたもので、実施例１２は、実施例３で図７に示した
各層のうちのチャネル層１０５を、実施例６で図９(b)
に示したステップグレーディッド構造のグレーディッド
チャネル層２０５に置き換えたものである。
形態３による実施例１１，１２の電界効果トランジスタ
を示す断面模式図であり、実施例１１は、実施例３で図
７に示した各層のうちのチャネル層１０５を、実施例５
で図９に示したグレーディッドチャネル層２０５に置き
換えたもので、実施例１２は、実施例３で図７に示した
各層のうちのチャネル層１０５を、実施例６で図９(b)
に示したステップグレーディッド構造のグレーディッド
チャネル層２０５に置き換えたものである。
【００７７】図において、７０は半絶縁性ＩｎＰ基板、
７２は半絶縁性ＩｎＰ基板７０上に形成された膜厚２５
００オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-
x Ａｓバッファ層、７３ａはバッファ層７２上に形成さ
れた膜厚５０オングストローム，不純物としてＳｉ，あ
るいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ−
Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、７４ａは下部
キャリア供給層７３ａ上に形成された膜厚３０オングス
トロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部ス
ペーサ層、２０５は下部スペーサ層７４ａ上に形成され
た膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ
z Ｇａ1-z Ａｓチャネル層、７４ｂはグレーディッドチ
ャネル層２０５上に形成された膜厚３０オングストロー
ムのｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペーサ
層、７３ｂは上部スペーサ層７４ｂ上に形成された膜厚
１００オングストローム，不純物としてＳｉ，あるいは
Ｓｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy
Ｉｎ1-y Ａｓ上部キャリア供給層、７６は上部キャリア
供給層７３ｂ上に形成された膜厚２００オングストロー
ムのｕｎｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ
（０＜ｓ＜１，０≦ｔ＜１）ショットキー接合形成層、
７７はショットキー接合形成層上に形成された膜厚１０
００オングストローム，不純物としてＳｉ，あるいはＳ
ｅ等を不純物濃度５×１０16ｃｍ-3で含むｎ−Ｉｎ0.5
3, Ｇａ0.47Ａｓ下部コンタクト層、７８は下部コンタ
クト層７７上に形成された膜厚１０オングストロームの
ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ層、７９
はエッチングストッパ層７８上に形成された膜厚２００
０オングストローム，不純物としてＳｉ，あるいはＳｅ
等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｉｎ0.53
Ｇａ0.47Ａｓ上部コンタクト層、１１０はソース電
極、１１１はドレイン電極、１１２はゲート電極をそれ
ぞれ示しており、図７及び図９と同一符号は同一または
相当する部分を示している。
７２は半絶縁性ＩｎＰ基板７０上に形成された膜厚２５
００オングストロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-
x Ａｓバッファ層、７３ａはバッファ層７２上に形成さ
れた膜厚５０オングストローム，不純物としてＳｉ，あ
るいはＳｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ−
Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、７４ａは下部
キャリア供給層７３ａ上に形成された膜厚３０オングス
トロームのｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部ス
ペーサ層、２０５は下部スペーサ層７４ａ上に形成され
た膜厚２００オングストロームのｕｎｄｏｐｅｄ−Ｉｎ
z Ｇａ1-z Ａｓチャネル層、７４ｂはグレーディッドチ
ャネル層２０５上に形成された膜厚３０オングストロー
ムのｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペーサ
層、７３ｂは上部スペーサ層７４ｂ上に形成された膜厚
１００オングストローム，不純物としてＳｉ，あるいは
Ｓｅ等を不純物濃度３×１０18ｃｍ-3で含むｎ−Ａｌy
Ｉｎ1-y Ａｓ上部キャリア供給層、７６は上部キャリア
供給層７３ｂ上に形成された膜厚２００オングストロー
ムのｕｎｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａｓ
（０＜ｓ＜１，０≦ｔ＜１）ショットキー接合形成層、
７７はショットキー接合形成層上に形成された膜厚１０
００オングストローム，不純物としてＳｉ，あるいはＳ
ｅ等を不純物濃度５×１０16ｃｍ-3で含むｎ−Ｉｎ0.5
3, Ｇａ0.47Ａｓ下部コンタクト層、７８は下部コンタ
クト層７７上に形成された膜厚１０オングストロームの
ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ層、７９
はエッチングストッパ層７８上に形成された膜厚２００
０オングストローム，不純物としてＳｉ，あるいはＳｅ
等を不純物濃度２×１０18ｃｍ-3で含むｎ+ −Ｉｎ0.53
Ｇａ0.47Ａｓ上部コンタクト層、１１０はソース電
極、１１１はドレイン電極、１１２はゲート電極をそれ
ぞれ示しており、図７及び図９と同一符号は同一または
相当する部分を示している。
【００７８】ここで、実施例１１では各材料の組成比を
示すｘ，ｙ，ｚ，ｓ，ｔ（０＜ｘ，ｙ，ｚ，ｓ，ｔ＜
１）の値は、格子不整合度があまり大きくならないで、
かつｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層７３ａ
のＡｌの組成（ X）の方が、ｎ−Ａｌy Ｉｎ1-y Ａｓ上
部キャリア供給層７３ｂのＡｌの組成（ Y）よりも高く
（ｘ＞ｙ）なるよう、さらにグレーディッドチャネル層
２０５はそのＩｎ組成ｚがチャネル層下端から上端に向
かってｚ１からｚ２（０＜ｚ２＜ｚ１＜１）に連続的に
変化するように０．３＜ｙ＜ｘ＜０．７，０．４＜ｚ＜
０．９，０．３＜ｓ＜０．７，０≦ｔ＜０．３とするの
がより望ましく、本実施例１１では、トランジスタ特性
を考慮してｘ＝０．６，ｙ＝０．４８，ｓ＝０．４８，
ｔ＝０．２，ｚ１＝０．７，ｚ２＝０．５３とした。
示すｘ，ｙ，ｚ，ｓ，ｔ（０＜ｘ，ｙ，ｚ，ｓ，ｔ＜
１）の値は、格子不整合度があまり大きくならないで、
かつｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層７３ａ
のＡｌの組成（ X）の方が、ｎ−Ａｌy Ｉｎ1-y Ａｓ上
部キャリア供給層７３ｂのＡｌの組成（ Y）よりも高く
（ｘ＞ｙ）なるよう、さらにグレーディッドチャネル層
２０５はそのＩｎ組成ｚがチャネル層下端から上端に向
かってｚ１からｚ２（０＜ｚ２＜ｚ１＜１）に連続的に
変化するように０．３＜ｙ＜ｘ＜０．７，０．４＜ｚ＜
０．９，０．３＜ｓ＜０．７，０≦ｔ＜０．３とするの
がより望ましく、本実施例１１では、トランジスタ特性
を考慮してｘ＝０．６，ｙ＝０．４８，ｓ＝０．４８，
ｔ＝０．２，ｚ１＝０．７，ｚ２＝０．５３とした。
【００７９】また、実施例１２では上記実施例６で説明
したようにこのグレーディッドチャネル層２０５はその
Ｉｎ組成ｚがチャネル層下端から上端に向かって階段状
にｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変
化するステップグレーディッド構造となるように０．３
＜ｙ＜ｘ＜０．７，０．４＜ｚ＜０．９，０．３＜ｓ＜
０．７，０≦ｔ＜０．３とするのがより望ましく、本実
施例１２では、ｘ＝０．６，ｙ＝０．４８，ｓ＝０．４
８，ｔ＝０．２，ｚ１＝０．７，ｚ２＝０．６，ｚ３＝
０．５３とする。
したようにこのグレーディッドチャネル層２０５はその
Ｉｎ組成ｚがチャネル層下端から上端に向かって階段状
にｚ１→ｚ２→ｚ３（０＜ｚ３＜ｚ２＜ｚ１＜１）に変
化するステップグレーディッド構造となるように０．３
＜ｙ＜ｘ＜０．７，０．４＜ｚ＜０．９，０．３＜ｓ＜
０．７，０≦ｔ＜０．３とするのがより望ましく、本実
施例１２では、ｘ＝０．６，ｙ＝０．４８，ｓ＝０．４
８，ｔ＝０．２，ｚ１＝０．７，ｚ２＝０．６，ｚ３＝
０．５３とする。
【００８０】本実施例１１，１２では半絶縁性ＩｎＰ基
板７０からｕｎｄｏｐｅｄ−ＡｌxＩｎ1-x Ａｓ下部ス
ペーサ層７４ａまでの各層，及びｕｎｄｏｐｅｄ−Ａｌ
y Ｉｎ1-y Ａｓ上部スペーサ層７４ｂからｎ+ −Ｉｎ0.
53 Ｇａ0.47Ａｓ上部コンタクト層７９までの各層の積
層、及びそれ以降の電極形成，リセス形成の方法は上記
実施例３で説明したと同様の方法により行い、ｕｎｄｏ
ｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層
２０５の成長はそれぞれ，実施例１１では上記実施例５
と同様の方法により、実施例１２では上記実施例６と同
様の方法により行う。
板７０からｕｎｄｏｐｅｄ−ＡｌxＩｎ1-x Ａｓ下部ス
ペーサ層７４ａまでの各層，及びｕｎｄｏｐｅｄ−Ａｌ
y Ｉｎ1-y Ａｓ上部スペーサ層７４ｂからｎ+ −Ｉｎ0.
53 Ｇａ0.47Ａｓ上部コンタクト層７９までの各層の積
層、及びそれ以降の電極形成，リセス形成の方法は上記
実施例３で説明したと同様の方法により行い、ｕｎｄｏ
ｐｅｄ−Ｉｎz Ｇａ1-z Ａｓグレーディッドチャネル層
２０５の成長はそれぞれ，実施例１１では上記実施例５
と同様の方法により、実施例１２では上記実施例６と同
様の方法により行う。
【００８１】このように本実施の形態３によれば、実施
の形態１の各実施例で得られた電界効果トランジスタよ
りさらに下部ヘテロ障壁高さが上部ヘテロ障壁高さより
高い電界効果トランジスタを得ることができ、これによ
り、さらに歪み特性が良い電界効果トランジスタを得る
ことができる効果がある。
の形態１の各実施例で得られた電界効果トランジスタよ
りさらに下部ヘテロ障壁高さが上部ヘテロ障壁高さより
高い電界効果トランジスタを得ることができ、これによ
り、さらに歪み特性が良い電界効果トランジスタを得る
ことができる効果がある。
【００８２】
【発明の効果】請求項１に係る電界効果トランジスタに
よれば、半絶縁性の半導体基板上に、高抵抗のバッファ
層と、該バッファ層上に形成された比較的高濃度の不純
物を有する第１の半導体層と、該第１の半導体層上に形
成された，アンドープ，または比較的低濃度の不純物を
有する第２の半導体層と、該第２の半導体層上に形成さ
れた比較的高濃度の不純物を有する第３の半導体層と、
該第３の半導体層上に形成された，その表面にゲート電
極，ソース電極，及びドレイン電極が形成された第４の
半導体層とを備えた電界効果トランジスタであって、上
記第２の半導体層を構成する材料の電子親和力が、上記
第１の半導体層，及び第３の半導体層を構成する材料の
電子親和力よりも大きく、かつ、上記第１の半導体層と
上記第２の半導体層との界面近傍の電子親和力の差が、
上記第２の半導体層と上記第３の半導体層との界面近傍
の電子親和力の差よりも大きいものとしたので、下部へ
テロ障壁の高さが上部へテロ障壁の高さよりも高いもの
となり、入力信号に対する出力信号の線形性を向上で
き、歪み特性が良く、周波数多重通信においても隣接回
線への雑音の少ない電界効果トランジスタを得ることが
できる効果がある。
よれば、半絶縁性の半導体基板上に、高抵抗のバッファ
層と、該バッファ層上に形成された比較的高濃度の不純
物を有する第１の半導体層と、該第１の半導体層上に形
成された，アンドープ，または比較的低濃度の不純物を
有する第２の半導体層と、該第２の半導体層上に形成さ
れた比較的高濃度の不純物を有する第３の半導体層と、
該第３の半導体層上に形成された，その表面にゲート電
極，ソース電極，及びドレイン電極が形成された第４の
半導体層とを備えた電界効果トランジスタであって、上
記第２の半導体層を構成する材料の電子親和力が、上記
第１の半導体層，及び第３の半導体層を構成する材料の
電子親和力よりも大きく、かつ、上記第１の半導体層と
上記第２の半導体層との界面近傍の電子親和力の差が、
上記第２の半導体層と上記第３の半導体層との界面近傍
の電子親和力の差よりも大きいものとしたので、下部へ
テロ障壁の高さが上部へテロ障壁の高さよりも高いもの
となり、入力信号に対する出力信号の線形性を向上で
き、歪み特性が良く、周波数多重通信においても隣接回
線への雑音の少ない電界効果トランジスタを得ることが
できる効果がある。
【００８３】請求項２に係る電界効果トランジスタによ
れば、上記請求項１の電界効果トランジスタにおいて、
上記第１の半導体層を構成する材料の電子親和力が、上
記第３の半導体層を構成する材料の電子親和力よりも小
さいものとしたので、下部へテロ障壁の高さが上部へテ
ロ障壁の高さよりも高いものとなり、入力信号に対する
出力信号の線形性を向上でき、歪み特性が良く、周波数
多重通信においても隣接回線への雑音の少ない電界効果
トランジスタを得ることができる効果がある。
れば、上記請求項１の電界効果トランジスタにおいて、
上記第１の半導体層を構成する材料の電子親和力が、上
記第３の半導体層を構成する材料の電子親和力よりも小
さいものとしたので、下部へテロ障壁の高さが上部へテ
ロ障壁の高さよりも高いものとなり、入力信号に対する
出力信号の線形性を向上でき、歪み特性が良く、周波数
多重通信においても隣接回線への雑音の少ない電界効果
トランジスタを得ることができる効果がある。
【００８４】請求項３に係る電界効果トランジスタによ
れば、上記請求項１の電界効果トランジスタにおいて、
上記第２の半導体層を構成する材料の電子親和力が、上
記第１の半導体層側から上記第３の半導体層側に向かっ
て、徐々に小さくなるようにしたので、下部へテロ障壁
の高さが上部へテロ障壁の高さよりも高いものとなり、
入力信号に対する出力信号の線形性を向上でき、歪み特
性が良く、周波数多重通信においても隣接回線への雑音
の少ない電界効果トランジスタを得ることができる効果
がある。
れば、上記請求項１の電界効果トランジスタにおいて、
上記第２の半導体層を構成する材料の電子親和力が、上
記第１の半導体層側から上記第３の半導体層側に向かっ
て、徐々に小さくなるようにしたので、下部へテロ障壁
の高さが上部へテロ障壁の高さよりも高いものとなり、
入力信号に対する出力信号の線形性を向上でき、歪み特
性が良く、周波数多重通信においても隣接回線への雑音
の少ない電界効果トランジスタを得ることができる効果
がある。
【００８５】請求項４に係る電界効果トランジスタによ
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＧａＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いものとしたので、下
部へテロ障壁の高さが上部へテロ障壁の高さよりも高く
歪み特性の良い高電子移動度トランジスタを得ることが
できる効果がある。
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＧａＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いものとしたので、下
部へテロ障壁の高さが上部へテロ障壁の高さよりも高く
歪み特性の良い高電子移動度トランジスタを得ることが
できる効果がある。
【００８６】請求項５に係る電界効果トランジスタによ
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＩｎＧａＰであり、上記第３の半導体層よりも上記
第１の半導体層のＧａ組成が高いものとしたので、下部
へテロ障壁の高さが上部へテロ障壁の高さよりも高く歪
み特性の良い高電子移動度トランジスタを得ることがで
きる効果がある。
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＩｎＧａＰであり、上記第３の半導体層よりも上記
第１の半導体層のＧａ組成が高いものとしたので、下部
へテロ障壁の高さが上部へテロ障壁の高さよりも高く歪
み特性の良い高電子移動度トランジスタを得ることがで
きる効果がある。
【００８７】請求項６に係る電界効果トランジスタによ
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＩｎＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いものとしたので、下
部へテロ障壁の高さが上部へテロ障壁の高さよりも高く
歪み特性の良い高電子移動度トランジスタを得ることが
できる効果がある。
れば、上記請求項２の電界効果トランジスタにおいて、
上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＩｎＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いものとしたので、下
部へテロ障壁の高さが上部へテロ障壁の高さよりも高く
歪み特性の良い高電子移動度トランジスタを得ることが
できる効果がある。
【００８８】請求項７に係る電界効果トランジスタは、
上記請求項３の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料はＩｎＧａＡｓであり、そ
のＩｎ組成は上記第１の半導体層側から上記第３の半導
体層側に向かって小さくなるように傾斜状もしくは階段
状に変化させたものであるので、下部へテロ障壁の高さ
が上部へテロ障壁の高さよりも高く歪み特性の良い高電
子移動度トランジスタを得ることができる効果がある。
上記請求項３の電界効果トランジスタにおいて、上記第
２の半導体層を構成する材料はＩｎＧａＡｓであり、そ
のＩｎ組成は上記第１の半導体層側から上記第３の半導
体層側に向かって小さくなるように傾斜状もしくは階段
状に変化させたものであるので、下部へテロ障壁の高さ
が上部へテロ障壁の高さよりも高く歪み特性の良い高電
子移動度トランジスタを得ることができる効果がある。
【図１】 この発明による実施の形態１における実施例
１のトランジスタの断面模式図である。
１のトランジスタの断面模式図である。
【図２】 この発明による実施例１の電界効果トランジ
スタの製造工程を示す断面模式図である。
スタの製造工程を示す断面模式図である。
【図３】 この発明による実施の形態１における実施例
１の電界効果トランジスタの伝導帯下端のエネルギーバ
ンド図である。
１の電界効果トランジスタの伝導帯下端のエネルギーバ
ンド図である。
【図４】 この発明による実施の形態１における実施例
１の電界効果トランジスタのＤＣ特性図である。
１の電界効果トランジスタのＤＣ特性図である。
【図５】 この発明による実施の形態１における実施例
２のトランジスタの断面模式図である。
２のトランジスタの断面模式図である。
【図６】 この発明による実施の形態１における実施例
２の電界効果トランジスタの製造工程を示す断面模式図
である。
２の電界効果トランジスタの製造工程を示す断面模式図
である。
【図７】 この発明による実施の形態１における実施例
３のトランジスタの断面模式図である。
３のトランジスタの断面模式図である。
【図８】 この発明による実施の形態２における実施例
５の電界効果トランジスタの伝導帯下端のエネルギーバ
ンド図である。
５の電界効果トランジスタの伝導帯下端のエネルギーバ
ンド図である。
【図９】 この発明による実施の形態２における実施例
５のトランジスタの断面模式図（(a) ），及び実施例６
のグレーディッドチャネル層近傍の拡大図（(b) ）であ
る。
５のトランジスタの断面模式図（(a) ），及び実施例６
のグレーディッドチャネル層近傍の拡大図（(b) ）であ
る。
【図１０】 従来の電界効果トランジスタの断面模式図
である。
である。
【図１１】 従来の電界効果トランジスタの伝導帯下端
のエネルギーバンド図である。
のエネルギーバンド図である。
【図１２】 従来の電界効果トランジスタのＤＣ特性図
である。
である。
【図１３】 この発明による実施の形態３における実施
例７のトランジスタの断面模式図（(a) ），実施例９の
トランジスタの断面模式図（(b) ），実施例１１のトラ
ンジスタの断面模式図（(c) ）である。
例７のトランジスタの断面模式図（(a) ），実施例９の
トランジスタの断面模式図（(b) ），実施例１１のトラ
ンジスタの断面模式図（(c) ）である。
１００ 半絶縁性ＧａＡｓ基板、 ７０ 半絶縁性ＩｎＰ基板、 １０１ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ／ｕｎ
ｄｏｐｅｄ−ＧａＡｓ超格子バッファ層、 １０２ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッフ
ァ層、 １２ ｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓバッファ
層、 ５２ａ ｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐバッファ
層、 ７２ ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓバッファ
層、 １０３ａ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キャリア供給
層、 １３ａ ｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、 ５３ａ ｎ−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、 ７３ａ ｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、 １０４ａ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部
スペーサ層、 １４ａ ｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓ下部スペ
ーサ層、 ５４ａ ｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部スペー
サ層、 ７４ａ ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部スペ
ーサ層、 １０５ ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル
層、 １０４ｂ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部
スペーサ層、 １４ｂ ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペ
ーサ層、 ５４ｂ ｕｎｄｏｐｅｄ−Ｉｎ1-y Ｇａy Ｐ上部スペー
サ層、 ７４ｂ ｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペ
ーサ層、 １０３ｂ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部キャリア供給
層、 １３ｂ ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層、 ５３ｂ ｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層、 ７３ｂ ｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層、 １０６ ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショット
キー接合形成層、 ５６ｂ ｕｎｄｏｐｅｄ−Ｉｎ1-y Ｇａy Ｐショットキ
ー接合形成層、 ７６ ｕｎｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａ
ｓ（０＜ｓ＜１，０≦ｔ＜１）ショットキー接合形成
層、 １０７ ｎ−ＧａＡｓ下部コンタクト層、 ７７ ｎ−Ｉｎ0.53, Ｇａ0.47Ａｓ下部コンタクト層、 １０８ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ
層、 ７８ ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ
層、 １０９ ｎ+ −ＧａＡｓコンタクト層、 ７９ ｎ+ −Ｉｎ0.53 Ｇａ0.47Ａｓ上部コンタクト
層、 １１０ ソース電極、 １１１ ドレイン電極、 １１２ ゲート電極。
ｄｏｐｅｄ−ＧａＡｓ超格子バッファ層、 １０２ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓバッフ
ァ層、 １２ ｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓバッファ
層、 ５２ａ ｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐバッファ
層、 ７２ ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓバッファ
層、 １０３ａ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部キャリア供給
層、 １３ａ ｎ−Ａｌx Ｇａ1-x Ａｓ下部キャリア供給層、 ５３ａ ｎ−Ｉｎ1-x Ｇａx Ｐ下部キャリア供給層、 ７３ａ ｎ−Ａｌx Ｉｎ1-x Ａｓ下部キャリア供給層、 １０４ａ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ下部
スペーサ層、 １４ａ ｕｎｄｏｐｅｄ−Ａｌx Ｇａ1-x Ａｓ下部スペ
ーサ層、 ５４ａ ｕｎｄｏｐｅｄ−Ｉｎ1-x Ｇａx Ｐ下部スペー
サ層、 ７４ａ ｕｎｄｏｐｅｄ−Ａｌx Ｉｎ1-x Ａｓ下部スペ
ーサ層、 １０５ ｕｎｄｏｐｅｄ−Ｉｎz Ｇａ1-z Ａｓチャネル
層、 １０４ｂ ｕｎｄｏｐｅｄ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部
スペーサ層、 １４ｂ ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓ上部スペ
ーサ層、 ５４ｂ ｕｎｄｏｐｅｄ−Ｉｎ1-y Ｇａy Ｐ上部スペー
サ層、 ７４ｂ ｕｎｄｏｐｅｄ−Ａｌy Ｉｎ1-y Ａｓ上部スペ
ーサ層、 １０３ｂ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ上部キャリア供給
層、 １３ｂ ｎ−Ａｌy Ｇａ1-y Ａｓ上部キャリア供給層、 ５３ｂ ｎ−Ｉｎ1-y Ｇａy Ｐ上部キャリア供給層、 ７３ｂ ｎ−Ａｌy Ｉｎ1-y Ａｓ上部キャリア供給層、 １０６ ｕｎｄｏｐｅｄ−Ａｌy Ｇａ1-y Ａｓショット
キー接合形成層、 ５６ｂ ｕｎｄｏｐｅｄ−Ｉｎ1-y Ｇａy Ｐショットキ
ー接合形成層、 ７６ ｕｎｄｏｐｅｄ−（Ａｌ1-t,Ｇａt)s Ｉｎ1-s Ａ
ｓ（０＜ｓ＜１，０≦ｔ＜１）ショットキー接合形成
層、 １０７ ｎ−ＧａＡｓ下部コンタクト層、 ７７ ｎ−Ｉｎ0.53, Ｇａ0.47Ａｓ下部コンタクト層、 １０８ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチングストッパ
層、 ７８ ｎ−Ｉｎ0.48, Ｇａ0.52Ｐエッチングストッパ
層、 １０９ ｎ+ −ＧａＡｓコンタクト層、 ７９ ｎ+ −Ｉｎ0.53 Ｇａ0.47Ａｓ上部コンタクト
層、 １１０ ソース電極、 １１１ ドレイン電極、 １１２ ゲート電極。
Claims (7)
- 【請求項１】 半絶縁性の半導体基板上に、高抵抗のバ
ッファ層と、該バッファ層上に形成された比較的高濃度
の不純物を有する第１の半導体層と、該第１の半導体層
上に形成された，アンドープ，または比較的低濃度の不
純物を有する第２の半導体層と、該第２の半導体層上に
形成された比較的高濃度の不純物を有する第３の半導体
層と、該第３の半導体層上に形成された，その表面にゲ
ート電極，ソース電極，及びドレイン電極が形成された
第４の半導体層とを備えた電界効果トランジスタであっ
て、 上記第２の半導体層を構成する材料の電子親和力が、上
記第１の半導体層，及び第３の半導体層を構成する材料
の電子親和力よりも大きく、かつ、上記第１の半導体層
と上記第２の半導体層との界面近傍の電子親和力の差
が、上記第２の半導体層と上記第３の半導体層との界面
近傍の電子親和力の差よりも大きいことを特徴とする電
界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記第１の半導体層を構成する材料の電子親和力が、上
記第３の半導体層を構成する材料の電子親和力よりも小
さいものであることを特徴とする電界効果トランジス
タ。 - 【請求項３】 請求項１に記載の電界効果トランジスタ
において、 上記第２の半導体層を構成する材料の電子親和力が、上
記第１の半導体層側から上記第３の半導体層側に向かっ
て、徐々に小さくなるものであることを特徴とする電界
効果トランジスタ。 - 【請求項４】 請求項２に記載の電界効果トランジスタ
において、 上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＧａＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いことを特徴とする電
界効果トランジスタ。 - 【請求項５】 請求項２に記載の電界効果トランジスタ
において、 上記第１の半導体層，及び第３の半導体層を構成する材
料はＩｎＧａＰであり、上記第３の半導体層よりも上記
第１の半導体層のＧａ組成が高いことを特徴とする電界
効果トランジスタ。 - 【請求項６】 請求項２に記載の電界効果トランジスタ
において、 上記第１の半導体層，及び第３の半導体層を構成する材
料はＡｌＩｎＡｓであり、上記第３の半導体層よりも上
記第１の半導体層のＡｌ組成が高いことを特徴とする電
界効果トランジスタ。 - 【請求項７】 請求項３に記載の電界効果トランジスタ
において、 上記第２の半導体層を構成する材料はＩｎＧａＡｓであ
り、そのＩｎ組成は上記第１の半導体層側から上記第３
の半導体層側に向かって小さくなるように傾斜状もしく
は階段状に変化していることを特徴とする電界効果トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208719A JPH1056168A (ja) | 1996-08-08 | 1996-08-08 | 電界効果トランジスタ |
| US08/786,210 US5739558A (en) | 1996-08-08 | 1997-01-21 | High electron mobility transistor including asymmetrical carrier supply layers sandwiching a channel layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208719A JPH1056168A (ja) | 1996-08-08 | 1996-08-08 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056168A true JPH1056168A (ja) | 1998-02-24 |
Family
ID=16560957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208719A Pending JPH1056168A (ja) | 1996-08-08 | 1996-08-08 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5739558A (ja) |
| JP (1) | JPH1056168A (ja) |
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-
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Also Published As
| Publication number | Publication date |
|---|---|
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