JPH1154527A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH1154527A JPH1154527A JP9205051A JP20505197A JPH1154527A JP H1154527 A JPH1154527 A JP H1154527A JP 9205051 A JP9205051 A JP 9205051A JP 20505197 A JP20505197 A JP 20505197A JP H1154527 A JPH1154527 A JP H1154527A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】
【課題】 化合物半導体電界効果トランジスタにおい
て、ソース電極からゲート電極へのリーク電流を抑圧す
る。 【解決手段】 チャネル層と、ソース電極と、ドレイン
電極と、前記チャネル層上、前記ソース電極と前記ドレ
イン電極との間に形成された高抵抗層と、前記高抵抗層
上に形成されたゲート電極とを備えた電界効果トランジ
スタにおいて、前記高抵抗層を、前記ソース電極の側の
第１の側壁面と、前記ドレイン電極の側の第２の側壁面
とにより画成し、少なくとも前記第１の側壁面を、前記
ソース電極から離間させる。
て、ソース電極からゲート電極へのリーク電流を抑圧す
る。 【解決手段】 チャネル層と、ソース電極と、ドレイン
電極と、前記チャネル層上、前記ソース電極と前記ドレ
イン電極との間に形成された高抵抗層と、前記高抵抗層
上に形成されたゲート電極とを備えた電界効果トランジ
スタにおいて、前記高抵抗層を、前記ソース電極の側の
第１の側壁面と、前記ドレイン電極の側の第２の側壁面
とにより画成し、少なくとも前記第１の側壁面を、前記
ソース電極から離間させる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にゲート電極へのリーク電流を抑制できる化合
物電界効果半導体装置の構造に関する。化合物半導体装
置は活性部にキャリアの有効質量が小さい化合物半導体
を使った高速半導体装置であり、ＨＥＭＴやＭＥＳＦＥ
Ｔ等の電界効果素子は、高周波用途において広く使われ
ている。
関し、特にゲート電極へのリーク電流を抑制できる化合
物電界効果半導体装置の構造に関する。化合物半導体装
置は活性部にキャリアの有効質量が小さい化合物半導体
を使った高速半導体装置であり、ＨＥＭＴやＭＥＳＦＥ
Ｔ等の電界効果素子は、高周波用途において広く使われ
ている。
【０００２】かかる高周波用途の化合物半導体電界効果
素子ではソース抵抗が低いことが高速動作をするために
望ましく、このためソース領域とゲート領域の間の距離
を可能な限り短縮するのが望ましい。しかし、ソース−
ゲート領域間の距離が短い半導体装置では、ゲート電極
下に形成されるチャネル領域を通過する電流の一部がゲ
ート電極にリークしてしまう問題が生じる。
素子ではソース抵抗が低いことが高速動作をするために
望ましく、このためソース領域とゲート領域の間の距離
を可能な限り短縮するのが望ましい。しかし、ソース−
ゲート領域間の距離が短い半導体装置では、ゲート電極
下に形成されるチャネル領域を通過する電流の一部がゲ
ート電極にリークしてしまう問題が生じる。
【０００３】
【従来の技術】図１０は、従来の典型的な化合物半導体
電界効果トランジスタ（ＦＥＴ）１０の例を示す。図１
０を参照するに、ＦＥＴ１０は半絶縁性基板１１上に形
成されたいわゆるドープドチャネルトランジスタであ
り、前記基板１１上にＭＯＶＰＥ法等によりエピタキシ
ャルに形成された化合物半導体よりなるチャネル層１２
と、前記チャネル層１２上に形成され、キャリアを前記
チャネル層１２中に閉じ込めるバリア層１３と、前記バ
リア層１３上に形成され、トランジスタ１０のしきい値
電圧が所望値になるように厚さを設定されたスペーサ層
１４と、前記スペーサ層１４上に形成されたエッチング
ストッパ層１５と、前記エッチングストッパ層１５上に
形成されたキャップ層１６と、さらに前記キャップ層１
６上に形成された絶縁膜１７とを含み、前記絶縁膜およ
び前記キャップ層１６中には、前記エッチングストッパ
層１５表面を露出する開口部１６Ａが、トランジスタ１
０のチャネル領域に対応して形成される。
電界効果トランジスタ（ＦＥＴ）１０の例を示す。図１
０を参照するに、ＦＥＴ１０は半絶縁性基板１１上に形
成されたいわゆるドープドチャネルトランジスタであ
り、前記基板１１上にＭＯＶＰＥ法等によりエピタキシ
ャルに形成された化合物半導体よりなるチャネル層１２
と、前記チャネル層１２上に形成され、キャリアを前記
チャネル層１２中に閉じ込めるバリア層１３と、前記バ
リア層１３上に形成され、トランジスタ１０のしきい値
電圧が所望値になるように厚さを設定されたスペーサ層
１４と、前記スペーサ層１４上に形成されたエッチング
ストッパ層１５と、前記エッチングストッパ層１５上に
形成されたキャップ層１６と、さらに前記キャップ層１
６上に形成された絶縁膜１７とを含み、前記絶縁膜およ
び前記キャップ層１６中には、前記エッチングストッパ
層１５表面を露出する開口部１６Ａが、トランジスタ１
０のチャネル領域に対応して形成される。
【０００４】前記絶縁膜１７上には、前記開口部１６Ａ
を埋めるようにゲート電極１８が、開口部１６Ａにおい
て前記エッチングストッパ層１５に接するように形成さ
れ、また、前記ゲート電極１８の左右には、前記キャッ
プ層１６から基板１１に到達するＮ+ 型の拡散領域１９
Ａ，１９Ｂがソース領域およびドレイン領域として形成
され、前記キャップ層１６上には、前記拡散領域１９
Ａ，１９Ｂとそれぞれオーミックコンタクトするソース
電極２０Ａおよびドレイン電極２０Ｂが形成される。
を埋めるようにゲート電極１８が、開口部１６Ａにおい
て前記エッチングストッパ層１５に接するように形成さ
れ、また、前記ゲート電極１８の左右には、前記キャッ
プ層１６から基板１１に到達するＮ+ 型の拡散領域１９
Ａ，１９Ｂがソース領域およびドレイン領域として形成
され、前記キャップ層１６上には、前記拡散領域１９
Ａ，１９Ｂとそれぞれオーミックコンタクトするソース
電極２０Ａおよびドレイン電極２０Ｂが形成される。
【０００５】かかる構成のドープドチャネルトランジス
タでは、前記チャネル層１２上に層１４，１５を介して
キャップ層１６を形成することにより、チャネル層１２
への表面空乏層の侵入およびこれに伴うチャネル層１２
からのキャリアの排除の問題を回避することができる。
また、前記開口部１６Ａを形成する際にエッチングスト
ッパ層１５を形成することにより、開口部１６Ａの深
さ、換言すると、チャネル層１２と前記開口部１６Ａを
埋めるゲート電極１８との距離が、所望の通りに正確に
設定できる。キャップ層１６は、ソース電流がゲート電
極１８にリークしないように、非ドープ化合物半導体に
より形成される。
タでは、前記チャネル層１２上に層１４，１５を介して
キャップ層１６を形成することにより、チャネル層１２
への表面空乏層の侵入およびこれに伴うチャネル層１２
からのキャリアの排除の問題を回避することができる。
また、前記開口部１６Ａを形成する際にエッチングスト
ッパ層１５を形成することにより、開口部１６Ａの深
さ、換言すると、チャネル層１２と前記開口部１６Ａを
埋めるゲート電極１８との距離が、所望の通りに正確に
設定できる。キャップ層１６は、ソース電流がゲート電
極１８にリークしないように、非ドープ化合物半導体に
より形成される。
【０００６】
【発明が解決しようとする課題】かかるドープドチャネ
ルトランジスタにおいて、ソース抵抗を低減するために
ソース領域１９Ａとゲート領域１８の間隔を減少させる
と、キャップ層１６が高抵抗の非ドープ化合物半導体よ
り形成されていても、ゲート電極１８がソース領域１９
Ａに接近してしまうため、特にチャネル層１２にキャリ
アを誘起するためにゲート電極１８に高いゲート電圧を
印加した場合、ゲート電極１８に実質的なリーク電流が
流れてしまう問題が避けられない。また同様な問題は、
図１１に示すキャップ層１６の両側にソース電極２０Ａ
およびドレイン電極２０Ｂを配置し、ソース電極２０Ａ
あるいはドレイン電極２０Ｂとチャネル層１２との距離
を減少させた構成のドープドチャネルトランジスタ１
０’においても、また同様なゲート構造を有するＨＥＭ
ＴやＭＥＳＦＥＴ等のＦＥＴにおいても発生する。ただ
し、図１１中、図１０に対応する部分には同一の参照符
号を付し、説明を省略する。
ルトランジスタにおいて、ソース抵抗を低減するために
ソース領域１９Ａとゲート領域１８の間隔を減少させる
と、キャップ層１６が高抵抗の非ドープ化合物半導体よ
り形成されていても、ゲート電極１８がソース領域１９
Ａに接近してしまうため、特にチャネル層１２にキャリ
アを誘起するためにゲート電極１８に高いゲート電圧を
印加した場合、ゲート電極１８に実質的なリーク電流が
流れてしまう問題が避けられない。また同様な問題は、
図１１に示すキャップ層１６の両側にソース電極２０Ａ
およびドレイン電極２０Ｂを配置し、ソース電極２０Ａ
あるいはドレイン電極２０Ｂとチャネル層１２との距離
を減少させた構成のドープドチャネルトランジスタ１
０’においても、また同様なゲート構造を有するＨＥＭ
ＴやＭＥＳＦＥＴ等のＦＥＴにおいても発生する。ただ
し、図１１中、図１０に対応する部分には同一の参照符
号を付し、説明を省略する。
【０００７】このため、従来の化合物半導体ＦＥＴで
は、かかるゲート電極へのリーク電流の問題のため、ゲ
ート−ソース間の距離、従ってソース抵抗を十分に減少
させることが出来なかった。そこで、本発明は上記の課
題を解決した新規で有用な化合物半導体ＦＥＴ構造を提
供することを概括的課題とする。
は、かかるゲート電極へのリーク電流の問題のため、ゲ
ート−ソース間の距離、従ってソース抵抗を十分に減少
させることが出来なかった。そこで、本発明は上記の課
題を解決した新規で有用な化合物半導体ＦＥＴ構造を提
供することを概括的課題とする。
【０００８】本発明のより具体的な課題は、ゲート−ソ
ース間の距離を短縮した場合にもゲート電極へのソース
領域からのリーク電流を効果的に抑止でき、高速動作す
る化合物半導体ＦＥＴ構造を提供することにある。
ース間の距離を短縮した場合にもゲート電極へのソース
領域からのリーク電流を効果的に抑止でき、高速動作す
る化合物半導体ＦＥＴ構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、キャリアを通過させる
チャネル層と、前記チャネル層中にキャリアを注入する
ソース電極と、前記チャネル層中を通過したキャリアを
回収するドレイン電極と、前記チャネル層上、前記ソー
ス電極と前記ドレイン電極との間に形成された高抵抗層
と、前記高抵抗層に設けられた開口内に形成され、前記
チャネル層を通過するキャリアを制御するゲート電極と
を備えた電界効果トランジスタにおいて、前記高抵抗層
は、前記ソース電極の側の第１の側壁面と、前記ドレイ
ン電極の側の第２の側壁面とにより画成されており、少
なくとも前記第１の側壁面は、前記ソース電極から離間
していることを特徴とする電界効果トランジスタによ
り、または請求項２に記載したように、さらに、前記第
２の側壁面も前記ドレイン電極から離間していることを
特徴とする請求項１記載の電界効果トランジスタによ
り、または請求項３に記載したように、前記高抵抗層
は、前記チャネル層に対してエピタキシャルに形成され
ていることを特徴とする請求項１または２記載の電界効
果トランジスタにより、または請求項４に記載したよう
に、前記チャネル層の一部には、前記ソース電極および
前記ドレイン電極に対応して第１および第２の拡散領域
がそれぞれ形成され、前記ソース電極は、前記第１の拡
散領域にコンタクトし、しかも前記第１の側壁面から離
間したソース電極を含み、前記ドレイン電極は、前記第
２の拡散領域にコンタクトし、しかも前記第２の側壁面
から離間したドレイン電極を含み、前記第１の拡散領域
は、前記チャネル層中、前記ソース電極と前記第１の側
壁面との間の領域にも形成されており、前記第２の拡散
領域は、前記チャネル層中、前記ドレイン電極と前記第
２の側壁面との間の領域にも形成されていることを特徴
とする請求項１〜３のうち、いずれか一項記載の電界効
果トランジスタにより、または請求項５に記載したよう
に、前記チャネル層上には、前記チャネル層のバンドギ
ャップよりも大きいバンドギャップを有するバリア層が
エピタキシャルに形成されており、前記高抵抗層は、前
記バリア層の上に形成されていることを特徴とする請求
項１〜４のうち、いずれか一項記載の電界効果トランジ
スタにより、または請求項６に記載したように、前記チ
ャネル層は、通過するキャリアの極性の導電型のドーパ
ントを含み、前記バリア層は実質的にドーパントを含ま
ないことを特徴とする請求項５記載の電界効果トランジ
スタにより、または請求項７に記載したように、前記チ
ャネル層は、通過するキャリアの極性の導電型のドーパ
ントを含み、前記高抵抗層は、その表面部分を除いて実
質的にドーパントを含まないことを特徴とする請求項５
記載の電界効果トランジスタにより、または請求項８に
記載したように、前記チャネル層は、実質的にドーパン
トを含まず、前記バリア層は前記チャネル層を通過する
キャリアの極性の導電型のドーパントを含み、前記チャ
ネル層中には、前記バリア層との境界面に沿って２次元
キャリアガスが形成されることを特徴とする請求項５記
載の電界効果トランジスタにより、または請求項９に記
載したように、前記チャネル層は、通過するキャリアの
極性の導電型のドーパントを含むことを特徴とする、請
求項１〜４のうち、いずれか一項記載の電界効果トラン
ジスタにより、または請求項１０に記載したように、電
界効果トランジスタの製造方法において、チャネル層を
含む半導体層状構造体上に、実質的にドーパントを含ま
ない高抵抗半導体層を、エピタキシャルに成長する工程
と、前記高抵抗半導体層上に、前記電界効果トランジス
タのチャネル領域に対応して、レジストパターンを形成
する工程と、前記レジストパターンをマスクに前記高抵
抗半導体層をパターニングし、第１の側壁面と、これに
対向する第２の側壁面とにより画成された高抵抗パター
ンを形成する工程と、前記レジストパターンをマスク
に、前記半導体層状構造体中にドーパントを導入し、前
記高抵抗パターンの前記第１の側壁面に隣接してソース
領域を、また前記高抵抗パターンの前記第２の側壁面に
隣接して、ドレイン領域を形成する工程と、前記ソース
領域およびドレイン領域上に、それぞれソース電極およ
びドレイン電極を形成する工程とを含むことを特徴とす
る電界効果トランジスタの製造方法により、または請求
項１１に記載したように、電界効果トランジスタの製造
方法において、チャネル層を含む半導体層状構造体上
に、実質的にドーパントを含まない高抵抗半導体層を、
エピタキシャルに成長する工程と、前記高抵抗半導体層
上に、前記電界効果トランジスタのチャネル領域に対応
して、レジストパターンを形成する工程と、前記レジス
トパターンをマスクに、前記半導体層状構造体中にドー
パントを導入し、前記レジストパターンの一の側に隣接
してソース領域を、また前記レジストパターンの他の側
に隣接して、ドレイン領域を形成する工程と、前記ソー
ス領域およびドレイン領域の形成の後、前記レジストパ
ターンをマスクに前記高抵抗半導体層をパターニング
し、第１の側壁面と、これに対向する第２の側壁面とに
より画成された高抵抗パターンを形成する工程と、前記
ソース領域およびドレイン領域上に、それぞれソース電
極およびドレイン電極を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法により、解決
する。
を、請求項１に記載したように、キャリアを通過させる
チャネル層と、前記チャネル層中にキャリアを注入する
ソース電極と、前記チャネル層中を通過したキャリアを
回収するドレイン電極と、前記チャネル層上、前記ソー
ス電極と前記ドレイン電極との間に形成された高抵抗層
と、前記高抵抗層に設けられた開口内に形成され、前記
チャネル層を通過するキャリアを制御するゲート電極と
を備えた電界効果トランジスタにおいて、前記高抵抗層
は、前記ソース電極の側の第１の側壁面と、前記ドレイ
ン電極の側の第２の側壁面とにより画成されており、少
なくとも前記第１の側壁面は、前記ソース電極から離間
していることを特徴とする電界効果トランジスタによ
り、または請求項２に記載したように、さらに、前記第
２の側壁面も前記ドレイン電極から離間していることを
特徴とする請求項１記載の電界効果トランジスタによ
り、または請求項３に記載したように、前記高抵抗層
は、前記チャネル層に対してエピタキシャルに形成され
ていることを特徴とする請求項１または２記載の電界効
果トランジスタにより、または請求項４に記載したよう
に、前記チャネル層の一部には、前記ソース電極および
前記ドレイン電極に対応して第１および第２の拡散領域
がそれぞれ形成され、前記ソース電極は、前記第１の拡
散領域にコンタクトし、しかも前記第１の側壁面から離
間したソース電極を含み、前記ドレイン電極は、前記第
２の拡散領域にコンタクトし、しかも前記第２の側壁面
から離間したドレイン電極を含み、前記第１の拡散領域
は、前記チャネル層中、前記ソース電極と前記第１の側
壁面との間の領域にも形成されており、前記第２の拡散
領域は、前記チャネル層中、前記ドレイン電極と前記第
２の側壁面との間の領域にも形成されていることを特徴
とする請求項１〜３のうち、いずれか一項記載の電界効
果トランジスタにより、または請求項５に記載したよう
に、前記チャネル層上には、前記チャネル層のバンドギ
ャップよりも大きいバンドギャップを有するバリア層が
エピタキシャルに形成されており、前記高抵抗層は、前
記バリア層の上に形成されていることを特徴とする請求
項１〜４のうち、いずれか一項記載の電界効果トランジ
スタにより、または請求項６に記載したように、前記チ
ャネル層は、通過するキャリアの極性の導電型のドーパ
ントを含み、前記バリア層は実質的にドーパントを含ま
ないことを特徴とする請求項５記載の電界効果トランジ
スタにより、または請求項７に記載したように、前記チ
ャネル層は、通過するキャリアの極性の導電型のドーパ
ントを含み、前記高抵抗層は、その表面部分を除いて実
質的にドーパントを含まないことを特徴とする請求項５
記載の電界効果トランジスタにより、または請求項８に
記載したように、前記チャネル層は、実質的にドーパン
トを含まず、前記バリア層は前記チャネル層を通過する
キャリアの極性の導電型のドーパントを含み、前記チャ
ネル層中には、前記バリア層との境界面に沿って２次元
キャリアガスが形成されることを特徴とする請求項５記
載の電界効果トランジスタにより、または請求項９に記
載したように、前記チャネル層は、通過するキャリアの
極性の導電型のドーパントを含むことを特徴とする、請
求項１〜４のうち、いずれか一項記載の電界効果トラン
ジスタにより、または請求項１０に記載したように、電
界効果トランジスタの製造方法において、チャネル層を
含む半導体層状構造体上に、実質的にドーパントを含ま
ない高抵抗半導体層を、エピタキシャルに成長する工程
と、前記高抵抗半導体層上に、前記電界効果トランジス
タのチャネル領域に対応して、レジストパターンを形成
する工程と、前記レジストパターンをマスクに前記高抵
抗半導体層をパターニングし、第１の側壁面と、これに
対向する第２の側壁面とにより画成された高抵抗パター
ンを形成する工程と、前記レジストパターンをマスク
に、前記半導体層状構造体中にドーパントを導入し、前
記高抵抗パターンの前記第１の側壁面に隣接してソース
領域を、また前記高抵抗パターンの前記第２の側壁面に
隣接して、ドレイン領域を形成する工程と、前記ソース
領域およびドレイン領域上に、それぞれソース電極およ
びドレイン電極を形成する工程とを含むことを特徴とす
る電界効果トランジスタの製造方法により、または請求
項１１に記載したように、電界効果トランジスタの製造
方法において、チャネル層を含む半導体層状構造体上
に、実質的にドーパントを含まない高抵抗半導体層を、
エピタキシャルに成長する工程と、前記高抵抗半導体層
上に、前記電界効果トランジスタのチャネル領域に対応
して、レジストパターンを形成する工程と、前記レジス
トパターンをマスクに、前記半導体層状構造体中にドー
パントを導入し、前記レジストパターンの一の側に隣接
してソース領域を、また前記レジストパターンの他の側
に隣接して、ドレイン領域を形成する工程と、前記ソー
ス領域およびドレイン領域の形成の後、前記レジストパ
ターンをマスクに前記高抵抗半導体層をパターニング
し、第１の側壁面と、これに対向する第２の側壁面とに
より画成された高抵抗パターンを形成する工程と、前記
ソース領域およびドレイン領域上に、それぞれソース電
極およびドレイン電極を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法により、解決
する。
【００１０】本発明によれば、前記高抵抗層が、前記ソ
ース電極あるいはドレイン電極から離間して形成される
ため、ソース−ドレイン間の距離を短縮しても、ソース
電極からゲート電極にリーク電流が流れるのが効果的に
抑止される。このため、本発明による電界効果トランジ
スタでは、ゲート電極へのリーク電流の問題を回避しな
がら、同時にソース抵抗を減少させ、動作速度を向上さ
せることが可能になる。
ース電極あるいはドレイン電極から離間して形成される
ため、ソース−ドレイン間の距離を短縮しても、ソース
電極からゲート電極にリーク電流が流れるのが効果的に
抑止される。このため、本発明による電界効果トランジ
スタでは、ゲート電極へのリーク電流の問題を回避しな
がら、同時にソース抵抗を減少させ、動作速度を向上さ
せることが可能になる。
【００１１】
［第１実施例］図１は、本発明の第１実施例によるドー
プドチャネルトランジスタ３０の構成を示す。図１を参
照するに、トランジスタ３０は半絶縁性ＧａＡｓ基板３
１上に形成されており、基板３１上に形成された厚さが
約５０ｎｍの非ドープＧａＡｓよりなるバッファ層３２
と、前記バッファ層３３上に形成された、厚さが約１５
ｎｍのｎ型ＩｎＧａＡｓチャネル層３３と、前記チャネ
ル層３３上に形成された、厚さが約２５ｎｍの非ドープ
ＡｌＧａＡｓバリア層３４と、前記バリア層上に形成さ
れた厚さが約１０ｎｍの非ドープＧａＡｓスペーサ層３
５と、前記スペーサ層３５上に形成された、厚さが約３
ｎｍの非ドープＡｌＧａＡｓエッチングストッパ層３６
とより構成される半導体層状構造体３００を含み、前記
層状構造体３００上には、形成されるトランジスタ３０
のチャネル領域に略対応して、非ドープＧａＡｓよりな
る高抵抗層３７が、約１５０ｎｍの厚さに形成される。
ただし、上記ＩｎＧａＡｓチャネル層３３は組成Ｉｎ
0.2 Ｇａ0.8 Ａｓを有し、７．５×１０17ｃｍ-3のキャ
リア濃度にドープされ、一方、ＡｌＧａＡｓバリア層３
４は組成Ａｌ0.5 Ｇａ0.5 Ａｓを有する。また、エッチ
ングストッパ層３６は、組成Ａｌ0.25Ｇａ0.75Ａｓを有
する。
プドチャネルトランジスタ３０の構成を示す。図１を参
照するに、トランジスタ３０は半絶縁性ＧａＡｓ基板３
１上に形成されており、基板３１上に形成された厚さが
約５０ｎｍの非ドープＧａＡｓよりなるバッファ層３２
と、前記バッファ層３３上に形成された、厚さが約１５
ｎｍのｎ型ＩｎＧａＡｓチャネル層３３と、前記チャネ
ル層３３上に形成された、厚さが約２５ｎｍの非ドープ
ＡｌＧａＡｓバリア層３４と、前記バリア層上に形成さ
れた厚さが約１０ｎｍの非ドープＧａＡｓスペーサ層３
５と、前記スペーサ層３５上に形成された、厚さが約３
ｎｍの非ドープＡｌＧａＡｓエッチングストッパ層３６
とより構成される半導体層状構造体３００を含み、前記
層状構造体３００上には、形成されるトランジスタ３０
のチャネル領域に略対応して、非ドープＧａＡｓよりな
る高抵抗層３７が、約１５０ｎｍの厚さに形成される。
ただし、上記ＩｎＧａＡｓチャネル層３３は組成Ｉｎ
0.2 Ｇａ0.8 Ａｓを有し、７．５×１０17ｃｍ-3のキャ
リア濃度にドープされ、一方、ＡｌＧａＡｓバリア層３
４は組成Ａｌ0.5 Ｇａ0.5 Ａｓを有する。また、エッチ
ングストッパ層３６は、組成Ａｌ0.25Ｇａ0.75Ａｓを有
する。
【００１２】前記高抵抗層３７中には、前記エッチング
ストッパ層３６を露出するコンタクトホール３７Ａが形
成され、層３７上には、前記コンタクトホール３７Ａを
埋めるように、Ａｌ等よりなるゲート電極３８が形成さ
れる。また、前記高抵抗層３７は第１の側壁面３７1 と
第２の対向する側壁面３７2 とにより画成され、前記層
状構造体中には、前記高抵抗層３７に側壁面３７1 にお
いて隣接する側に、Ｓｉをドープした第１のｎ型拡散領
域３１1 が、また前記高抵抗層３７に前記側壁面３７2
において隣接する側に、同様にＳｉをドープした第２の
ｎ型拡散領域３１2 が、それぞれソース領域およびドレ
イン領域として、いずれも基板３１にまで到達するよう
に形成される。さらに、前記層状構造体上には、前記拡
散領域３１1 上に、前記高抵抗層３７の側壁面３７1 か
ら離間して、ＡｕＧｅ／Ａｕ構造を有するオーミック電
極３９1 が、また前記拡散領域３１2 上に、前記高抵抗
層３７の側壁面３７2 から離間して、同様にＡｕＧｅ／
Ａｕ構造を有するオーミック電極３９2 が、それぞれソ
ース電極およびドレイン電極として形成される。
ストッパ層３６を露出するコンタクトホール３７Ａが形
成され、層３７上には、前記コンタクトホール３７Ａを
埋めるように、Ａｌ等よりなるゲート電極３８が形成さ
れる。また、前記高抵抗層３７は第１の側壁面３７1 と
第２の対向する側壁面３７2 とにより画成され、前記層
状構造体中には、前記高抵抗層３７に側壁面３７1 にお
いて隣接する側に、Ｓｉをドープした第１のｎ型拡散領
域３１1 が、また前記高抵抗層３７に前記側壁面３７2
において隣接する側に、同様にＳｉをドープした第２の
ｎ型拡散領域３１2 が、それぞれソース領域およびドレ
イン領域として、いずれも基板３１にまで到達するよう
に形成される。さらに、前記層状構造体上には、前記拡
散領域３１1 上に、前記高抵抗層３７の側壁面３７1 か
ら離間して、ＡｕＧｅ／Ａｕ構造を有するオーミック電
極３９1 が、また前記拡散領域３１2 上に、前記高抵抗
層３７の側壁面３７2 から離間して、同様にＡｕＧｅ／
Ａｕ構造を有するオーミック電極３９2 が、それぞれソ
ース電極およびドレイン電極として形成される。
【００１３】さらに、前記側壁面３７1 ，３７2 を含む
前記高抵抗層３７の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜４０により覆われ
る。図２（Ａ）は、図１の構造のトランジスタ３０にお
いて、ソース−ドレイン間に３．５Ｖの電圧を印加し、
ゲート−ソース間電圧Ｖgsを０から２．５Ｖの間で変化
させた場合に得られるソース−ドレイン間電流Ｉdsの最
大値Ｉfmaxを、図１１に示す従来のトランジスタ１０’
と比較して示す。ただし、図２（Ａ）中、△は図１のト
ランジスタ３０においてゲート長を０．７μｍとした場
合を、また○は同じトランジスタ３０においてゲート長
を１．１μｍとした場合を、一方、▲は図１１の従来の
トランジスタ１０’においてゲート長を０．７μｍとし
た場合を、さらに●は同じ従来のトランジスタ１０’に
おいてゲート長を１．１μｍとした場合を示す。一方、
図１（Ａ）中の横軸Ｌｓは、図３（Ａ），（Ｂ）の概略
図に示すように、ソース拡散領域とゲート電極との距離
を表す。ただし、図３（Ａ）の構造は図１１のトランジ
スタ１０’に、また図３（Ｂ）の構造は図１のトランジ
スタ１０に対応する。
前記高抵抗層３７の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜４０により覆われ
る。図２（Ａ）は、図１の構造のトランジスタ３０にお
いて、ソース−ドレイン間に３．５Ｖの電圧を印加し、
ゲート−ソース間電圧Ｖgsを０から２．５Ｖの間で変化
させた場合に得られるソース−ドレイン間電流Ｉdsの最
大値Ｉfmaxを、図１１に示す従来のトランジスタ１０’
と比較して示す。ただし、図２（Ａ）中、△は図１のト
ランジスタ３０においてゲート長を０．７μｍとした場
合を、また○は同じトランジスタ３０においてゲート長
を１．１μｍとした場合を、一方、▲は図１１の従来の
トランジスタ１０’においてゲート長を０．７μｍとし
た場合を、さらに●は同じ従来のトランジスタ１０’に
おいてゲート長を１．１μｍとした場合を示す。一方、
図１（Ａ）中の横軸Ｌｓは、図３（Ａ），（Ｂ）の概略
図に示すように、ソース拡散領域とゲート電極との距離
を表す。ただし、図３（Ａ）の構造は図１１のトランジ
スタ１０’に、また図３（Ｂ）の構造は図１のトランジ
スタ１０に対応する。
【００１４】図２（Ａ）より明らかなように、本発明の
トランジスタ３０では、ソース−ドレイン間電流の最大
値Ｉfmaxが従来の構造のトランジスタよりも大きく、ソ
ース抵抗が減少していることがわかる。また、前記距離
Ｌｓを減少させることにより、ソース抵抗が減少し、Ｉ
fmaxが増大するのがわかるが、前記距離Ｌｓを０．５μ
ｍ程度まで減少させても、ゲート電極へのリークによる
ソース−ドレイン電流の減少は見られない。
トランジスタ３０では、ソース−ドレイン間電流の最大
値Ｉfmaxが従来の構造のトランジスタよりも大きく、ソ
ース抵抗が減少していることがわかる。また、前記距離
Ｌｓを減少させることにより、ソース抵抗が減少し、Ｉ
fmaxが増大するのがわかるが、前記距離Ｌｓを０．５μ
ｍ程度まで減少させても、ゲート電極へのリークによる
ソース−ドレイン電流の減少は見られない。
【００１５】図２（Ｂ）は、図１のトランジスタ３０に
おいて、ソース−ドレイン間を３．５Ｖで駆動した場合
にソース電極３９1 からゲート電極へリークするリーク
電流Ｉgsが０．５μＡ／μｍとなるゲート電圧Ｖｆを、
図１１の従来のトランジスタ１０’と比較して示す。た
だし、図２（Ｂ）中、横軸は、図２（Ａ）と同様に、ソ
ース拡散領域とゲート電極との距離Ｌｓを表す。
おいて、ソース−ドレイン間を３．５Ｖで駆動した場合
にソース電極３９1 からゲート電極へリークするリーク
電流Ｉgsが０．５μＡ／μｍとなるゲート電圧Ｖｆを、
図１１の従来のトランジスタ１０’と比較して示す。た
だし、図２（Ｂ）中、横軸は、図２（Ａ）と同様に、ソ
ース拡散領域とゲート電極との距離Ｌｓを表す。
【００１６】図２（Ｂ）を参照するに、リーク電流Ｉgs
が前記０．５μＡ／μｍとなるゲート電圧Ｖｆは、本発
明のトランジスタ３０では従来のトランジスタ１０’よ
りも実質的に高くなっており、これは本発明のトランジ
スタ３０では、従来のトランジスタ１０’よりもリーク
電流が流れにくくなっていることを意味している。図１
のトランジスタ３０では、前記ソース電極３９1 と高抵
抗層３７、あるいは前記ドレイン電極３９2 と高抵抗層
３７との隙間に対応する部分が拡散領域３１1 あるいは
３１2 としてドープされており、またチャネル領域も、
エピタキシャルに形成された高抵抗層３７により覆われ
ているため、チャネル層３３中への表面空乏層の侵入は
実質的に生じない。このことは、トランジスタ３０が特
にエンハンスドモードのトランジスタである場合に、本
発明が特に有効であることを示している。ただし、本発
明はエンハンスドモードトランジスタに限定されるもの
ではない。 ［第２実施例］図４（Ａ），（Ｂ）および図５（Ｃ），
（Ｄ）は、本発明の第２実施例による、前記図１のトラ
ンジスタ３０の製造工程の一部を示す。ただし、先に説
明した部分に対応する部分は同一の参照符号で示し、説
明を省略する。
が前記０．５μＡ／μｍとなるゲート電圧Ｖｆは、本発
明のトランジスタ３０では従来のトランジスタ１０’よ
りも実質的に高くなっており、これは本発明のトランジ
スタ３０では、従来のトランジスタ１０’よりもリーク
電流が流れにくくなっていることを意味している。図１
のトランジスタ３０では、前記ソース電極３９1 と高抵
抗層３７、あるいは前記ドレイン電極３９2 と高抵抗層
３７との隙間に対応する部分が拡散領域３１1 あるいは
３１2 としてドープされており、またチャネル領域も、
エピタキシャルに形成された高抵抗層３７により覆われ
ているため、チャネル層３３中への表面空乏層の侵入は
実質的に生じない。このことは、トランジスタ３０が特
にエンハンスドモードのトランジスタである場合に、本
発明が特に有効であることを示している。ただし、本発
明はエンハンスドモードトランジスタに限定されるもの
ではない。 ［第２実施例］図４（Ａ），（Ｂ）および図５（Ｃ），
（Ｄ）は、本発明の第２実施例による、前記図１のトラ
ンジスタ３０の製造工程の一部を示す。ただし、先に説
明した部分に対応する部分は同一の参照符号で示し、説
明を省略する。
【００１７】図４（Ａ）を参照するに、前記ＧａＡｓ基
板３１上に、半導体層３２〜３６を堆積した後、得られ
た半導体層状構造体３００上に、非ドープＧａＡｓより
なる半導体層３７０を、例えば約１５０ｎｍの厚さに堆
積し、さらに図４（Ｂ）の工程で、前記半導体層３７０
上に、レジストパターン３７１をフォトリソグラフィに
より形成する。
板３１上に、半導体層３２〜３６を堆積した後、得られ
た半導体層状構造体３００上に、非ドープＧａＡｓより
なる半導体層３７０を、例えば約１５０ｎｍの厚さに堆
積し、さらに図４（Ｂ）の工程で、前記半導体層３７０
上に、レジストパターン３７１をフォトリソグラフィに
より形成する。
【００１８】次に、図５（Ｃ）の工程で、前記レジスト
パターン３７１をマスクに、前記半導体層３７０をドラ
イエッチングし、前記ＧａＡｓ高抵抗層３７を形成す
る。さらに、図５（Ｃ）の工程では、同じレジストパタ
ーン３７１をマスクにＳｉ+ のイオン注入を、典型的に
は加速電圧を約３０ｋｅＶで４×１０13ｃｍ-2程度のド
ーズで実行し、前記拡散領域３１1 および３１2 を形成
する。
パターン３７１をマスクに、前記半導体層３７０をドラ
イエッチングし、前記ＧａＡｓ高抵抗層３７を形成す
る。さらに、図５（Ｃ）の工程では、同じレジストパタ
ーン３７１をマスクにＳｉ+ のイオン注入を、典型的に
は加速電圧を約３０ｋｅＶで４×１０13ｃｍ-2程度のド
ーズで実行し、前記拡散領域３１1 および３１2 を形成
する。
【００１９】さらに、前記レジストパターン３７１を除
去した後、公知の方法に従って、前記ゲート電極３８を
前記高抵抗層３７上に形成する。図４（Ａ）〜図５
（Ｄ）の方法では、イオン注入を比較的低い加速電圧で
実行できるため、形成される拡散領域３１1 ，３１2 の
形状を比較的正確に制御でき、このため形成されるトラ
ンジスタのソース領域とドレイン領域との間隔を、問題
なく短縮することができる。一方、かかる方法では、前
記図５（Ｄ）の工程においてイオン注入に引き続いて熱
処理を行う場合（典型的には８５０°Ｃで１５秒間）、
チャネル層３３と前記半導体層状構造体３００の表面と
の距離が短いため、チャネル層３３が熱的な劣化を受け
やすい。このため、図４（Ａ）〜５（Ｄ）の方法を採用
する場合には、前記スペーサ層３５の厚さを比較的厚
く、典型的には１０ｎｍ以上に設定する必要があるが、
このようなチャネル層の形成されている位置が深いと、
ショートチャネル効果が発生しやすいため、ゲート長を
余り短縮することができない。このため、図４（Ａ）〜
図５（Ｄ）の方法で形成されたトランジスタ３０では、
ゲート長は１μｍ程度に設定するのが好ましい。 ［第３実施例］図６（Ａ），（Ｂ）は、図５（Ｃ），
（Ｄ）の工程の順序を逆転させた本発明の第３実施例に
よる、トランジスタ３０の製造工程の一部を示す。ただ
し、図６（Ａ），（Ｂ）中、先に説明した部分に対応す
る部分は同一の参照符号を付し、説明を省略する。
去した後、公知の方法に従って、前記ゲート電極３８を
前記高抵抗層３７上に形成する。図４（Ａ）〜図５
（Ｄ）の方法では、イオン注入を比較的低い加速電圧で
実行できるため、形成される拡散領域３１1 ，３１2 の
形状を比較的正確に制御でき、このため形成されるトラ
ンジスタのソース領域とドレイン領域との間隔を、問題
なく短縮することができる。一方、かかる方法では、前
記図５（Ｄ）の工程においてイオン注入に引き続いて熱
処理を行う場合（典型的には８５０°Ｃで１５秒間）、
チャネル層３３と前記半導体層状構造体３００の表面と
の距離が短いため、チャネル層３３が熱的な劣化を受け
やすい。このため、図４（Ａ）〜５（Ｄ）の方法を採用
する場合には、前記スペーサ層３５の厚さを比較的厚
く、典型的には１０ｎｍ以上に設定する必要があるが、
このようなチャネル層の形成されている位置が深いと、
ショートチャネル効果が発生しやすいため、ゲート長を
余り短縮することができない。このため、図４（Ａ）〜
図５（Ｄ）の方法で形成されたトランジスタ３０では、
ゲート長は１μｍ程度に設定するのが好ましい。 ［第３実施例］図６（Ａ），（Ｂ）は、図５（Ｃ），
（Ｄ）の工程の順序を逆転させた本発明の第３実施例に
よる、トランジスタ３０の製造工程の一部を示す。ただ
し、図６（Ａ），（Ｂ）中、先に説明した部分に対応す
る部分は同一の参照符号を付し、説明を省略する。
【００２０】図６（Ａ）を参照するに、この工程は図４
（Ｂ）の工程に引き続いて行われるものであるが、前記
半導体層３７０上に前記レジストパターン３７１を形成
した後、前記半導体層３７０を介してＳｉ+ のイオン注
入を行う。この場合、前記スペーサ層３５の厚さは３ｎ
ｍとし、イオン注入は加速電圧を２００ｋｅＶに設定し
て実行する。
（Ｂ）の工程に引き続いて行われるものであるが、前記
半導体層３７０上に前記レジストパターン３７１を形成
した後、前記半導体層３７０を介してＳｉ+ のイオン注
入を行う。この場合、前記スペーサ層３５の厚さは３ｎ
ｍとし、イオン注入は加速電圧を２００ｋｅＶに設定し
て実行する。
【００２１】イオン注入の後、レジストパターニングを
除去して熱処理を行い、前記拡散領域３１1 ，３１2 を
形成する。さらに、図６（Ｂ）の工程において再度レジ
ストパターン３７１を形成し、レジストパターン３７１
をマスクに前記半導体層３７０をドライエッチングし、
前記高抵抗層３７０を形成する。トランジスタ３０をこ
のような工程で製造した場合、前記拡散領域３１1 ，３
１2 を形成する際の熱処理が、前記半導体層状構造体３
００が前記半導体層３７０で覆われた状態でなされるた
め、前記スペーサ層３５の厚さが薄くてもチャネル層３
３が劣化することがない。このため、形成されるトラン
ジスタ３０を短い、例えば０．２５μｍのゲート長を有
するように形成することができる。
除去して熱処理を行い、前記拡散領域３１1 ，３１2 を
形成する。さらに、図６（Ｂ）の工程において再度レジ
ストパターン３７１を形成し、レジストパターン３７１
をマスクに前記半導体層３７０をドライエッチングし、
前記高抵抗層３７０を形成する。トランジスタ３０をこ
のような工程で製造した場合、前記拡散領域３１1 ，３
１2 を形成する際の熱処理が、前記半導体層状構造体３
００が前記半導体層３７０で覆われた状態でなされるた
め、前記スペーサ層３５の厚さが薄くてもチャネル層３
３が劣化することがない。このため、形成されるトラン
ジスタ３０を短い、例えば０．２５μｍのゲート長を有
するように形成することができる。
【００２２】このように、本発明では、電界効果トラン
ジスタを製造する際に、前記第２実施例の工程を採用す
るか第３実施例の工程を採用するかを、形成される電界
効果トランジスタのゲート長に応じて選択することがで
きる。 ［第４実施例］本発明は、前記ドープドチャネルトラン
ジスタに限定されるものではなく、その他の化合物半導
体電界効果トランジスタに対しても同様に適用可能であ
る。
ジスタを製造する際に、前記第２実施例の工程を採用す
るか第３実施例の工程を採用するかを、形成される電界
効果トランジスタのゲート長に応じて選択することがで
きる。 ［第４実施例］本発明は、前記ドープドチャネルトラン
ジスタに限定されるものではなく、その他の化合物半導
体電界効果トランジスタに対しても同様に適用可能であ
る。
【００２３】図７は、本発明の第４実施例によるＭＥＳ
ＦＥＴ５０の構成を示す。図７を参照するに、ＭＥＳＦ
ＥＴ５０は半絶縁性ＧａＡｓ基板５１上に形成されてお
り、基板５１上に形成された厚さが約５０ｎｍの非ドー
プＧａＡｓよりなるバッファ層５２と、前記バッファ層
５２上に形成された、ｎ型ＩｎＧａＡｓチャネル層５３
と、前記チャネル層５３上に形成された、厚さが約１０
ｎｍの非ドープＧａＡｓスペーサ層５４と、前記スペー
サ層５４上に形成された、厚さが約３ｎｍの非ドープＡ
ｌＧａＡｓエッチングストッパ層５５とより構成される
半導体層状構造体５００を含み、前記層状構造体５００
上には、形成されるトランジスタ５０のチャネル領域に
略対応して、非ドープＧａＡｓよりなる高抵抗層５６
が、約１５０ｎｍの厚さに形成される。ただし、上記Ｉ
ｎＧａＡｓチャネル層５３は組成Ｉｎ0.2 Ｇａ0.8 Ａｓ
を有し、７．５×１０17ｃｍ-3のキャリア濃度にドープ
され、また、エッチングストッパ層５５は、組成Ａｌ
0.25Ｇａ0.75Ａｓを有する。
ＦＥＴ５０の構成を示す。図７を参照するに、ＭＥＳＦ
ＥＴ５０は半絶縁性ＧａＡｓ基板５１上に形成されてお
り、基板５１上に形成された厚さが約５０ｎｍの非ドー
プＧａＡｓよりなるバッファ層５２と、前記バッファ層
５２上に形成された、ｎ型ＩｎＧａＡｓチャネル層５３
と、前記チャネル層５３上に形成された、厚さが約１０
ｎｍの非ドープＧａＡｓスペーサ層５４と、前記スペー
サ層５４上に形成された、厚さが約３ｎｍの非ドープＡ
ｌＧａＡｓエッチングストッパ層５５とより構成される
半導体層状構造体５００を含み、前記層状構造体５００
上には、形成されるトランジスタ５０のチャネル領域に
略対応して、非ドープＧａＡｓよりなる高抵抗層５６
が、約１５０ｎｍの厚さに形成される。ただし、上記Ｉ
ｎＧａＡｓチャネル層５３は組成Ｉｎ0.2 Ｇａ0.8 Ａｓ
を有し、７．５×１０17ｃｍ-3のキャリア濃度にドープ
され、また、エッチングストッパ層５５は、組成Ａｌ
0.25Ｇａ0.75Ａｓを有する。
【００２４】前記高抵抗層５６中には、前記エッチング
ストッパ層５５を露出するコンタクトホール５６Ａが形
成され、層５６上には、前記コンタクトホール５６Ａを
埋めるように、Ａｌ等よりなるゲート電極５７が形成さ
れる。また、前記高抵抗層５６は第１の側壁面５６1 と
第２の対向する側壁面５６2 とにより画成され、前記層
状構造体中には、前記高抵抗層５６に側壁面５６1 にお
いて隣接する側に、Ｓｉをドープした第１のｎ型拡散領
域５１1 が、また前記高抵抗層５６に前記側壁面５６2
において隣接する側に、同様にＳｉをドープした第２の
ｎ型拡散領域５１2 が、それぞれソース領域およびドレ
イン領域として、いずれも基板５１にまで到達するよう
に形成される。さらに、前記層状構造体５００上には、
前記拡散領域５１1 上に、前記高抵抗層５６の側壁面５
６1 から離間して、ＡｕＧｅ／Ａｕ構造を有するオーミ
ック電極５８1 が、また前記拡散領域５１2 上に、前記
高抵抗層５６の側壁面５６2 から離間して、同様にＡｕ
Ｇｅ／Ａｕ構造を有するオーミック電極５８2 が、それ
ぞれソース電極およびドレイン電極として形成される。
ストッパ層５５を露出するコンタクトホール５６Ａが形
成され、層５６上には、前記コンタクトホール５６Ａを
埋めるように、Ａｌ等よりなるゲート電極５７が形成さ
れる。また、前記高抵抗層５６は第１の側壁面５６1 と
第２の対向する側壁面５６2 とにより画成され、前記層
状構造体中には、前記高抵抗層５６に側壁面５６1 にお
いて隣接する側に、Ｓｉをドープした第１のｎ型拡散領
域５１1 が、また前記高抵抗層５６に前記側壁面５６2
において隣接する側に、同様にＳｉをドープした第２の
ｎ型拡散領域５１2 が、それぞれソース領域およびドレ
イン領域として、いずれも基板５１にまで到達するよう
に形成される。さらに、前記層状構造体５００上には、
前記拡散領域５１1 上に、前記高抵抗層５６の側壁面５
６1 から離間して、ＡｕＧｅ／Ａｕ構造を有するオーミ
ック電極５８1 が、また前記拡散領域５１2 上に、前記
高抵抗層５６の側壁面５６2 から離間して、同様にＡｕ
Ｇｅ／Ａｕ構造を有するオーミック電極５８2 が、それ
ぞれソース電極およびドレイン電極として形成される。
【００２５】さらに、前記側壁面５６1 ，５６2 を含む
前記高抵抗層５６の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜５９により覆われ
る。かかる構成においても、前記ソース電極５８1 は高
抵抗層５６から離間して形成されており、その結果、Ｍ
ＥＳＦＥＴ５０においても、ソース電極５８1 からゲー
ト電極５７へのリーク電流が効果的に抑圧される。 ［第５実施例］図８は、本発明の第５実施例によるＨＥ
ＭＴ７０の構成を示す。
前記高抵抗層５６の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜５９により覆われ
る。かかる構成においても、前記ソース電極５８1 は高
抵抗層５６から離間して形成されており、その結果、Ｍ
ＥＳＦＥＴ５０においても、ソース電極５８1 からゲー
ト電極５７へのリーク電流が効果的に抑圧される。 ［第５実施例］図８は、本発明の第５実施例によるＨＥ
ＭＴ７０の構成を示す。
【００２６】図８を参照するに、ＨＥＭＴ７０は半絶縁
性ＧａＡｓ基板７１上に形成されており、基板７１上に
形成された厚さが約５０ｎｍの非ドープＧａＡｓよりな
るバッファ層７２と、前記バッファ層７２上に形成され
た、非ドープＩｎＧａＡｓチャネル層７３と、前記チャ
ネル層７３上に形成された、厚さが約２０ｎｍのｎ型Ａ
ｌＧａＡｓよりなる電子供給層７４と、前記電子供給層
７４上に形成された厚さが約１０ｎｍの非ドープＧａＡ
ｓスペーサ層７５と、前記スペーサ層７５上に形成され
た、厚さが約３ｎｍの非ドープＡｌＧａＡｓエッチング
ストッパ層７６とより構成される半導体層状構造体７０
０を含み、前記層状構造体７００上には、形成されるト
ランジスタ７０のチャネル領域に略対応して、非ドープ
ＧａＡｓよりなる高抵抗層７７が、約１５０ｎｍの厚さ
に形成される。ただし、上記ＩｎＧａＡｓチャネル層７
３は組成Ｉｎ0.2 Ｇａ0.8 Ａｓを有し、一方前記ＡｌＧ
ａＡｓ電子供給層７４は２×１18ｃｍ-3のキャリア濃度
にドープされ、また、エッチングストッパ層７６は、組
成Ａｌ0.25Ｇａ0.75Ａｓを有する。前記チャネル層７３
と電子供給層７４との接合の結果、前記チャネル層７３
中には、前記電子供給層７４との境界に沿って、２次元
電子ガス２ＤＥＧが形成される。
性ＧａＡｓ基板７１上に形成されており、基板７１上に
形成された厚さが約５０ｎｍの非ドープＧａＡｓよりな
るバッファ層７２と、前記バッファ層７２上に形成され
た、非ドープＩｎＧａＡｓチャネル層７３と、前記チャ
ネル層７３上に形成された、厚さが約２０ｎｍのｎ型Ａ
ｌＧａＡｓよりなる電子供給層７４と、前記電子供給層
７４上に形成された厚さが約１０ｎｍの非ドープＧａＡ
ｓスペーサ層７５と、前記スペーサ層７５上に形成され
た、厚さが約３ｎｍの非ドープＡｌＧａＡｓエッチング
ストッパ層７６とより構成される半導体層状構造体７０
０を含み、前記層状構造体７００上には、形成されるト
ランジスタ７０のチャネル領域に略対応して、非ドープ
ＧａＡｓよりなる高抵抗層７７が、約１５０ｎｍの厚さ
に形成される。ただし、上記ＩｎＧａＡｓチャネル層７
３は組成Ｉｎ0.2 Ｇａ0.8 Ａｓを有し、一方前記ＡｌＧ
ａＡｓ電子供給層７４は２×１18ｃｍ-3のキャリア濃度
にドープされ、また、エッチングストッパ層７６は、組
成Ａｌ0.25Ｇａ0.75Ａｓを有する。前記チャネル層７３
と電子供給層７４との接合の結果、前記チャネル層７３
中には、前記電子供給層７４との境界に沿って、２次元
電子ガス２ＤＥＧが形成される。
【００２７】前記高抵抗層７７中には、前記エッチング
ストッパ層７６を露出するコンタクトホール７７Ａが形
成され、層７７上には、前記コンタクトホール７７Ａを
埋めるように、Ａｌ等よりなるゲート電極７８が形成さ
れる。また、前記高抵抗層７７は第１の側壁面７７1 と
第２の対向する側壁面７７2 とにより画成され、前記層
状構造体７００中には、前記高抵抗層７７に側壁面７７
1 において隣接する側に、Ｓｉをドープした第１のｎ型
拡散領域７１1 が、また前記高抵抗層７７に前記側壁面
７７2 において隣接する側に、同様にＳｉをドープした
第２のｎ型拡散領域７１2 が、それぞれソース領域およ
びドレイン領域として、いずれも基板７１にまで到達す
るように形成される。さらに、前記層状構造体７００上
には、前記拡散領域７１1 上に、前記高抵抗層７７の側
壁面７７1 から離間して、ＡｕＧｅ／Ａｕ構造を有する
オーミック電極７９1 が、また前記拡散領域７１2 上
に、前記高抵抗層７７の側壁面７７2 から離間して、同
様にＡｕＧｅ／Ａｕ構造を有するオーミック電極７９2
が、それぞれソース電極およびドレイン電極として形成
される。
ストッパ層７６を露出するコンタクトホール７７Ａが形
成され、層７７上には、前記コンタクトホール７７Ａを
埋めるように、Ａｌ等よりなるゲート電極７８が形成さ
れる。また、前記高抵抗層７７は第１の側壁面７７1 と
第２の対向する側壁面７７2 とにより画成され、前記層
状構造体７００中には、前記高抵抗層７７に側壁面７７
1 において隣接する側に、Ｓｉをドープした第１のｎ型
拡散領域７１1 が、また前記高抵抗層７７に前記側壁面
７７2 において隣接する側に、同様にＳｉをドープした
第２のｎ型拡散領域７１2 が、それぞれソース領域およ
びドレイン領域として、いずれも基板７１にまで到達す
るように形成される。さらに、前記層状構造体７００上
には、前記拡散領域７１1 上に、前記高抵抗層７７の側
壁面７７1 から離間して、ＡｕＧｅ／Ａｕ構造を有する
オーミック電極７９1 が、また前記拡散領域７１2 上
に、前記高抵抗層７７の側壁面７７2 から離間して、同
様にＡｕＧｅ／Ａｕ構造を有するオーミック電極７９2
が、それぞれソース電極およびドレイン電極として形成
される。
【００２８】さらに、前記側壁面７７1 ，７７2 を含む
前記高抵抗層７７の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜８０により覆われ
る。かかる構成においても、前記ソース電極７９1 は高
抵抗層７７から離間して形成されており、ソース電極７
９1 からゲート電極７８へのリーク電流が効果的に抑圧
される。
前記高抵抗層７７の露出表面は、厚さが３００ｎｍ程度
のＳｉＯ2 あるいはＳｉＮ等の絶縁膜８０により覆われ
る。かかる構成においても、前記ソース電極７９1 は高
抵抗層７７から離間して形成されており、ソース電極７
９1 からゲート電極７８へのリーク電流が効果的に抑圧
される。
【００２９】図９は、図１のドープドチャネルトランジ
スタ３０の一変形例によるトランジスタ３０’の構成を
示す。ただし、先に説明した部分に対応する部分は同一
の参照符号で示し、説明を省略する。図９を参照する
に、本実施例のトランジスタ３０’は先に説明したトラ
ンジスタ３０と実質的に同一であるが、高抵抗層３７の
表面部３７Ｂをｎ型にドープしてある。このようにする
ことにより、前記チャネル層３３へ侵入する空乏層をさ
らに減少させることができ、エンハンスメントモードで
動作するトランジスタが得られる。
スタ３０の一変形例によるトランジスタ３０’の構成を
示す。ただし、先に説明した部分に対応する部分は同一
の参照符号で示し、説明を省略する。図９を参照する
に、本実施例のトランジスタ３０’は先に説明したトラ
ンジスタ３０と実質的に同一であるが、高抵抗層３７の
表面部３７Ｂをｎ型にドープしてある。このようにする
ことにより、前記チャネル層３３へ侵入する空乏層をさ
らに減少させることができ、エンハンスメントモードで
動作するトランジスタが得られる。
【００３０】以上、本発明を好ましい実施例について説
明したが、本発明は上記の実施例に限定されるものでは
なく、特許請求の範囲に記載した要旨内において様々な
変形・変更が可能である。
明したが、本発明は上記の実施例に限定されるものでは
なく、特許請求の範囲に記載した要旨内において様々な
変形・変更が可能である。
【００３１】
【発明の効果】請求項１，２記載の本発明の特徴によれ
ば、キャリアを通過させるチャネル層と、前記チャネル
層中にキャリアを注入するソース電極と、前記チャネル
層中を通過したキャリアを回収するドレイン電極と、前
記チャネル層上、前記ソース電極と前記ドレイン電極と
の間に形成された高抵抗層と、前記高抵抗層に設けられ
た開口内に形成され、前記チャネル層を通過するキャリ
アを制御するゲート電極とを備えた電界効果トランジス
タにおいて、前記高抵抗層の少なくとも第１の側壁面
が、前記ソース電極から離間するように構成することに
より、前記ソース電極から前記高抵抗層を通って前記ソ
ース電極に至る電流路が遮断され、ソース電極からゲー
ト電極へのリーク電流が抑圧される。かかるリーク電流
の抑圧は、ソース電極とドレイン電極の間隔が短い場合
にも有効であり、その結果、本発明では、同時に電界効
果トランジスタのソース抵抗を減少させ、高周波動作特
性を向上させることができる。
ば、キャリアを通過させるチャネル層と、前記チャネル
層中にキャリアを注入するソース電極と、前記チャネル
層中を通過したキャリアを回収するドレイン電極と、前
記チャネル層上、前記ソース電極と前記ドレイン電極と
の間に形成された高抵抗層と、前記高抵抗層に設けられ
た開口内に形成され、前記チャネル層を通過するキャリ
アを制御するゲート電極とを備えた電界効果トランジス
タにおいて、前記高抵抗層の少なくとも第１の側壁面
が、前記ソース電極から離間するように構成することに
より、前記ソース電極から前記高抵抗層を通って前記ソ
ース電極に至る電流路が遮断され、ソース電極からゲー
ト電極へのリーク電流が抑圧される。かかるリーク電流
の抑圧は、ソース電極とドレイン電極の間隔が短い場合
にも有効であり、その結果、本発明では、同時に電界効
果トランジスタのソース抵抗を減少させ、高周波動作特
性を向上させることができる。
【００３２】請求項３，４，７記載の本発明の特徴によ
れば、前記高抵抗層を前記チャネル層に対してエピタキ
シャルに形成することにより、また前記チャネル層の一
部に、前記ソース電極および前記ドレイン電極に対応し
て第１および第２の拡散領域をそれぞれ形成し、前記ソ
ース電極を、前記第１の拡散領域にコンタクトし、しか
も前記第１の側壁面から離間したソース電極より構成
し、前記ドレイン電極を、前記第２の拡散領域にコンタ
クトし、しかも前記第２の側壁面から離間したドレイン
電極より構成し、さらに前記第１の拡散領域を、前記チ
ャネル層中、前記ソース電極と前記第１の側壁面との間
の領域にも形成し、また前記第２の拡散領域を、前記チ
ャネル層中、前記ドレイン電極と前記第２の側壁面との
間の領域にも形成することにより、ゲート電極へのリー
クが抑圧された、エンハンスメントモードの電界効果ト
ランジスタを形成できる。特に請求項７に記載したよう
に、前記高抵抗層の表面部分のみをドーピングすること
により、チャネル層への表面空乏層の影響を除去でき
る。
れば、前記高抵抗層を前記チャネル層に対してエピタキ
シャルに形成することにより、また前記チャネル層の一
部に、前記ソース電極および前記ドレイン電極に対応し
て第１および第２の拡散領域をそれぞれ形成し、前記ソ
ース電極を、前記第１の拡散領域にコンタクトし、しか
も前記第１の側壁面から離間したソース電極より構成
し、前記ドレイン電極を、前記第２の拡散領域にコンタ
クトし、しかも前記第２の側壁面から離間したドレイン
電極より構成し、さらに前記第１の拡散領域を、前記チ
ャネル層中、前記ソース電極と前記第１の側壁面との間
の領域にも形成し、また前記第２の拡散領域を、前記チ
ャネル層中、前記ドレイン電極と前記第２の側壁面との
間の領域にも形成することにより、ゲート電極へのリー
クが抑圧された、エンハンスメントモードの電界効果ト
ランジスタを形成できる。特に請求項７に記載したよう
に、前記高抵抗層の表面部分のみをドーピングすること
により、チャネル層への表面空乏層の影響を除去でき
る。
【００３３】請求項５，６記載の本発明の特徴によれ
ば、前記チャネル層上に、前記チャネル層のバンドギャ
ップよりも大きいバンドギャップを有するバリア層をエ
ピタキシャルに形成し、前記高抵抗層を前記バリア層上
に形成し、さらに前記チャネル層を、通過するキャリア
の極性の導電型のドーパントを含み、また前記バリア層
を実質的にドーパントを含まないように形成することに
より、ゲート電極へのリーク電流を効果的に抑圧できる
ドープドチャネルトランジスタが得られる。
ば、前記チャネル層上に、前記チャネル層のバンドギャ
ップよりも大きいバンドギャップを有するバリア層をエ
ピタキシャルに形成し、前記高抵抗層を前記バリア層上
に形成し、さらに前記チャネル層を、通過するキャリア
の極性の導電型のドーパントを含み、また前記バリア層
を実質的にドーパントを含まないように形成することに
より、ゲート電極へのリーク電流を効果的に抑圧できる
ドープドチャネルトランジスタが得られる。
【００３４】請求項８記載の本発明の特徴によれば、前
記チャネル層を、実質的にドーパントを含まないよう
に、また前記バリア層を、前記チャネル層を通過するキ
ャリアの極性の導電型のドーパントを含み、さらに前記
チャネル層中に前記バリア層との境界面に沿って２次元
キャリアガスが形成されるように形成することにより、
ゲート電極へのリーク電流が少ないＨＥＭＴが得られ
る。
記チャネル層を、実質的にドーパントを含まないよう
に、また前記バリア層を、前記チャネル層を通過するキ
ャリアの極性の導電型のドーパントを含み、さらに前記
チャネル層中に前記バリア層との境界面に沿って２次元
キャリアガスが形成されるように形成することにより、
ゲート電極へのリーク電流が少ないＨＥＭＴが得られ
る。
【００３５】請求項９記載の本発明の特徴によれば、前
記チャネル層を、通過するキャリアの極性の導電型のド
ーパントを含むことように形成することにより、ゲート
電極へのリーク電流が少ないＭＥＳＦＥＴが得られる。
請求項１０記載の本発明の特徴によれば、電界効果トラ
ンジスタを製造する際に、チャネル層を含む半導体層状
構造体上に、実質的にドーパントを含まない高抵抗半導
体層を、エピタキシャルに成長する工程と、前記高抵抗
半導体層上に、前記電界効果トランジスタのチャネル領
域に対応して、レジストパターンを形成する工程と、前
記レジストパターンをマスクに前記高抵抗半導体層をパ
ターニングし、第１の側壁面と、これに対向する第２の
側壁面とにより画成された高抵抗パターンを形成する工
程と、前記レジストパターンをマスクに、前記半導体層
状構造体中にドーパントを導入し、前記高抵抗パターン
の前記第１の側壁面に隣接してソース領域を、また前記
高抵抗パターンの前記第２の側壁面に隣接して、ドレイ
ン領域を形成する工程と、前記ソース領域およびドレイ
ン領域上に、それぞれソース電極およびドレイン電極を
形成する工程とを行うことにより、ゲート電極への前記
高抵抗層中を通るリーク電流の電流路が効果的に遮断さ
れ、同時にソース−ドレイン領域間の間隔を短縮するこ
とが出来、その結果ソース抵抗の低い高速電界効果トラ
ンジスタを製造することが可能になる。
記チャネル層を、通過するキャリアの極性の導電型のド
ーパントを含むことように形成することにより、ゲート
電極へのリーク電流が少ないＭＥＳＦＥＴが得られる。
請求項１０記載の本発明の特徴によれば、電界効果トラ
ンジスタを製造する際に、チャネル層を含む半導体層状
構造体上に、実質的にドーパントを含まない高抵抗半導
体層を、エピタキシャルに成長する工程と、前記高抵抗
半導体層上に、前記電界効果トランジスタのチャネル領
域に対応して、レジストパターンを形成する工程と、前
記レジストパターンをマスクに前記高抵抗半導体層をパ
ターニングし、第１の側壁面と、これに対向する第２の
側壁面とにより画成された高抵抗パターンを形成する工
程と、前記レジストパターンをマスクに、前記半導体層
状構造体中にドーパントを導入し、前記高抵抗パターン
の前記第１の側壁面に隣接してソース領域を、また前記
高抵抗パターンの前記第２の側壁面に隣接して、ドレイ
ン領域を形成する工程と、前記ソース領域およびドレイ
ン領域上に、それぞれソース電極およびドレイン電極を
形成する工程とを行うことにより、ゲート電極への前記
高抵抗層中を通るリーク電流の電流路が効果的に遮断さ
れ、同時にソース−ドレイン領域間の間隔を短縮するこ
とが出来、その結果ソース抵抗の低い高速電界効果トラ
ンジスタを製造することが可能になる。
【００３６】請求項１１記載の本発明の特徴によれば、
電界効果トランジスタを製造する際に、チャネル層を含
む半導体層状構造体上に、実質的にドーパントを含まな
い高抵抗半導体層を、エピタキシャルに成長する工程
と、前記高抵抗半導体層上に、前記電界効果トランジス
タのチャネル領域に対応して、レジストパターンを形成
する工程と、前記レジストパターンをマスクに、前記半
導体層状構造体中にドーパントを導入し、前記レジスト
パターンの一の側に隣接してソース領域を、また前記レ
ジストパターンの他の側に隣接して、ドレイン領域を形
成する工程と、前記ソース領域およびドレイン領域の形
成の後、前記レジストパターンをマスクに前記高抵抗半
導体層をパターニングし、第１の側壁面と、これに対向
する第２の側壁面とにより画成された高抵抗パターンを
形成する工程と、前記ソース領域およびドレイン領域上
に、それぞれソース電極およびドレイン電極を形成する
工程とを実行することにより、ゲート電極への前記高抵
抗半導体層を通るリーク電流の電流路が効果的に遮断さ
れ、しかも前記チャネル層とゲート電極との距離を接近
させることができ、ゲート長が短い場合にもショートチ
ャネル効果が少ない高速電界効果トランジスタが得られ
る。
電界効果トランジスタを製造する際に、チャネル層を含
む半導体層状構造体上に、実質的にドーパントを含まな
い高抵抗半導体層を、エピタキシャルに成長する工程
と、前記高抵抗半導体層上に、前記電界効果トランジス
タのチャネル領域に対応して、レジストパターンを形成
する工程と、前記レジストパターンをマスクに、前記半
導体層状構造体中にドーパントを導入し、前記レジスト
パターンの一の側に隣接してソース領域を、また前記レ
ジストパターンの他の側に隣接して、ドレイン領域を形
成する工程と、前記ソース領域およびドレイン領域の形
成の後、前記レジストパターンをマスクに前記高抵抗半
導体層をパターニングし、第１の側壁面と、これに対向
する第２の側壁面とにより画成された高抵抗パターンを
形成する工程と、前記ソース領域およびドレイン領域上
に、それぞれソース電極およびドレイン電極を形成する
工程とを実行することにより、ゲート電極への前記高抵
抗半導体層を通るリーク電流の電流路が効果的に遮断さ
れ、しかも前記チャネル層とゲート電極との距離を接近
させることができ、ゲート長が短い場合にもショートチ
ャネル効果が少ない高速電界効果トランジスタが得られ
る。
【図１】本発明の第１実施例によるドープドチャネルト
ランジスタの構成を示す図である。
ランジスタの構成を示す図である。
【図２】（Ａ），（Ｂ）は、図１のトランジスタの動作
特性を、図１１のトランジスタの動作特性と比較して示
す図である。
特性を、図１１のトランジスタの動作特性と比較して示
す図である。
【図３】（Ａ），（Ｂ）は、図２（Ａ），（Ｂ）中の構
造パラメータＬｓの定義を示す図である。
造パラメータＬｓの定義を示す図である。
【図４】（Ａ），（Ｂ）は、本発明の第２実施例によ
る、図１のドープドチャネルトランジスタの製造方法を
説明する図（その１）である。
る、図１のドープドチャネルトランジスタの製造方法を
説明する図（その１）である。
【図５】（Ｃ），（Ｄ）は、本発明の第２実施例によ
る、図１のドープドチャネルトランジスタの製造方法を
説明する図（その２）である。
る、図１のドープドチャネルトランジスタの製造方法を
説明する図（その２）である。
【図６】（Ａ），（Ｂ）は、本発明の第３実施例によ
る、図１のドープドチャネルトランジスタの製造方法を
説明する図である。
る、図１のドープドチャネルトランジスタの製造方法を
説明する図である。
【図７】本発明の第４実施例によるＭＥＳＦＥＴの構成
を示す図である。
を示す図である。
【図８】本発明の第５実施例によるＨＥＭＴの構成を示
す図である。
す図である。
【図９】図１のドープドチャネルトランジスタの一変形
例を示す図である。
例を示す図である。
【図１０】従来の化合物半導体電界効果トランジスタの
構成を示す図である。
構成を示す図である。
【図１１】別の従来の化合物半導体電界効果トランジス
タの構成を示す図である。
タの構成を示す図である。
１０，１０’．３０，３０’ドープドチャネルトランジ
スタ １１，３１，５１，７１ 半絶縁性基板 ３２，５２，７２ バッファ層 １２，３３，５３，７３ チャネル層 １３，３４ バリア層 １４，３５，５４，７５ スペーサ層 １５，３６，５５，７６ エッチングストッパ層 １６，３７，５６，７７ 高抵抗層 １６Ａ，３７Ａ，５６Ａ，７７Ａ コンタクトホール １７，４０，５９，８０ 絶縁層 １８，３８，５７，７８ ゲート電極 １９Ａ，１９Ｂ，３１1 ．３１2 ，５１1 ，５１2 ，７
１1 ，７１2 拡散領域 ２０Ａ，２０Ｂ，３９1 ，３９2 ，５８1 ，５８2 ，７
９1 ，７９2 オーミック電極 ７４ 電子供給層 ３００，５００，７００ 半導体層状構造体
スタ １１，３１，５１，７１ 半絶縁性基板 ３２，５２，７２ バッファ層 １２，３３，５３，７３ チャネル層 １３，３４ バリア層 １４，３５，５４，７５ スペーサ層 １５，３６，５５，７６ エッチングストッパ層 １６，３７，５６，７７ 高抵抗層 １６Ａ，３７Ａ，５６Ａ，７７Ａ コンタクトホール １７，４０，５９，８０ 絶縁層 １８，３８，５７，７８ ゲート電極 １９Ａ，１９Ｂ，３１1 ．３１2 ，５１1 ，５１2 ，７
１1 ，７１2 拡散領域 ２０Ａ，２０Ｂ，３９1 ，３９2 ，５８1 ，５８2 ，７
９1 ，７９2 オーミック電極 ７４ 電子供給層 ３００，５００，７００ 半導体層状構造体
Claims (11)
- 【請求項１】 キャリアを通過させるチャネル層と、前
記チャネル層中にキャリアを注入するソース電極と、前
記チャネル層中を通過したキャリアを回収するドレイン
電極と、前記チャネル層上、前記ソース電極と前記ドレ
イン電極との間に形成された高抵抗層と、前記高抵抗層
に設けらた開口内に形成され、前記チャネル層を通過す
るキャリアを制御するゲート電極とを備えた電界効果ト
ランジスタにおいて、 前記高抵抗層は、前記ソース電極の側の第１の側壁面
と、前記ドレイン電極の側の第２の側壁面とにより画成
されており、 少なくとも前記第１の側壁面は、前記ソース電極から離
間していることを特徴とする電界効果トランジスタ。 - 【請求項２】 さらに、前記第２の側壁面も前記ドレイ
ン電極から離間していることを特徴とする請求項１記載
の電界効果トランジスタ。 - 【請求項３】 前記高抵抗層は、前記チャネル層に対し
てエピタキシャルに形成されていることを特徴とする請
求項１または２記載の電界効果トランジスタ。 - 【請求項４】 前記チャネル層の一部には、前記ソース
電極および前記ドレイン電極に対応して第１および第２
の拡散領域がそれぞれ形成され、前記ソース電極は、前
記第１の拡散領域にコンタクトし、しかも前記第１の側
壁面から離間したソース電極を含み、前記ドレイン電極
は、前記第２の拡散領域にコンタクトし、しかも前記第
２の側壁面から離間したドレイン電極を含み、前記第１
の拡散領域は、前記チャネル層中、前記ソース電極と前
記第１の側壁面との間の領域にも形成されており、前記
第２の拡散領域は、前記チャネル層中、前記ドレイン電
極と前記第２の側壁面との間の領域にも形成されている
ことを特徴とする請求項１〜３のうち、いずれか一項記
載の電界効果トランジスタ。 - 【請求項５】 前記チャネル層上には、前記チャネル層
のバンドギャップよりも大きいバンドギャップを有する
バリア層がエピタキシャルに形成されており、前記高抵
抗層は、前記バリア層の上に形成されていることを特徴
とする請求項１〜４のうち、いずれか一項記載の電界効
果トランジスタ。 - 【請求項６】 前記チャネル層は、通過するキャリアの
極性の導電型のドーパントを含み、前記バリア層は実質
的にドーパントを含まないことを特徴とする請求項５記
載の電界効果トランジスタ。 - 【請求項７】 前記チャネル層は、通過するキャリアの
極性の導電型のドーパントを含み、前記高抵抗層は、そ
の表面部分を除いて実質的にドーパントを含まないこと
を特徴とする請求項５記載の電界効果トランジスタ。 - 【請求項８】 前記チャネル層は、実質的にドーパント
を含まず、前記バリア層は前記チャネル層を通過するキ
ャリアの極性の導電型のドーパントを含み、前記チャネ
ル層中には、前記バリア層との境界面に沿って２次元キ
ャリアガスが形成されることを特徴とする請求項５記載
の電界効果トランジスタ。 - 【請求項９】 前記チャネル層は、通過するキャリアの
極性の導電型のドーパントを含むことを特徴とする、請
求項１〜４のうち、いずれか一項記載の電界効果トラン
ジスタ。 - 【請求項１０】 電界効果トランジスタの製造方法にお
いて、 チャネル層を含む半導体層状構造体上に、実質的にドー
パントを含まない高抵抗半導体層を、エピタキシャルに
成長する工程と、 前記高抵抗半導体層上に、前記電界効果トランジスタの
チャネル領域に対応して、レジストパターンを形成する
工程と、 前記レジストパターンをマスクに前記高抵抗半導体層を
パターニングし、第１の側壁面と、これに対向する第２
の側壁面とにより画成された高抵抗パターンを形成する
工程と、 前記レジストパターンをマスクに、前記半導体層状構造
体中にドーパントを導入し、前記高抵抗パターンの前記
第１の側壁面に隣接してソース領域を、また前記高抵抗
パターンの前記第２の側壁面に隣接して、ドレイン領域
を形成する工程と、 前記ソース領域およびドレイン領域上に、それぞれソー
ス電極およびドレイン電極を形成する工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。 - 【請求項１１】 電界効果トランジスタの製造方法にお
いて、 チャネル層を含む半導体層状構造体上に、実質的にドー
パントを含まない高抵抗半導体層を、エピタキシャルに
成長する工程と、 前記高抵抗半導体層上に、前記電界効果トランジスタの
チャネル領域に対応して、レジストパターンを形成する
工程と、 前記レジストパターンをマスクに、前記半導体層状構造
体中にドーパントを導入し、前記レジストパターンの一
の側に隣接してソース領域を、また前記レジストパター
ンの他の側に隣接して、ドレイン領域を形成する工程
と、 前記ソース領域およびドレイン領域の形成の後、前記レ
ジストパターンをマスクに前記高抵抗半導体層をパター
ニングし、第１の側壁面と、これに対向する第２の側壁
面とにより画成された高抵抗パターンを形成する工程
と、 前記ソース領域およびドレイン領域上に、それぞれソー
ス電極およびドレイン電極を形成する工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205051A JPH1154527A (ja) | 1997-07-30 | 1997-07-30 | 電界効果トランジスタおよびその製造方法 |
| US08/998,894 US5900641A (en) | 1997-07-30 | 1997-12-29 | Field effect semiconductor device having a reduced leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205051A JPH1154527A (ja) | 1997-07-30 | 1997-07-30 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154527A true JPH1154527A (ja) | 1999-02-26 |
Family
ID=16500643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205051A Pending JPH1154527A (ja) | 1997-07-30 | 1997-07-30 | 電界効果トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5900641A (ja) |
| JP (1) | JPH1154527A (ja) |
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-
1997
- 1997-07-30 JP JP9205051A patent/JPH1154527A/ja active Pending
- 1997-12-29 US US08/998,894 patent/US5900641A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5900641A (en) | 1999-05-04 |
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