WO2012029291A1 - 半導体基板および絶縁ゲート型電界効果トランジスタ - Google Patents

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住友化学株式会社
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a semiconductor substrate and an insulated gate field effect transistor.
  • P-HEMT pseudomorphic high electron mobility transistor
  • HEMT high electron mobility transistor
  • a P-HEMT having a Schottky gate structure or a pn junction gate structure is often used for a high-frequency communication element by taking advantage of its high mobility characteristics.
  • Patent Document 1 and Patent Document 2 disclose an epitaxial substrate for P-HEMT.
  • an InGaAs layer is adopted as the strain channel layer
  • an AlGaAs layer is adopted as the electron supply layer on the front side and the back side.
  • Patent Document 1 describes that the In composition of the strained channel layer is 0.25 or more. Further, by optimizing the In composition and film thickness of the strained channel layer, the electron mobility at 300 K of the strained channel layer is 8300 cm 2 / V ⁇ s or more (the specified maximum value is 8990 cm 2 / V ⁇ s). It is described that it becomes.
  • Patent Document 2 describes that by optimizing the In composition and the film thickness of the strained channel layer, the emission peak wavelength at 77K of the strained channel layer is 1030 nm or more (the maximum specified value is 1075 nm). Yes.
  • the electron mobility is measured by Hall measurement (Van der Pauw method).
  • Patent Document 3 discloses an insulator-compound semiconductor interface structure.
  • the insulator-compound semiconductor interface structure includes a compound semiconductor, a spacer layer disposed on the surface of the compound semiconductor, and an insulating layer disposed on the spacer layer.
  • the spacer layer has a band gap of the compound semiconductor. It discloses a semiconductor material having a wider band gap.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-207473
  • Patent Document 3 Japanese Patent Application Laid-Open No. 10-275806
  • An object of the present invention is to provide a technology capable of realizing good transistor performance with improved channel layer carrier mobility and reduced influence of interface states in an insulated gate (MIS) P-HEMT structure. There is.
  • a base substrate, a first crystal layer, and an insulating layer are included, and the base substrate, the first crystal layer, and the insulating layer are a base substrate, the first crystal layer, located in the order of the insulating layer, providing a first crystal layer, a semiconductor substrate made possible pseudo-lattice-matched to GaAs or AlGaAs in x Ga 1-x As (0.35 ⁇ x ⁇ 0.43) To do.
  • the first crystal layer is a layer applicable to the channel layer of the field effect transistor
  • the insulating layer is a layer applicable to the gate insulating layer of the field effect transistor.
  • the base substrate may be a substrate including at least one of GaAs or AlGaAs.
  • the semiconductor substrate may further include a buffer layer positioned between the base substrate and the first crystal layer.
  • the buffer layer may be a layer containing at least one of GaAs or AlGaAs.
  • the peak wavelength of photoluminescence emission at 77K of the first crystal layer may be greater than 1070 nm.
  • the first crystal layer preferably has a peak wavelength greater than 1080 nm, and more preferably has a peak wavelength greater than 1100 nm.
  • the semiconductor substrate may further include a second crystal layer located between the first crystal layer and the insulating layer. In this case, the second crystal layer is made of a Group 3-5 compound semiconductor having a larger forbidden band than the first crystal layer.
  • the second crystal layer may be made of In y Ga 1-y P (0 ⁇ y ⁇ 1) capable of pseudo-lattice matching with GaAs or AlGaAs, and Al z Ga 1-z As (0 ⁇ z ⁇ 1).
  • the semiconductor substrate may further include a spacer layer located between the second crystal layer and the first crystal layer.
  • the spacer layer has a first structure in which a crystal layer made of GaAs and a crystal layer made of Al m Ga 1-m As (0 ⁇ m ⁇ 1), and a crystal layer made of GaAs or Al It has any structure selected from the second structure which is a single layer of a crystal layer made of m Ga 1-m As (0 ⁇ m ⁇ 1).
  • the second crystal layer may be in contact with the insulating layer.
  • an insulated gate field effect comprising the semiconductor substrate of the first aspect, wherein the first crystal layer in the semiconductor substrate is a channel layer, and the insulating layer in the semiconductor substrate is a gate insulating layer.
  • a transistor is provided.
  • a growth substrate made of a high resistance semi-insulating GaAs single crystal is prepared.
  • a GaAs substrate manufactured by an LEC (Liquid Encapsulated Czochralski) method, a VB (Vertical Bridgman) method, a VGF (Vertical Gradient Freezing) method, or the like is preferable, but is not limited thereto.
  • a growth substrate manufactured by any method is prepared with a tilt of about 0.05 ° to 10 ° from one crystallographic plane orientation.
  • degreasing cleaning, etching, washing with water and drying treatment may be performed. Then, the growth substrate is placed on a heating stage of a known crystal growth furnace and heating is started. You may substitute the inside of a furnace with high purity hydrogen etc. before a heating start.
  • arsenic source gas is usually introduced into the growth furnace. For example, when a GaAs layer is grown, a gallium source gas is introduced after the arsenic source gas. Further, when the AlGaAs layer is grown, a gallium source and an aluminum source are introduced in addition to the introduction of the arsenic source.
  • the channel layer made of InGaAs in addition to the introduction of the arsenic source gas, an indium source material and a gallium source gas are introduced. Further, when the electron supply layer made of n-AlGaAs is grown, a gallium source gas, an aluminum source gas, and an n-type dopant source gas are introduced in addition to the introduction of the arsenic source gas. Also, when growing the InGaP layer, the arsenic material is switched to the phosphorus material, and the indium material and the gallium material are introduced and grown.
  • the desired layered structure is grown by controlling the supply of each raw material for a predetermined time. Finally, the supply of each raw material is stopped to stop crystal growth, and after cooling, the epitaxial substrate laminated as described above is taken out of the furnace to complete the crystal growth.
  • desired compound semiconductor layers such as at least a buffer layer, a channel layer made of InGaAs, an electron supply layer made of n-AlGaAs, and a contact layer are sequentially grown on the growth substrate. To go.
  • triethylgallium is used as the gallium source gas
  • the temperature of the GaAs single crystal substrate as the growth substrate is set to 450 ° C. or higher and 490 ° C.
  • the InGaAs layer is formed in the following range.
  • the growth substrate temperature during the growth of the AlGaAs layer and InGaP layer is about 600 ° C. to 675 ° C.
  • trimethylgallium is used as the gallium source gas.
  • TMA triethylaluminum
  • TMI trimethylindium
  • arsenic trihydride (arsine) is used as the arsenic source gas.
  • Phosphorus trihydride (phosphine) is used as the phosphorus source gas.
  • alkylarsine or alkylphosphine in which hydrogen is substituted with an alkyl group having 1 to 4 carbon atoms can also be used.
  • Disilane gas is used as the n-type dopant source gas.
  • a hydride such as silicon, germanium, tin, sulfur, selenium, or an alkylate having an alkyl group having 1 to 3 carbon atoms can be used.
  • a cross section of a semiconductor substrate 100 is shown.
  • the cross section of the semiconductor substrate 200 is shown.
  • 2 shows a cross section of an insulated gate field effect transistor 300.
  • a cross section of a semiconductor substrate 400 is shown.
  • the cross section of the insulated gate field effect transistor 500 is shown. 7 is a graph obtained by experiments to determine the relationship (CV characteristics) of the gate capacitance with respect to the gate voltage of the insulated gate field effect transistor 500.
  • the CV characteristics are shown when simulated under the assumption of an ideal state where no interface state exists at the MOS interface of the insulated gate field effect transistor 500. It is the figure which simulated the depth profile of the electron density, and shows when the gate voltage is 0V. It is the figure which simulated the depth profile of electron density, and shows when the gate voltage is + 1.2V.
  • FIG. 1 shows an example of a cross section of the semiconductor substrate 100.
  • the semiconductor substrate 100 includes a base substrate 102, a first crystal layer 104, and an insulating layer 106.
  • the base substrate 102, the first crystal layer 104, and the insulating layer 106 are positioned in the order of the base substrate 102, the first crystal layer 104, and the insulating layer 106.
  • the first crystal layer 104 can be applied to a channel layer of a field effect transistor
  • the insulating layer 106 can be applied to a gate insulating layer of the field effect transistor.
  • any material and structure can be selected for the base substrate 102 as long as an epitaxial layer for P-HEMT can be formed thereon. That is, silicon, a Group 3-5 compound semiconductor, sapphire, or the like can be selected as the material of the base substrate 102, and a single crystal, polycrystal, or amorphous (amorphous) can be selected as the structure of the base substrate 102.
  • silicon, a Group 3-5 compound semiconductor, sapphire, or the like can be selected as the material of the base substrate 102
  • a single crystal, polycrystal, or amorphous (amorphous) can be selected as the structure of the base substrate 102.
  • InGaAs is selected as the channel layer of the P-HEMT structure and GaAs or AlGaAs is selected as the crystal layer heterojunction with the channel layer, it is appropriate to use a GaAs single crystal substrate as the base substrate 102.
  • a buffer layer may be formed between the base substrate 102 and the first crystal layer 104.
  • the buffer layer includes a GaAs layer, an AlGaAs layer, or a superlattice layer of GaAs and AlGaAs.
  • the first crystal layer 104 is formed of In x Ga 1-x As that can lattice match or pseudo lattice match with GaAs or AlGaAs.
  • x is the In composition of the first crystal layer 104, and the In composition x satisfies the condition of 0.35 ⁇ x ⁇ 0.43.
  • InGaAs included in the first crystal layer 104 is lattice-matched or pseudo-lattice-matched to, for example, GaAs or AlGaAs included in the base substrate 102 or the buffer layer described above.
  • the In composition x is generally set to 0.3 or less, typically about 0.25. Met.
  • the carrier mobility can be increased when the first crystal layer 104 is used as the channel layer. it can.
  • the In composition x by setting the In composition x to 0.35 or more, preferably 0.36 or more, the carrier mobility can be increased when the first crystal layer 104 is used as the channel layer. it can.
  • the In composition x is larger than about 0.45, the InGaAs crystallinity is lowered and the carrier mobility is greatly lowered, which is not preferable. If the In composition x is increased, the thickness of the InGaAs layer needs to be reduced in order to maintain a pseudo-lattice matching state with GaAs or AlGaAs. Increasing the In composition x to about 0.45 is not preferable for using the first crystal layer 104 as the channel layer because the electron affinity does not increase due to the quantum effect.
  • the adverse effect of the MOS interface state when the channel electron density in the insulated gate P-HEMT structure is modulated by the gate voltage is reduced, and as a result, the carrier mobility of the channel layer increases. Will be described in detail later.
  • the material and structure thereof are arbitrary.
  • the material of the insulating layer 106 includes Al 2 O 3 , HfO 2 , SiO 2 , Si 3 N 4, and the like, and the structure of the insulating layer 106 includes single crystal, polycrystal, or amorphous (amorphous).
  • the insulating layer 106 is preferably made of a high dielectric constant material such as Al 2 O 3 or HfO 2 .
  • a method for forming the insulating layer 106 vacuum deposition, sputtering, thermal CVD (Thermal Chemical Vapor Deposition), PCVD (Plasma Chemical Vapor Deposition), CATCVD (Catalytic Chemical Vapor Deposition), MOCVD, MBE (Molecular (Beam Epitaxy) method is mentioned, but ALD (Atomic Layer Deposition) method is particularly preferable from the viewpoint of reducing the interface state.
  • a second crystal layer may be provided between the first crystal layer 104 and the insulating layer 106.
  • the second crystal layer is made of a Group 3-5 compound semiconductor having a larger forbidden band than the first crystal layer 104.
  • the second crystal layer may be made of In y Ga 1-y P (0 ⁇ y ⁇ 1) capable of pseudo-lattice matching with GaAs or AlGaAs, and Al z capable of lattice matching or pseudo-lattice matching with GaAs or AlGaAs. It may be made of Ga 1-z As (0 ⁇ z ⁇ 1).
  • the Fermi level of the first crystal layer 104 can be adjusted, and the influence of the interface state formed at the interface between the insulating layer 106 and the semiconductor can be reduced.
  • an AlGaAs layer or a doped layer in which a part of the GaAs layer is doped with an impurity can be given.
  • the doping layer can function as a threshold adjustment layer that adjusts the threshold voltage of the FET by activating the doped impurities near room temperature to generate space charges.
  • a spacer layer may be further provided between the second crystal layer and the first crystal layer 104.
  • the spacer layer may be a stacked structure of a crystal layer made of GaAs and a crystal layer made of Al m Ga 1-m As (0 ⁇ m ⁇ 1).
  • examples of the spacer layer include a single layer configuration of a crystal layer made of GaAs or a crystal layer made of Al m Ga 1-m As (0 ⁇ m ⁇ 1).
  • Examples of the spacer layer include a non-doped AlGaAs layer or a GaAs layer.
  • a spacer layer and a doping layer may be formed between the first crystal layer 104 and the buffer layer.
  • the second crystal layer may be in contact with the insulating layer 106.
  • aluminum oxide is preferably present in a region of the insulating layer 106 that is in contact with the second crystal layer. That is, the region of the insulating layer 106 is preferably made of aluminum oxide. By using aluminum oxide for the region, the density of interface states formed at the interface between the insulating layer 106 and the second crystal layer can be reduced.
  • FIG. 2 shows a cross section of the semiconductor substrate 200.
  • the semiconductor substrate 200 can be used for manufacturing an insulated gate field effect transistor.
  • the semiconductor substrate 200 includes a buffer layer 202, a doping layer 204, a first spacer layer 206, a second spacer layer 208, a first crystal layer 104, a third spacer layer 210, a fourth spacer layer 212, a base substrate 102, A doped layer 214, a non-doped layer 216, and an insulating layer 106 are provided in this order.
  • Examples of the base substrate 102 include a GaAs single crystal substrate.
  • Examples of the buffer layer 202 include a laminated film having a total thickness of about 800 nm in which a non-doped AlGaAs layer and a non-doped GaAs layer are laminated.
  • An example of the doping layer 204 is an n-type AlGaAs layer doped with an n-type dopant. Si atom is mentioned as an n-type dopant.
  • Examples of the first spacer layer 206 and the fourth spacer layer 212 include a non-doped AlGaAs layer.
  • Examples of the second spacer layer 208 and the third spacer layer 210 include a non-doped GaAs layer.
  • Examples of the first crystal layer 104 include a non-doped In x Ga 1-x As layer (0.35 ⁇ x ⁇ 0.43), and preferably a non-doped In x Ga 1-x As layer (0.36 ⁇ x x ⁇ 0.43).
  • the thickness of the first crystal layer 104 is adjusted according to the In composition x.
  • the thickness of the first crystal layer 104 is desirably 10 nm or less, and is preferably 7 nm or less and 4 nm or more.
  • the first spacer layer 206, the second spacer layer 208, the third spacer layer 210, and the fourth spacer layer 212 can keep the mobility of carriers traveling through the first crystal layer 104 high. However, if the first spacer layer 206, the second spacer layer 208, the third spacer layer 210, and the fourth spacer layer 212 are too thick, the concentration of carriers confined in the first crystal layer 104 is lowered. The thicknesses of the spacer layer 206, the second spacer layer 208, the third spacer layer 210, and the fourth spacer layer 212 are each adjusted to 10 nm or less. Note that part or all of the first spacer layer 206, the second spacer layer 208, the third spacer layer 210, and the fourth spacer layer 212 can be eliminated depending on the required performance of the transistor.
  • Examples of the doping layer 214 include an n-type AlGaAs layer doped with an n-type dopant. Si atom is mentioned as an n-type dopant.
  • the threshold voltage of the FET can be adjusted by adjusting the thickness of the doping layer 214 and the impurity concentration. The thickness and impurity concentration of the doping layer 204 and the doping layer 214 are adjusted together. Depending on the design goals of the FET, either or both of the doping layer 204 and the doping layer 214 can be omitted.
  • the non-doped layer 216 is a non-doped AlGaAs layer.
  • the non-doped layer 216 may be omitted in connection with the fourth spacer layer 212 and the doping layer 214 layer.
  • As the non-doped layer 216 In y Ga 1-y P (0 ⁇ y ⁇ 1) that can be pseudo-lattice matched with GaAs or AlGaAs may be used.
  • the non-doped layer 216 may be capable lattice match or pseudo-lattice matches with GaAs or AlGaAs Al z Ga 1-z As (0 ⁇ z ⁇ 1).
  • the non-doped layer 216 can reduce the influence of the interface state formed at the interface with the insulating layer 106.
  • As the insulating layer 106 for example, an Al 2 O 3 layer formed by an ALD method can be given.
  • the distance between the first crystal layer 104 serving as the channel layer of the FET and the insulating layer 106 serving as the gate electrode of the FET is a parameter related to the mutual conductance of the FET, and the mutual conductance increases as the distance decreases.
  • the gate leakage current, the threshold voltage adjustment and controllability, and the carrier mobility decrease. Etc. are comprehensively taken into consideration, and the film thickness is adjusted to an appropriate value.
  • the buffer layer 202, the doping layer 204, the first spacer layer 206, the second spacer layer 208, the first crystal layer 104, the third spacer layer 210, the fourth spacer layer 212, the doping layer 214, and the non-doped layer 216 are formed by MOCVD. Can be formed.
  • the insulating layer 106 can be formed by an ALD method.
  • the semiconductor substrate 200 can be manufactured as described above.
  • FIG. 3 shows a cross section of an insulated gate field effect transistor 300.
  • the insulated gate field effect transistor 300 can be manufactured using the semiconductor substrate 200.
  • a gate electrode 302 is formed over the insulating layer 106, and a source electrode 304 and a drain electrode 306 are formed with the gate electrode 302 interposed therebetween.
  • the insulating layer 106 in a region where the source electrode 304 and the drain electrode 306 are formed is removed so that each of the source electrode 304 and the drain electrode 306 is electrically coupled to a channel below the gate electrode 302.
  • a contact region 308 and a contact region 310 are formed under the source electrode 304 and the drain electrode 306, respectively, for the purpose of reducing contact resistance.
  • Contact region 308 and contact region 310 can be formed, for example, by implanting impurities and then activating the implanted impurities by heat treatment.
  • an n-type dopant is implanted as an impurity. Examples of the n-type dopant include Si atoms.
  • a part of a crystal layer located in a region where the contact region 308 and the contact region 310 are formed is removed by etching, and a conductive crystal layer is formed in the removed region.
  • Regrowth When an insulated gate field effect transistor that operates as an N-channel type is manufactured, for example, n-type In z Ga 1-z As (0 ⁇ z ⁇ 1) or n-type Si y Ge 1 is used as a conductive crystal layer.
  • -Y layer (0 ⁇ y ⁇ 1).
  • Examples of the regrowth method of the crystal layer include a MOCVD (Metal Organic Chemical Vapor Deposition) method or a CVD method using SiH 4 gas and GeH 4 gas as source gases.
  • FIG. 4 shows a cross section of the semiconductor substrate 400.
  • the semiconductor substrate 400 can be used for manufacturing an insulated gate field effect transistor.
  • the semiconductor substrate 400 includes a buffer layer 202, a doping layer 204, a first spacer layer 206, a second spacer layer 208, a first crystal layer 104, a third spacer layer 210, a fourth spacer layer 212 on the base substrate 102.
  • a doped layer 214, a non-doped layer 216, an etching stopper layer 218, and a contact layer 220 are provided in this order.
  • the base substrate 102, the buffer layer 202, the doping layer 204, the first spacer layer 206, the second spacer layer 208, the first crystal layer 104, the third spacer layer 210, the fourth spacer layer 212, the doping layer 214, and the non-doped layer 216 are This is the same as in the case of FIG.
  • the etching stopper layer 218 examples include an In 0.48 Ga 0.52 P layer.
  • the In 0.48 Ga 0.52 P layer can be formed with a thickness of about 10 nm.
  • the etching stopper layer 218 can be doped with impurity atoms according to the channel type of the insulated gate field effect transistor. Doping impurity atoms in the etching stopper layer 218 can suppress an increase in resistance of the etching stopper layer 218 due to the heterojunction potential barrier.
  • an n-type dopant is doped as an impurity atom.
  • the n-type dopant include Si atoms.
  • the dose amount (impurity concentration) of Si atoms can be adjusted to about 3 ⁇ 10 18 cm ⁇ 3 .
  • the contact layer 220 is a GaAs layer.
  • the GaAs layer can be formed with a thickness of about 100 nm.
  • the contact layer 220 is doped with impurity atoms according to the channel type of the insulated gate field effect transistor.
  • an n-type dopant is doped as an impurity atom.
  • Examples of the n-type dopant include Si atoms.
  • the dose amount (impurity concentration) of Si atoms can be adjusted to about 5 ⁇ 10 18 cm ⁇ 3 .
  • FIG. 5 shows a cross section of an insulated gate field effect transistor 500.
  • the insulated gate field effect transistor 500 can be manufactured from the semiconductor substrate 400 shown in FIG.
  • the insulated gate field effect transistor 500 includes an insulating layer 106 on the non-doped layer 216 and a gate electrode 302 on the insulating layer 106.
  • a source electrode 304 and a drain electrode 306 are provided on the contact layer 220 with the gate electrode 302 interposed therebetween.
  • the insulated gate field effect transistor 500 can be manufactured as follows.
  • the contact layer 220 and the etching stopper layer 218 in the region where the gate electrode 302 is formed (gate electrode formation region) are removed by etching.
  • the etching stopper layer 218 can be used as an etching stopper to perform etching with an accurate depth.
  • an insulating layer 106 is formed on the entire surface.
  • a gate electrode 302 is formed over the insulating layer 106 in the gate electrode formation region.
  • the insulating layer 106 in a region where the source electrode 304 and the drain electrode 306 are formed is removed, and the source electrode 304 and the drain electrode 306 are formed with the gate electrode 302 interposed therebetween.
  • Each of the source electrode 304 and the drain electrode 306 is formed so as to be electrically coupled to a channel below the gate electrode 302.
  • An example of the gate electrode 302 is a Ti / Pt / Au laminated film.
  • the laminated film of Ti / Pt / Au can be formed by a vacuum deposition method.
  • the laminated film of AuGe / Ni / Au can be formed by a vacuum deposition method.
  • the gate electrode 302, the source electrode 304, and the drain electrode 306 can be formed by patterning using a lift-off method.
  • a semiconductor substrate 400 shown in FIG. 4 was produced.
  • As the base substrate 102 a GaAs single crystal substrate was used.
  • a non-doped Al 0.25 Ga 0.75 As layer and a non-doped GaAs layer were formed as a buffer layer 202 with a total thickness of 800 nm.
  • An n-type Al 0.24 Ga 0.76 As layer having a thickness of 5 nm was formed as the doping layer 204 on the buffer layer 202.
  • the n-type dopant was Si atoms, and the impurity concentration was adjusted to 2.31 ⁇ 10 18 cm ⁇ 3 .
  • a non-doped Al 0.24 Ga 0.76 As layer having a thickness of 4 nm was formed as a first spacer layer 206 on the doping layer 204.
  • a non-doped GaAs layer having a thickness of 6 nm was formed on the first spacer layer 206 as the second spacer layer 208.
  • a non-doped In 0.4 Ga 0.6 As layer having a thickness of 5.5 nm was formed as the first crystal layer 104 on the second spacer layer 208.
  • a non-doped GaAs layer having a thickness of 6 nm was formed as the third spacer layer 210 on the first crystal layer 104.
  • a non-doped Al 0.24 Ga 0.76 As layer having a thickness of 4 nm was formed as the fourth spacer layer 212 on the third spacer layer 210.
  • An n-type Al 0.24 Ga 0.76 As layer having a thickness of 10 nm was formed as the doping layer 214 on the fourth spacer layer 212.
  • the n-type dopant was Si atoms and the impurity concentration was adjusted to 3 ⁇ 10 18 cm ⁇ 3 .
  • a non-doped Al 0.24 Ga 0.76 As layer having a thickness of 10 nm was formed as a non-doped layer 216 on the doping layer 214.
  • n-type In 0.24 Ga 0.76 P layer having a thickness of 10 nm was formed as an etching stopper layer 218 on the non-doped layer 216.
  • the n-type dopant was Si atoms and the impurity concentration was adjusted to 3 ⁇ 10 18 cm ⁇ 3 .
  • an n-type GaAs layer having a thickness of 100 nm was formed as a contact layer 220 on the etching stopper layer 218.
  • the n-type dopant was Si atoms, and the impurity concentration was adjusted to 5 ⁇ 10 18 cm ⁇ 3 .
  • the AlGaAs layer, InGaAs layer, GaAs layer, and InGaP layer were formed by MOCVD.
  • TMA trimethylaluminum
  • TMI trimethylindium
  • TMG trimethylgallium
  • TEG triethylgallium
  • arsine AsH 3
  • Phosphine PH 3
  • Disilane Si 2 H 6
  • Si 2 H 6 was used as a source gas for Si atoms.
  • the semiconductor substrate 400 was produced as described above.
  • the insulated gate field effect transistor 500 was manufactured from the semiconductor substrate 400 shown in FIG.
  • the contact layer 220 and the etching stopper layer 218 in the region where the gate electrode 302 is formed (gate electrode formation region) were removed by etching. Thereafter, an Al 2 O 3 layer having a thickness of 12 nm was formed as an insulating layer 106 on the entire surface.
  • the Al 2 O 3 layer was formed by the ALD method.
  • a gate electrode 302 was formed over the insulating layer 106 in the gate electrode formation region.
  • the insulating layer 106 in the region where the source electrode 304 and the drain electrode 306 are formed is removed, and the source electrode 304 and the drain electrode 306 are formed.
  • the source electrode 304 and the drain electrode 306 were formed with the gate electrode 302 interposed therebetween so that each of the source electrode 304 and the drain electrode 306 was electrically coupled to the channel below the gate electrode 302.
  • the gate electrode 302 was formed by forming a Ti / Pt / Au laminated film by a vacuum deposition method and patterning the laminated film by a lift-off method.
  • the source electrode 304 and the drain electrode 306 were formed by forming a laminated film of AuGe / Ni / Au by a vacuum deposition method and patterning the laminated film by a lift-off method.
  • two channels are formed in the insulated gate field effect transistor 500 depending on the gate voltage.
  • One is a first channel formed in the non-doped In 0.4 Ga 0.6 As layer, which is the first crystal layer 104.
  • the other is a second channel formed in the non-doped Al 0.24 Ga 0.76 As layer that is the non-doped layer 216.
  • FIG. 6 is a graph in which the relationship (CV characteristics) of the gate capacitance with respect to the gate voltage of the insulated gate field effect transistor 500 is obtained by experiments.
  • Four types of CV characteristics with measurement frequencies of 1 kHz, 10 kHz, 100 kHz, and 1 MHz are shown.
  • the gate voltage is smaller than about 0.5 V
  • the difference in CV characteristics (frequency dispersion) due to the measurement frequency is not observed, and it can be seen that the carrier density is well modulated by the gate voltage.
  • frequency dispersion occurs, and it can be seen that when the measurement frequency is higher than 100 kHz, the modulation of the carrier density due to the change in the gate voltage is no longer observed.
  • FIG. 7 shows the CV characteristics when simulated under the assumption that no interface state exists at the MOS interface of the insulated gate field effect transistor 500.
  • the thickness of the n-type Al 0.24 Ga 0.76 As layer which is the doping layer 204 was set to 5 nm
  • the n-type dopant was set to Si atoms
  • the impurity concentration was set to 2.30 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of the non-doped Al 0.24 Ga 0.76 As layer that is the first spacer layer 206 was set to 2 nm.
  • the thickness of the non-doped GaAs layer that is the second spacer layer 208 was set to 3 nm.
  • the thickness of the non-doped In 0.4 Ga 0.6 As layer that is the first crystal layer 104 was set to 5.5 nm.
  • the thickness of the non-doped GaAs layer that is the third spacer layer 210 was set to 3 nm.
  • the thickness of the non-doped Al 0.24 Ga 0.76 As layer that is the fourth spacer layer 212 was set to 2 nm.
  • the thickness of the n-type Al 0.24 Ga 0.76 As layer as the doping layer 214 was set to 6 nm, the n-type dopant was set to Si atoms, and the impurity concentration was set to 3 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of the non-doped Al 0.24 Ga 0.76 As layer that is the non-doped layer 216 was set to 14 nm.
  • the band gap energy of the Al 2 O 3 layer that is the insulating layer 106 was set to 6.0 eV, and the relative dielectric constant was set to 7.
  • the work function of the gate electrode 302 was 4.83 eV.
  • the vicinity of the center of the band gap at the interface between the base substrate 102 (GaAs single crystal substrate) and the buffer layer 202 (laminated structure of a non-doped Al 0.25 Ga 0.75 As layer and a non-doped GaAs layer) was pinned to 0V.
  • the simulator used was a one-dimensional Schrodinger-Poisson method. That is, the wave function was described by the Schrödinger equation, the carrier concentration was described by Fermi-Dirac statistics, and the band potential was described by the Poisson equation.
  • FIG. 8 and 9 are diagrams simulating the depth profile (electron density profile) of the electron density at the three quantum levels.
  • FIG. 8 shows that when the gate voltage is 0V, FIG. The time is 4V.
  • 8 and 9 also show the depth profile (Ec) of the energy level at the bottom of the conduction band.
  • the baseline of the electron density profile at each of the three quantum levels, ie, level 1, level 2 and level 3, indicates that the electron density is 0 and indicates the energy level of each level. .
  • the length of the unit scale of electron density (1 ⁇ 10 18 cm ⁇ 3 ) is shown in the upper left part of the drawing.
  • the energy level refers to the scale on the right side of the vertical axis.
  • the scale on the right side of the vertical axis is an energy level based on the Fermi level, and the unit is electron energy (eV).
  • Level 1 is the lowest energy level, and the energy level increases in the order of level 2 and level 3. 8 and 9, the depth 0 to 1200 is the insulating layer 106, the depth 120 to 260 ⁇ is the non-doped layer 216, the depth 260 to 320 ⁇ is the doping layer 214, and the depth 320 to 370 ⁇ is the fourth spacer layer. 212 and the third spacer layer 210, the depth 370 to 425 ⁇ is the first crystal layer 104, the depth 425 to 475 ⁇ is the second spacer layer 208 and the first spacer layer 206, and the depth 475 to 525 ⁇ is the doping layer 204. In addition, a region deeper than 525 mm corresponds to the buffer layer 202.
  • FIG. 10 is a diagram simulating the change of the electron density with respect to the change of the gate voltage for the first channel (denoted as “InGaAs channel” in the figure) and the second channel (denoted as “AlGaAs channel” in the figure). It is.
  • the gate voltage increases from about ⁇ 1.3 V
  • the electron density of the first channel (InGaAs channel) increases.
  • the gate voltage is about 0.5 V
  • the electron density of the first channel (InGaAs channel) becomes saturated and the electron density of the second channel (AlGaAs channel) starts increasing.
  • the total electron density increases monotonically as the gate voltage increases.
  • the frequency dispersion is small and the carrier is modulated normally.
  • the frequency dispersion is large and the typical interface state density is high. Shows high pinning characteristics, and it can be said that the carrier is not normally modulated. That is, it can be said that the cause of the poor carrier modulation is carrier conduction in the non-doped layer 216.
  • the present inventor Considered as follows.
  • FIG. 11A is a diagram plotting the calculated Fermi level at the MOS interface when the gate voltage is changed.
  • the MOS interface is an interface between the non-doped layer 216 and the insulating layer 106.
  • shaft of Fig.11 (a) shows the energy difference from a conduction band lower end as (DELTA) En (eV). The lower the gate voltage, the lower the Fermi level at the MOS interface.
  • FIG. 11B shows the relationship between the interface state density in GaAs and its energy level.
  • the vertical axis indicates the energy difference from the lower end of the conduction band as ⁇ En (eV), and the horizontal axis indicates the interface state density on a logarithmic scale (value is arbitrary).
  • the interface state density decreases as the energy approaches the charge neutral level, and the interface state density is minimized at the charge neutral level.
  • the “charge neutral level” is a level in the semiconductor gap, which is located between a donor-like level near the top of the valence band and an acceptor-like level near the bottom of the conduction band. This is a boundary level where the properties of the valence band and the conduction band are halfway.
  • FIG. 11 (a) and FIG. 11 (b) are arranged with the scale of the vertical axis aligned and the level of the lower end of the conduction band matched.
  • the range of the gate voltage in the case of carrier modulation in the first crystal layer 104 (InGaAs layer) is the range indicated by “InGaAs” in FIG. 11A, and the case of carrier modulation in the non-doped layer 216 (AlGaAs layer).
  • the range of the gate voltage is the range indicated by “AlGaAs” in FIG.
  • ⁇ En corresponding to the range indicated by “InGaAs” (the Fermi level at the MOS interface with reference to the lower end of the conduction band) is closer to the charge neutral level than ⁇ En corresponding to the range indicated by “AlGaAs” and the interface state density is also small. . That is, the channel modulation in the first crystal layer 104 is operated in a state where the influence of the interface state density is less than that in the carrier modulation in the non-doped layer 216, and the first crystal layer 104 is more than the non-doped layer 216. It can be said that the carrier is modulated well in this case because the Fermi level at the MOS interface is operated closer to the charge neutral level.
  • the inventor made the present invention based on the above knowledge.
  • the band gap Eg is decreased. Therefore, in the FET operation in which the channel layer is composed of InGaAs, the Fermi level at the MOS interface can be made closer to the charge neutral level as the In composition of the InGaAs layer is increased. Therefore, the larger the In composition, the more the influence of the interface state is eliminated, and the transistor can be operated as a MOS.
  • the level density in the tail state portion near the band edge is orders of magnitude larger than the level density near the charge neutral level and cannot be ignored. Therefore, as a measure other than the technology for forming the MOS interface with a low interface state density, it is extremely important to prepare a technology for reducing the influence of the existing interface state in practical use of the MOS P-HEMT. is there.
  • FIG. 12 is a graph of experimental results obtained by measuring the electron mobility when the In composition of the first crystal layer 104 is changed by hole measurement (Van der Pauw method).
  • the In composition was in the range of 0.35 to 0.43, the electron mobility was a good value of 9000 (cm 2 / Vs) or more.
  • the In composition was 0.45, the electron mobility significantly decreased to 5500 (cm 2 / Vs). This is considered to be because the lattice mismatch at the hetero interface increases as the In composition increases, and the crystallinity of the first crystal layer 104 decreases.
  • FIG. 13 is an experimental graph showing the relationship between the electron mobility of the first crystal layer 104 and the peak wavelength of photoluminescence emission at 77K.
  • a strong correlation was observed between electron mobility and peak wavelength.
  • the peak wavelength was larger than 1070 nm, the electron mobility became 9000 (cm 2 / Vs) or more.
  • the peak wavelength of photoluminescence emission corresponds to the energy between the ground levels of the quantum well formed by the first crystal layer 104.
  • the quantum level formed in the conduction band corresponds to the fact that the longer the peak wavelength of photoluminescence emission, the higher the electron affinity.
  • the Fermi level at the MOS interface is more charge neutral from the lower end of the conduction band. It will approach the level.
  • the peak wavelength is preferably larger than 1080 nm, and more preferably larger than 1100 nm.
  • FIG. 14 is an experimental graph in which the relationship between the carrier mobility and the charge density of the insulated gate field effect transistor 500 measured by the Split CV method is obtained by experiment. For comparison, the case where the In composition x of the first crystal layer 104 is 0.3 is also shown.
  • the Split CV method is a method of calculating the charge amount of the channel from the capacitance obtained by the CV measurement of the MOSFET and calculating the carrier mobility from the current obtained by the IV measurement by an analysis method based on the gradual channel approximation. Since the mobility trapped at the interface state is affected by the Split CV method, the mobility is generally underestimated from the mobility by the hole measurement (Van der Pauw method). In the experiment according to FIG.
  • the gate length of the insulated gate field effect transistor 500 was 100 ⁇ m and the gate width was 200 ⁇ m.
  • the drain voltage at the time of measurement was 0.05 V, and the gate voltage was changed in the range of ⁇ 2 V to +2 V in steps of 0.05 V.
  • the maximum mobility is as high as about 5000 cm 2 / Vs, and the charge density when the maximum mobility is shown is also about 3 ⁇ 10 12 cm ⁇ 2 .
  • FIG. 15 is an experimental graph in which the relationship between the carrier mobility and the charge density of another insulated gate field effect transistor measured by the Split CV method is obtained by experiment.
  • the insulated gate field effect transistor of FIG. 15 includes an n-type In 0.48 Ga 0.52 P layer of an etching stopper layer 218 between the non-doped layer 216 and the insulating layer 106 in the gate region of the insulated gate field effect transistor 500. Is left with a thickness of 10 nm. Si atoms are doped as an n-type dopant at a concentration of 3 ⁇ 10 18 cm ⁇ 3 . Other configurations and measurement conditions of the Split CV method are the same as those of the insulated gate field effect transistor 500.
  • the case where the In composition x of the first crystal layer 104 is 0.3 is also shown.
  • the maximum mobility is as high as about 7800 cm 2 / Vs, and the charge density when exhibiting the maximum mobility is also as large as about 2 ⁇ 10 12 cm ⁇ 2 . That is, by setting the In composition x of the first crystal layer 104 to 0.4, the transistor performance of the other insulated gate field effect transistor can be improved.
  • the maximum electron transfer is achieved by leaving the n-type In 0.48 Ga 0.52 P layer as the etching stopper layer 218 with a thickness of 10 nm between the non-doped layer 216 and the insulating layer 106.
  • the gate insulating film is preferably formed in contact with the InGaP layer.
  • the n-type In 0.48 Ga 0.52 P layer that is the etching stopper layer 218 is an example of the second crystal layer.
  • FIG. 16 is a diagram simulating the Fermi level (E f ) and the ground level (E 0 ) at the MOS interface when the In composition is changed.
  • Table 1 shows the layer configuration below the gate insulating layer of the MOS transistor and the thickness of each layer in this simulation.
  • the thickness of the i-In x Ga 1-x As layer is adjusted in accordance with the In composition, and the i-In x Ga 1-x As layer of the i-In x Ga 1-x As layer is controlled from the MOS interface regardless of the In composition.
  • the thickness of the i-GaAs layer was adjusted so that the distance to the center was constant.
  • the impurity concentration of the doping layer was also adjusted so that the threshold voltage was + 0.2V.
  • the material of the gate insulating layer was Al 2 O 3 , the band gap energy was 6.0 eV, and the relative dielectric constant was 7.
  • the thickness of the gate insulating layer was 12 nm.
  • a gate electrode is formed on the gate insulating layer, the work function of the gate metal is 4.83 eV, and the gate voltage is + 0.8V. Near the center of the band gap at the interface between the base substrate and the buffer layer (laminated structure of i-GaAs layer and i-Al 0.25 Ga 0.75 As layer) was pinned to 0V.
  • the MOS operation can be performed by bringing the Fermi level close to the charge neutral level, the influence of the interface level at the MOS interface can be reduced, and the carrier mobility in the first crystal layer 104 can be increased. For this reason, the performance of the insulated gate field effect transistor can be improved.
  • the crystal layer formation method is directly on the base substrate 102. It is not restricted to these methods to form.
  • the crystal layer on the base substrate 102 is formed by a method in which the crystal layer is formed on a crystal growth substrate different from the base substrate 102 by an epitaxial growth method, and only the formed crystal layer is transferred onto the base substrate 102. Can be formed.
  • the base substrate 102 As a method of transferring only the crystal layer onto the base substrate 102, a method of peeling the crystal layer formed on the crystal growth substrate by the lift-off method and transferring only the peeled crystal layer onto the base substrate 102, or a crystal layer
  • the crystal growth substrate formed with the base substrate 102 is bonded so that the crystal layer is in contact with the base substrate 102, and the crystal growth substrate and the crystal layer are separated from each other or the crystal growth substrate is removed. Examples include a method of remaining a crystal layer.
  • the base substrate 102 made of a material that cannot be used as an epitaxial growth substrate, such as glass or an organic substance, can be selected.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Base substrate, 104 ... First crystal layer, 106 ... Insulating layer, 200 ... Semiconductor substrate, 202 ... Buffer layer, 204 ... Doping layer 206 ... 1st spacer layer, 208 ... 2nd spacer layer, 210 ... 3rd spacer layer, 212 ... 4th spacer layer, 214 ... Doping layer, 216 ... Non-doped layer 218 ... Etching stopper layer, 220 ... Contact layer, 300 ... Insulated gate field effect transistor, 302 ... Gate electrode, 304 ... Source electrode, 306 ... Drain electrode, 308, 310 ... contact region, 400 ... semiconductor substrate, 500 ... insulated gate field effect transistor, x ... In composition

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Abstract

　ベース基板と、第１結晶層と、絶縁層とを有し、ベース基板、第１結晶層および絶縁層が、ベース基板、第１結晶層、絶縁層の順に位置し、第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｘＧａ１－ｘＡｓ（０．３５≦ｘ≦０．４３）からなる半導体基板を提供する。第１結晶層は、電界効果トランジスタのチャネル層として適用でき、絶縁層は、電界効果トランジスタのゲート絶縁層として適用できる。

Description

半導体基板および絶縁ゲート型電界効果トランジスタ
　本発明は、半導体基板および絶縁ゲート型電界効果トランジスタに関する。
　高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の電子移動度および電子濃度をさらに高める構造として、シュードモルフィック高電子移動度トランジスタ（Ｐ－ＨＥＭＴ）構造がある。そして、ショットキゲート構造またはｐｎ接合ゲート構造のＰ－ＨＥＭＴが、その高移動度特性を生かして、高周波通信素子に多く利用されている。
　特許文献１および特許文献２は、Ｐ－ＨＥＭＴ用のエピタキシャル基板を開示する。当該文献に開示されたエピタキシャル基板においては、歪チャネル層としてＩｎＧａＡｓ層が採用され、フロント側およびバック側の電子供給層としてＡｌＧａＡｓ層が採用されている。特許文献１には、歪チャネル層のＩｎ組成を０．２５以上とすることが記載されている。また、歪チャネル層のＩｎ組成と膜厚を最適化することで、歪チャネル層の３００Ｋにおける電子移動度が８３００ｃｍ２／Ｖ・ｓ以上（明示された最大値は８９９０ｃｍ２／Ｖ・ｓ）になることが記載されている。特許文献２には、歪チャネル層のＩｎ組成と膜厚を最適化することで、歪チャネル層の７７Ｋにおける発光ピーク波長が１０３０ｎｍ以上（明示された最大値は１０７５ｎｍ）になることが記載されている。なお、電子移動度は、ホール測定（Van der Pauw法）により測定されている。また、特許文献３は、絶縁体－化合物半導体の界面構造を開示する。当該絶縁体－化合物半導体界面構造は、化合物半導体と、この化合物半導体の表面上に配置されたスペーサ層と、スペーサ層上に配置された絶縁層とを含み、スペーサ層は、化合物半導体のバンドギャップより広いバンドギャップを有する半導体物質であることを開示している。
　特許文献１　特開２００４－２０７４７１号公報
　特許文献２　特開２００４－２０７４７３号公報
　特許文献３　特開平１０－２７５８０６号公報
　特許文献１あるいは特許文献２に記載のＰ－ＨＥＭＴ構造により、高い電子移動度と高い２次元電子ガス濃度とを得ることができる。より高いゲート耐圧など良好なトランジスタ性能を得るには、特許文献３に示されるような、ＭＩＳ（金属－絶縁体－半導体）型のゲート構造を実現することが望ましい。
　しかしながら、ＭＩＳ型ゲート構造を採用すれば、絶縁体－半導体界面に界面準位が形成されることは避けられない。また、絶縁体－半導体界面における界面準位は、半導体－半導体界面（ヘテロ界面）における界面準位とは異なり、その密度を低減することが困難である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面準位は、界面再結合などによるキャリア消滅の要因にもなり得る。すなわち界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。本発明の目的は、絶縁ゲート型（ＭＩＳ型）のＰ－ＨＥＭＴ構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と、第１結晶層と、絶縁層とを有し、ベース基板、第１結晶層および絶縁層が、ベース基板、第１結晶層、絶縁層の順に位置し、第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｘＧａ１－ｘＡｓ（０．３５≦ｘ≦０．４３）からなる半導体基板を提供する。
　第１結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、絶縁層は、電界効果トランジスタのゲート絶縁層に適用できる層である。ベース基板が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む基板であってよい。半導体基板は、ベース基板と第１結晶層との間に位置するバッファ層をさらに有してよい。この場合、バッファ層が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む層であってよい。
　第１結晶層の７７Ｋにおけるフォトルミネッセンス発光のピーク波長が、１０７０ｎｍより大きいものであってよい。第１結晶層は、当該ピーク波長が１０８０ｎｍより大きいものであることが好ましく、当該ピーク波長が１１００ｎｍより大きいものであることがさらに好ましい。半導体基板は、第１結晶層と絶縁層との間に位置する第２結晶層をさらに有してもよい。この場合、第２結晶層が、第１結晶層より禁制帯幅が大きい３－５族化合物半導体からなる。
　第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１－ｙＰ（０＜ｙ＜１）からなってよく、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＡｌｚＧａ１－ｚＡｓ（０≦ｚ≦１）からなってもよい。
　半導体基板は、第２結晶層と第１結晶層との間に位置するスペーサ層をさらに有してよい。この場合、スペーサ層は、ＧａＡｓからなる結晶層とＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層との積層である第１の構成、および、ＧａＡｓからなる結晶層またはＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層の単層である第２の構成、から選ばれる何れかの構成を有する。
　第２結晶層が、絶縁層と接してもよい。この場合、絶縁層の第２結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。
　本発明の第２の態様においては、第１の態様の半導体基板を有し、半導体基板における第１結晶層がチャネル層であり、半導体基板における絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタを提供する。
　本発明における半導体基板の製造方法の一例として、以下の方法が挙げられる。先ず、高抵抗の半絶縁性ＧａＡｓ単結晶などからなる成長基板を用意する。成長基板としては、ＬＥＣ（Liquid　Encapsulated　Czochralski）法、ＶＢ（Vertical　Bridgman）法、ＶＧＦ（Vertical　Gradient　Freezing）法等で製造されたＧａＡｓ基板が好適であるが、これらに限定されない。そして、いずれの方法で製造された成長基板であっても、１つの結晶学的面方位から０．０５°～１０°程度の傾きを有した基板を用意する。
　この成長基板の表面の異物を除去するために、脱脂洗浄、エッチング、水洗および乾燥処理を行ってもよい。そして成長基板を公知の結晶成長炉の加熱台上に載置して加熱を開始する。加熱開始前に炉内を高純度水素等で置換してもよい。成長基板の温度が適度な温度に安定したところで、通常は成長炉内に砒素原料ガスを導入する。例えばＧａＡｓ層を成長する際には、砒素原料ガスに続いて、ガリウム原料ガスを導入する。また、ＡｌＧａＡｓ層を成長する際には、砒素原料の導入に加えて、ガリウム原料およびアルミニウム原料を導入する。また、ＩｎＧａＡｓからなるチャネル層を成長する際には、砒素原料ガスの導入に加えて、インジウム原料およびガリウム原料ガスを導入する。また、ｎ－ＡｌＧａＡｓからなる電子供給層を成長する際には、砒素原料ガスの導入に加えて、ガリウム原料ガス、アルミニウム原料ガス及びｎ型ドーパント原料ガスを導入する。また、ＩｎＧａＰ層を成長する際には砒素原料から燐原料に切り替えて、インジウム原料、ガリウム原料を導入して成長を行なう。
　所定の時間と、各原料の供給を制御することにより、所望の積層構造を成長していく。最後に、各原料の供給を停止して結晶成長を停止し、冷却後、以上のように積層したエピタキシャル基板を炉内から取り出して結晶成長を完了する。各原料の供給量と時間を制御することにより、成長基板上に、少なくともバッファ層、ＩｎＧａＡｓからなるチャネル層、ｎ－ＡｌＧａＡｓからなる電子供給層、コンタクト層等の所望の化合物半導体層を順次成長させていく。
　ここで、本発明の製造方法のより具体的な例として、チャネル層を形成する際には、ガリウム原料ガスとしてトリエチルガリウムを用い、成長基板であるＧａＡｓ単結晶基板の温度を４５０℃以上４９０℃以下の範囲とし、ＩｎＧａＡｓ層を形成する。ＡｌＧａＡｓ層、ＩｎＧａＰ層の成長時の成長基板の温度は６００℃～６７５℃程度であり、トリメチルガリウムをガリウム原料ガスとして用いている。アルミニウム原料ガスとしてＴＭＡ（トリエチルアルミニウム）、及びインジウムの原料ガスとしてＴＭＩ（トリメチルインジウム）をもちいる。
　また、砒素原料ガスとして、三水素化砒素（アルシン）を用いる。燐原料ガスとして、三水素化燐（フォスフィン）を用いる。砒素原料ガスおよび燐原料ガスにおいて、水素を炭素数が１から４のアルキル基で置換したアルキルアルシンまたはアルキルフォスフィンを用いることもできる。
　ｎ型ドーパント原料ガスとしては、ジシランガスをもちいる。さらｎ型ドーパント原料ガスとして、シリコン、ゲルマニウム、スズ、硫黄、セレン等の水素化物または炭素数が１から３のアルキル基を有するアルキル化物を用いることができる。
　このようにして成長基板上に全ての層を成長させた後、各原料の供給を停止して結晶成長を停止し、冷却後、積層したエピタキシャル基板を成長炉内から取り出して結晶成長を完了する。
半導体基板１００の断面を示す。 半導体基板２００の断面を示す。 絶縁ゲート型電界効果トランジスタ３００の断面を示す。 半導体基板４００の断面を示す。 絶縁ゲート型電界効果トランジスタ５００の断面を示す。 絶縁ゲート型電界効果トランジスタ５００のゲート電圧に対するゲート容量の関係（Ｃ－Ｖ特性）を実験により求めたグラフである。 絶縁ゲート型電界効果トランジスタ５００のＭＯＳ界面に界面準位が存在しない理想状態を仮定してシミュレートした場合のＣ－Ｖ特性を示す。 電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が０Ｖのときを示す。 電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が＋１．２Ｖのときを示す。 ゲート電圧の変化に対する電子密度を準位毎にシミュレートした図である。 （ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミ準位の計算値をプロットした図である。（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示した図である。 第１結晶層１０４のＩｎ組成を変化させた場合の電子移動度を、ホール測定（Van der Pauw法）により測定した実験結果のグラフである。 第１結晶層１０４の電子移動度と７７Ｋにおけるフォトルミネッセンス発光のピーク波長との関係を示した実験グラフである。 ＳｐｌｉｔＣＶ法で測定した絶縁ゲート型電界効果トランジスタ５００のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。 ＳｐｌｉｔＣＶ法で測定した他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。 Ｉｎ組成を変化させたときのＭＯＳ界面におけるフェルミレベル（Ｅｆ）と基底準位（Ｅ０）をシミュレートした図である。
　図１は、半導体基板１００の断面例を示す。半導体基板１００は、ベース基板１０２と、第１結晶層１０４と、絶縁層１０６とを有する。ベース基板１０２、第１結晶層１０４および絶縁層１０６は、ベース基板１０２、第１結晶層１０４、絶縁層１０６の順に位置する。第１結晶層１０４は、電界効果トランジスタのチャネル層に適用でき、絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できる。
　ベース基板１０２は、その上にＰ－ＨＥＭＴ用のエピタキシャル層が形成できる限りにおいて、任意の材料および構造が選択できる。すなわち、ベース基板１０２の材料として、シリコン、３－５族化合物半導体、サファイア等が選択でき、ベース基板１０２の構造として、単結晶、多結晶あるいはアモルファス（非晶質）が選択できる。ただし、Ｐ－ＨＥＭＴ構造のチャネル層としてＩｎＧａＡｓを選択し、チャネル層とヘテロ接合する結晶層としてＧａＡｓまたはＡｌＧａＡｓを選択する場合には、ベース基板１０２としてＧａＡｓ単結晶基板を用いるのが適切である。
　ベース基板１０２と第１結晶層１０４との間には、バッファ層を形成してもよい。Ｐ－ＨＥＭＴ構造のチャネル層としてＩｎＧａＡｓを選択する場合、バッファ層としてＧａＡｓ層、ＡｌＧａＡｓ層、またはＧａＡｓとＡｌＧａＡｓの超格子層が挙げられる。
　第１結晶層１０４は、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１－ｘＡｓで形成される。ここでｘは第１結晶層１０４のＩｎ組成であり、Ｉｎ組成ｘは、０．３５≦ｘ≦０．４３の条件を満足する。第１結晶層１０４に含まれるＩｎＧａＡｓは、例えばベース基板１０２または上述したバッファ層に含まれるＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合する。
　ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合するＩｎＧａＡｓをＰ－ＨＥＭＴ構造のチャネル層に適用する場合、従来はＩｎ組成ｘを０．３以下、代表的には０．２５程度とするのが一般的であった。
　本実施形態ではＩｎ組成ｘを０．３５以上とすることで、好ましくは０．３６以上とすることで、第１結晶層１０４をチャネル層として用いた場合のキャリアの移動度を大きくすることができる。また、Ｉｎ組成ｘを大きくすることで、量子井戸であるＩｎＧａＡｓ層（第１結晶層１０４）のチャネル内の伝導帯下端の量子準位と価電子帯上端の量子準位との間からの発光波長を大きくできる。Ｉｎ組成ｘ＝０．４程度で上述した発光波長を最大とすることができる。
　なお、Ｉｎ組成ｘを０．４５程度より大きくすると、ＩｎＧａＡｓの結晶性が低下し、キャリアの移動度が大きく低下するので好ましくない。また、Ｉｎ組成ｘを高くすると、ＧａＡｓまたはＡｌＧａＡｓとの擬格子整合状態を維持するためＩｎＧａＡｓ層の膜厚を薄くする必要がある。Ｉｎ組成ｘを０．４５程度まであげると、量子効果により電子親和力が大きくならなくなるので、第１結晶層１０４をチャネル層として用いるには好ましくない。
　Ｉｎ組成ｘを大きくすることで、絶縁ゲート型Ｐ－ＨＥＭＴ構造におけるチャネル電子密度をゲート電圧で変調する際のＭＯＳ界面準位の悪影響を低減し、結果としてチャネル層のキャリア移動度が大きくなるメカニズムについては後に詳述する。
　絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できるものである限り、その材料および構造は任意である。たとえば絶縁層１０６の材料として、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２、Ｓｉ３Ｎ４等が挙げられ、絶縁層１０６の構造として単結晶、多結晶あるいはアモルファス（非晶質）が挙げられる。ただし、ゲート絶縁膜の実効膜厚を出来るだけ薄くする観点から、絶縁層１０６はＡｌ２Ｏ３、ＨｆＯ２等の高誘電率材料が好ましい。
　絶縁層１０６の製膜方法として、真空蒸着法、スパッタ法、熱ＣＶＤ（Thermal Chemical Vapor Deposition）法、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法、ＣＡＴＣＶＤ（Catalytic Chemical Vapor Deposition）法、ＭＯＣＶＤ法、ＭＢＥ（Molecular Beam Epitaxy）法が挙げられるが、界面準位を低減する観点から、特にＡＬＤ（Atomic Layer Deposition）法が好ましい。
　第１結晶層１０４と絶縁層１０６との間に、第２結晶層を有してもよい。第２結晶層は、第１結晶層１０４より禁制帯幅が大きい３－５族化合物半導体からなる。第２結晶層は、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１－ｙＰ（０＜ｙ＜１）からなるものであってもよく、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＡｌｚＧａ１－ｚＡｓ（０≦ｚ≦１）からなるものであってもよい。第２結晶層を構成するＩｎＧａＰまたはＡｌＧａＡｓは、第２結晶層よりも下側に形成されたいずれかの層またはベース基板１０２に含まれるＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合する。第２結晶層を有することで、第１結晶層１０４のフェルミレベルを調整し、絶縁層１０６と半導体との界面に形成される界面準位の影響を少なくすることができる。また、第２結晶層として、ＡｌＧａＡｓ層またはＧａＡｓ層の一部に不純物をドーピングしたドーピング層が挙げられる。ドーピング層は、ドーピングされた不純物が室温付近で活性化され空間電荷を生成することで、ＦＥＴのしきい値電圧を調整するしきい値調整層として機能させることができる。
　第２結晶層と第１結晶層１０４との間に、スペーサ層をさらに有してもよい。この場合、スペーサ層として、ＧａＡｓからなる結晶層とＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層との積層構成が挙げられる。あるいはスペーサ層として、ＧａＡｓからなる結晶層またはＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層の単層構成が挙げられる。スペーサ層として、ノンドープのＡｌＧａＡｓ層またはＧａＡｓ層が例示できる。第１結晶層１０４とバッファ層の間に、スペーサ層およびドーピング層を形成してもよい。
　第２結晶層は、絶縁層１０６と接してもよい。この場合、絶縁層１０６の第２結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。すなわち、絶縁層１０６の当該領域が、酸化アルミニウムからなることが好ましい。当該領域を酸化アルミニウムとすることにより、絶縁層１０６と第２結晶層との界面に形成される界面準位の密度を低減できる。
　図２は、半導体基板２００の断面を示す。半導体基板２００は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板２００は、ベース基板１０２の上に、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４、ノンドープ層２１６および絶縁層１０６を、この順に有する。
　ベース基板１０２として、たとえばＧａＡｓ単結晶基板が挙げられる。バッファ層２０２として、たとえばノンドープのＡｌＧａＡｓ層とノンドープのＧａＡｓ層とを積層した合計厚さが８００ｎｍ程度の積層膜が挙げられる。ドーピング層２０４として、たとえばｎ型ドーパントがドーピングされたｎ型ＡｌＧａＡｓ層が挙げられる。ｎ型ドーパントとしてＳｉ原子が挙げられる。ドーピング層２０４の厚さおよび不純物濃度（ドーパントの濃度）の調整により、ＦＥＴのしきい値電圧が調整できる。
　第１スペーサ層２０６および第４スペーサ層２１２として、たとえばノンドープのＡｌＧａＡｓ層が挙げられる。第２スペーサ層２０８および第３スペーサ層２１０として、たとえばノンドープのＧａＡｓ層が挙げられる。第１結晶層１０４として、たとえばノンドープのＩｎｘＧａ１－ｘＡｓ層（０．３５≦ｘ≦０．４３）が挙げられ、好ましくはノンドープのＩｎｘＧａ１－ｘＡｓ層（０．３６≦ｘ≦０．４３）が挙げられる。第１結晶層１０４の厚さはＩｎ組成ｘに応じて調整される。第１結晶層１０４の厚さは、１０ｎｍ以下が望ましく、７ｎｍ以下かつ４ｎｍ以上にするのがよい。
　第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２により、第１結晶層１０４を走行するキャリアの移動度を高く保つことができる。ただし、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２が厚すぎると、第１結晶層１０４に閉じ込められるキャリアの濃度が低下してしまうので、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２の膜厚は、それぞれが１０ｎｍ以下に調整される。なお、トランジスタの要求性能によっては、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２の一部または全部を無くすこともできる。
　ドーピング層２１４として、たとえばｎ型ドーパントがドーピングされたｎ型ＡｌＧａＡｓ層が挙げられる。ｎ型ドーパントとしてＳｉ原子が挙げられる。ドーピング層２１４の厚さおよび不純物濃度の調整により、ＦＥＴのしきい値電圧が調整できる。ドーピング層２０４およびドーピング層２１４の厚さおよび不純物濃度は、合わせて調整される。ＦＥＴの設計目標に応じて、ドーピング層２０４およびドーピング層２１４の何れかまたは両方を省略することができる。
　ノンドープ層２１６として、たとえばノンドープのＡｌＧａＡｓ層が挙げられる。ノンドープ層２１６は、第４スペーサ層２１２およびドーピング層２１４層との関連で省略することがある。ノンドープ層２１６として、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１－ｙＰ（０＜ｙ＜１）を用いてもよい。あるいは、ノンドープ層２１６は、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＡｌｚＧａ１－ｚＡｓ（０≦ｚ≦１）であってもよい。ノンドープ層２１６により、絶縁層１０６との界面に形成される界面準位の影響を少なくすることができる。絶縁層１０６として、たとえばＡＬＤ法によるＡｌ２Ｏ３層が挙げられる。
　ＦＥＴのチャネル層となる第１結晶層１０４とＦＥＴのゲート電極となる絶縁層１０６との間の距離は、ＦＥＴの相互コンダクタンスに関連するパラメータであり、当該距離が小さいほど相互コンダクタンスが大きくなる。第３スペーサ層２１０から絶縁層１０６までの各層の合計膜厚が薄いほど、良好な相互コンダクタンスを示すが、ゲートのリーク電流、しきい値電圧の調整およびその制御性、キャリアの移動度の低下等を総合的に考慮して、適度な膜厚に調整される。
　バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４およびノンドープ層２１６は、ＭＯＣＶＤ法により形成できる。絶縁層１０６は、ＡＬＤ法により形成できる。以上のようにして半導体基板２００が作製できる。
　図３は、絶縁ゲート型電界効果トランジスタ３００の断面を示す。絶縁ゲート型電界効果トランジスタ３００は、半導体基板２００を用いて製造できる。絶縁層１０６の上にゲート電極３０２を形成し、ゲート電極３０２を挟んでソース電極３０４およびドレイン電極３０６を形成する。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６のそれぞれが、ゲート電極３０２下のチャネルに電気的に結合するようにする。
　ソース電極３０４およびドレイン電極３０６のそれぞれの下には、コンタクト抵抗を低減する目的で、コンタクト領域３０８およびコンタクト領域３１０をそれぞれ形成する。コンタクト領域３０８およびコンタクト領域３１０は、たとえば不純物をイオン注入した後に、イオン注入した不純物を熱処理により活性化して形成できる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物としてｎ型ドーパントを注入する。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。
　コンタクト領域３０８およびコンタクト領域３１０の他の形成例として、コンタクト領域３０８およびコンタクト領域３１０を形成する領域に位置する結晶層の一部を、エッチングにより除去し、当該除去した領域に伝導性の結晶層を再成長することが挙げられる。Ｎチャネル型の動作をする絶縁ゲート型電界効果トランジスタを作製する場合、伝導性の結晶層として、たとえばｎ型のＩｎｚＧａ１－ｚＡｓ（０≦ｚ≦１）またはｎ型ＳｉｙＧｅ１－ｙ層（０≦ｙ≦１）が挙げられる。結晶層の再成長方法として、たとえばＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法またはＳｉＨ４ガスおよびＧｅＨ４ガスを原料ガスに用いたＣＶＤ法が挙げられる。
　図４は、半導体基板４００の断面を示す。半導体基板４００は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板４００は、ベース基板１０２の上に、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４、ノンドープ層２１６、エッチングストッパ層２１８およびコンタクト層２２０を、この順に有する。ベース基板１０２、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４およびノンドープ層２１６は、図２の場合と同様である。
　エッチングストッパ層２１８として、たとえばＩｎ０．４８Ｇａ０．５２Ｐ層が挙げられる。Ｉｎ０．４８Ｇａ０．５２Ｐ層は、１０ｎｍ程度の厚みで形成できる。エッチングストッパ層２１８には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子をドーピングできる。エッチングストッパ層２１８に不純物原子をドーピングすることで、ヘテロ接合のポテンシャルバリアによりエッチングストッパ層２１８の抵抗上昇を抑制できる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてｎ型ドーパントをドーピングする。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。Ｓｉ原子のドーズ量（不純物濃度）は、３×１０１８ｃｍ－３程度になるよう調整できる。
　コンタクト層２２０として、たとえばＧａＡｓ層が挙げられる。ＧａＡｓ層は、１００ｎｍ程度の厚みで形成できる。コンタクト層２２０には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子がドーピングされる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてｎ型ドーパントをドーピングする。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。Ｓｉ原子のドーズ量（不純物濃度）は、５×１０１８ｃｍ－３程度になるよう調整できる。
　図５は、絶縁ゲート型電界効果トランジスタ５００の断面を示す。絶縁ゲート型電界効果トランジスタ５００は、図４に示す半導体基板４００から作製できる。絶縁ゲート型電界効果トランジスタ５００は、ノンドープ層２１６の上に絶縁層１０６を有し、絶縁層１０６の上にゲート電極３０２を有する。ゲート電極３０２を挟んで、コンタクト層２２０の上にソース電極３０４およびドレイン電極３０６を有する。
　絶縁ゲート型電界効果トランジスタ５００は、以下のようにして製造できる。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去する。エッチングの際、エッチングストッパ層２１８をエッチングストッパに用いて、正確な深さのエッチングが実施できる。その後、全面に絶縁層１０６を形成する。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成する。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ゲート電極３０２を挟んでソース電極３０４およびドレイン電極３０６を形成する。ソース電極３０４およびドレイン電極３０６のそれぞれは、ゲート電極３０２下のチャネルに電気的に結合するように形成する。ゲート電極３０２として、たとえばＴｉ／Ｐｔ／Ａｕの積層膜が挙げられる。Ｔｉ／Ｐｔ／Ａｕの積層膜は、真空蒸着法により形成できる。ソース電極３０４およびドレイン電極３０６として、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜が挙げられる。ＡｕＧｅ／Ｎｉ／Ａｕの積層膜は、真空蒸着法により形成できる。ゲート電極３０２、ソース電極３０４およびドレイン電極３０６は、リフトオフ法によりパターニングして形成できる。
　図４に示す半導体基板４００を作製した。ベース基板１０２として、ＧａＡｓ単結晶基板を用いた。ベース基板１０２上にバッファ層２０２としてノンドープのＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層を合計８００ｎｍの厚みで形成した。バッファ層２０２の上にドーピング層２０４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を５ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が２．３１×１０１８ｃｍ－３になるよう調整した。ドーピング層２０４の上に第１スペーサ層２０６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第１スペーサ層２０６の上に第２スペーサ層２０８としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。
　第２スペーサ層２０８の上に第１結晶層１０４としてノンドープのＩｎ０．４Ｇａ０．６Ａｓ層を５．５ｎｍの厚みで形成した。第１結晶層１０４の上に第３スペーサ層２１０としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。第３スペーサ層２１０の上に第４スペーサ層２１２としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第４スペーサ層２１２の上にドーピング層２１４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ－３になるよう調整した。ドーピング層２１４の上にノンドープ層２１６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。
　ノンドープ層２１６の上にエッチングストッパ層２１８としてｎ型のＩｎ０．２４Ｇａ０．７６Ｐ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ－３になるよう調整した。最後にエッチングストッパ層２１８の上にコンタクト層２２０としてｎ型ＧａＡｓ層を１００ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が５×１０１８ｃｍ－３になるよう調整した。
　ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層はＭＯＣＶＤ法により形成した。Ａｌ原子、Ｉｎ原子、Ｇａ原子およびＡｓ原子の原料ガスとして、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、ＴＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）およびアルシン（ＡｓＨ３）を用いた。Ｐ原子の原料ガスとして、フォスフィン（ＰＨ３)を用いた。Ｓｉ原子の原料ガスとして、ジシラン（Ｓｉ２Ｈ６）を用いた。以上のようにして半導体基板４００を作製した。
　図５に示す絶縁ゲート型電界効果トランジスタ５００を試作した。絶縁ゲート型電界効果トランジスタ５００は、図４に示す半導体基板４００から作製した。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去した。その後、全面に絶縁層１０６としてＡｌ２Ｏ３層を１２ｎｍの厚さで形成した。Ａｌ２Ｏ３層はＡＬＤ法により形成した。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成した。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６を形成した。ソース電極３０４およびドレイン電極３０６は、それぞれがゲート電極３０２下のチャネルに電気的に結合するように、ゲート電極３０２を挟んで形成した。ゲート電極３０２は、Ｔｉ／Ｐｔ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極３０４およびドレイン電極３０６は、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。
　なお、絶縁ゲート型電界効果トランジスタ５００には、ゲート電圧によっては２つのチャネルが形成される。一つは第１結晶層１０４であるノンドープＩｎ０．４Ｇａ０．６Ａｓ層に形成される第１チャネルである。他の一つは、ノンドープ層２１６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層に形成される第２チャネルである。
　図６は、絶縁ゲート型電界効果トランジスタ５００のゲート電圧に対するゲート容量の関係（Ｃ－Ｖ特性）を実験により求めたグラフである。測定周波数が、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚおよび１ＭＨｚの４種類のＣ－Ｖ特性について示している。ゲート電圧が０．５Ｖ程度より小さい領域では、測定周波数によるＣ－Ｖ特性の相違（周波数分散）は観測されず、ゲート電圧によりキャリア密度が良好に変調されていることがわかる。しかし、ゲート電圧が０．５Ｖ程度より大きい領域では、周波数分散が発生しており、測定周波数が１００ｋＨｚより高くなると、ゲート電圧の変化によるキャリア密度の変調はもはや観測されないことが判る。
　一方、図７は、絶縁ゲート型電界効果トランジスタ５００のＭＯＳ界面に界面準位が存在しないと仮定してシミュレートした場合のＣ－Ｖ特性を示す。ただし、ドーピング層２０４であるｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の厚みを５ｎｍ、ｎ型ドーパントをＳｉ原子、不純物濃度を２．３０×１０１８ｃｍ－３に設定した。第１スペーサ層２０６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを２ｎｍに設定した。第２スペーサ層２０８であるノンドープＧａＡｓ層の厚みを３ｎｍに設定した。第１結晶層１０４であるノンドープＩｎ０．４Ｇａ０．６Ａｓ層の厚みを５．５ｎｍに設定した。第３スペーサ層２１０であるノンドープＧａＡｓ層の厚みを３ｎｍに設定した。第４スペーサ層２１２であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを２ｎｍに設定した。ドーピング層２１４であるｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の厚みを６ｎｍ、ｎ型ドーパントをＳｉ原子、不純物濃度を３×１０１８ｃｍ－３に設定した。ノンドープ層２１６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを１４ｎｍに設定した。絶縁層１０６であるＡｌ２Ｏ３層のバンドギャップエネルギーを６．０ｅＶ、比誘電率を７に設定した。ゲート電極３０２の仕事関数は４．８３ｅＶとした。ベース基板１０２（ＧａＡｓ単結晶基板）とバッファ層２０２（ノンドープＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層との積層構造）との界面におけるバンドギャップ中央付近を０Ｖにピニングした。シミュレータは、１次元シュレディンガー－ポアソン法を用いた。すなわち、波動関数をシュレディンガー方程式で、キャリア濃度をフェルミ－ディラク統計で、バンドポテンシャルをポアソン方程式で記述し、自己撞着に解き、バンドポテンシャルのプロファイルとキャリア濃度プロファイルを求めた。
　図６の実験データと図７のシミュレーションとを比較すれば、ゲート電圧が０．５Ｖ程度より小さい領域では、実験データとシミュレーションとはよく一致しているが、ゲート電圧が０．５Ｖ程度より大きい領域では、実験データとシミュレーションが一致していないことが判る。
　図８および図９は、３つの量子準位における電子密度の深さプロファイル（電子密度プロファイル）をシミュレートした図であり、図８はゲート電圧が０Ｖのとき、図９はゲート電圧が＋１．４Ｖのときを示す。図８および図９には、伝導帯下端のエネルギーレベルの深さプロファイル（Ｅｃ）も同時に示している。３つの量子準位すなわち、準位１、準位２および準位３の各準位における電子密度プロファイルのベースラインは、電子密度が０であることを示すとともに、各準位のエネルギーレベルを示す。電子密度の単位スケール（１×１０１８ｃｍ－３）の長さを図面左上部分に示す。エネルギーレベルは縦軸右側のスケールを参照する。縦軸右側のスケールは、フェルミレベルを基準としたエネルギーレベルであり、単位は電子エネルギー（ｅＶ）である。
　準位１が最も低エネルギーレベルであり、準位２、準位３の順にエネルギーレベルが高くなる。図８および図９において、深さ０～１２０Åが絶縁層１０６に、深さ１２０～２６０Åがノンドープ層２１６に、深さ２６０～３２０Åがドーピング層２１４に、深さ３２０～３７０Åが第４スペーサ層２１２および第３スペーサ層２１０に、深さ３７０～４２５Åが第１結晶層１０４に、深さ４２５～４７５Åが第２スペーサ層２０８および第１スペーサ層２０６に、深さ４７５～５２５Åがドーピング層２０４に、５２５Åより深い領域がバッファ層２０２に対応する。
　図８を参照すれば、ゲート電圧が０Ｖのとき、準位１の状態にある自由電子が深さ３７０～４２５Åの第１結晶層１０４（第１チャネル）に蓄積されていることが判る。一方、準位２および準位３の状態にある自由電子の密度は増加していない。
　図９を参照すれば、ゲート電圧が１．４Ｖのとき、準位１の状態にある自由電子が第１結晶層１０４（第１チャネル）に蓄積されるとともに、準位２の状態にある自由電子が深さ１２０～２６０Åのノンドープ層２１６（第２チャネル）に蓄積されていることが判る。
　図１０は、ゲート電圧の変化に対する電子密度の変化を第１チャネル（図において「ＩｎＧａＡｓチャネル」と表記する。）と第２チャネル（図において「ＡｌＧａＡｓチャネル」と表記する。）についてシミュレートした図である。ゲート電圧が－１．３Ｖくらいから大きくなるに従い、第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が増加する。ゲート電圧が０．５Ｖ程度になると第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が飽和するようになると同時に第２チャネル（ＡｌＧａＡｓチャネル）の電子密度が増加しだす。トータルの電子密度はゲート電圧の増加に従い単調に増加する。
　図７から図１０に示すシミュレーションから、次のようなモデルが考えられる。すなわち、ゲート電圧が増加するに従い、まず第１チャネル（第１結晶層１０４）に自由電子が蓄積されはじめ、ゲート電圧が０．５Ｖ程度に至るまでは第１チャネル（第１結晶層１０４）の自由電子密度が増加する（図７のＣ－Ｖ特性における円５０２で示した状態）。０．５Ｖ程度を超えてさらにゲート電圧を増加すると、第２チャネル（ノンドープ層２１６）にも自由電子が蓄積されるようになる（図７のＣ－Ｖ特性における円５０４で示した状態）。このようなモデルを前提に図６のＣ－Ｖ特性（実測値）を解釈すると、ゲート電圧が０．５Ｖ程度より小さい、第１チャネル（第１結晶層１０４）においてキャリアが伝導される状態では、周波数分散は小さく、キャリアが正常に変調されているといえる。ゲート電圧が０．５Ｖ程度より大きい、第１チャネル（第１結晶層１０４）および第２チャネル（ノンドープ層２１６）においてキャリアが伝導される状態では、周波数分散が大きく、典型的な界面準位密度が高いピニングの特性を示しており、キャリアが正常に変調されなくなると言える。つまりキャリア変調の不良原因は、ノンドープ層２１６でのキャリア伝導にあると言える。
　第１チャネルである第１結晶層１０４（ＩｎＧａＡｓ層）でのキャリア変調が良好である一方第２チャネルであるノンドープ層２１６（ＡｌＧａＡｓ層）でのキャリア変調が不良である理由として、本発明者は以下のように考察した。
　図１１（ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミレベルの計算値をプロットした図である。ここでＭＯＳ界面は、ノンドープ層２１６と絶縁層１０６との界面である。図１１（ａ）の縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示す。ゲート電圧が低いほどＭＯＳ界面におけるフェルミレベルは下がる。一方、図１１（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示す。図１１（ｂ）において、縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示し、横軸は界面準位密度を対数スケール（値は任意）で示す。一般的に、エネルギーが電荷中性レベルに近づくに従い界面準位密度が低下し、電荷中性レベルで界面準位密度は最小になる。なお、「電荷中性レベル」は、半導体のギャップ内準位であって、価電子帯上端付近のドナーライクな準位と伝導帯下端付近のアクセプターライクな準位との間に位置する、価電子帯の性質と伝導帯の性質が相半ばする境界レベルである。
　図１１（ａ）と図１１（ｂ）は縦軸のスケールを合わせ、伝導帯下端のレベルを一致させて配置している。第１結晶層１０４（ＩｎＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図１１（ａ）において「ＩｎＧａＡｓ」で示した範囲であり、ノンドープ層２１６（ＡｌＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図１１（ａ）において「ＡｌＧａＡｓ」で示した範囲である。「ＩｎＧａＡｓ」で示す範囲に対応するΔＥｎ（伝導帯下端を基準にしたＭＯＳ界面のフェルミレベル）は、「ＡｌＧａＡｓ」で示す範囲に対応するΔＥｎより電荷中性レベルに近く、界面準位密度も小さい。つまり、第１結晶層１０４でのチャネル変調は、ノンドープ層２１６でのキャリア変調に比較して、界面準位密度の影響を少なくした状態で動作させており、ノンドープ層２１６より第１結晶層１０４で良好にキャリアが変調されるのは、ＭＯＳ界面におけるフェルミレベルを電荷中性レベルにより近づけた状態で動作させているからと言える。
　本発明者は、以上の知見に基づき本件発明を為した。ＩｎＧａＡｓ層におけるＩｎ組成を大きくすると、バンドギャップＥｇが小さくなる。よって、ＩｎＧａＡｓでチャネル層を構成したＦＥＴ動作においては、ＩｎＧａＡｓ層のＩｎ組成を大きくするほどＭＯＳ界面におけるフェルミ準位を電荷中性レベルに近づけることができる。よってＩｎ組成を大きくするほど界面準位の影響を排除してトランジスタをＭＯＳ動作させることができる。
　尤も、トランジスタにおけるＭＯＳ動作を良好にするには、界面準位密度が小さいゲート絶縁膜を作製することが第一に重要であるが、界面準位を完全になくすことは困難である。特に、バンド端付近のテイルステート部における準位密度は、電荷中性レベル近くにおける準位密度と比較して桁違いに大きく、無視できない。よって、界面準位密度が小さいＭＯＳ界面の形成技術以外の対策として、現に存在する界面準位の影響を低減する技術を準備することは、ＭＯＳ型Ｐ－ＨＥＭＴを実用化する上で極めて重要である。
　図１２は、第１結晶層１０４のＩｎ組成を変化させた場合の電子移動度を、ホール測定（Van der Pauw法）により測定した実験結果のグラフである。Ｉｎ組成が０．３５から０．４３の範囲において、電子移動度が９０００（ｃｍ２／Ｖｓ）以上という良好な値を示した。なお、Ｉｎ組成が０．４５で電子移動度は５５００（ｃｍ２／Ｖｓ）へ大幅に低下した。これはＩｎ組成が大きくなるとヘテロ界面での格子不整合が大きくなり、第１結晶層１０４の結晶性が低下したことが原因であると考えられる。
　図１３は、第１結晶層１０４の電子移動度と７７Ｋにおけるフォトルミネッセンス発光のピーク波長との関係を示した実験グラフである。電子移動度とピーク波長との間には強い相関が観察された。ピーク波長が１０７０ｎｍより大きくなると電子移動度が９０００（ｃｍ２／Ｖｓ）以上になった。フォトルミネッセンス発光のピーク波長は、第１結晶層１０４で形成される量子井戸の基底準位間のエネルギーに相当する。つまり、伝導帯に形成される量子準位は、フォトルミネッセンス発光のピーク波長が長いほど電子親和力が大きいことに対応し、ＭＯＳ構造においては、ＭＯＳ界面のフェルミレベルが伝導帯下端からより電荷中性レベルに近づくことになる。さらに、ピーク波長は１０８０ｎｍより大きいことが好ましく、１１００ｎｍより大きいことがさらに好ましい。
　図１４は、ＳｐｌｉｔＣＶ法で測定した絶縁ゲート型電界効果トランジスタ５００のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。比較のため、第１結晶層１０４のＩｎ組成ｘが０．３の場合も示した。ＳｐｌｉｔＣＶ法は、ＭＯＳＦＥＴのＣＶ測定による容量からチャネルの電荷量を算出し、ＩＶ測定で求めた電流から、gradual channel近似に基づいた解析手法でキャリア移動度を算出する方法である。ＳｐｌｉｔＣＶ法による移動度は、界面準位にトラップされた電荷が影響するので、ホール測定（Van der Pauw法）による移動度より、過小に評価された値になるのが一般的である。図１４に係る実験において絶縁ゲート型電界効果トランジスタ５００のゲート長を１００μｍ、ゲート幅を２００μｍとした。測定時のドレイン電圧は０．０５Ｖとし、ゲート電圧は－２Ｖ～＋２Ｖの範囲を０．０５Ｖのステップで変化させた。
　第１結晶層１０４のＩｎ組成ｘを０．４にすることで、ｘ＝０．３の場合に比較して移動度および電荷密度が大きくなった。Ｉｎ組成ｘが０．４の場合、最大移動度が約５０００ｃｍ２／Ｖｓと高く、最大移動度を示すときの電荷密度も約３×１０１２ｃｍ－２が得られた。
　図１５は、ＳｐｌｉｔＣＶ法で測定した他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。図１５の絶縁ゲート型電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ５００のゲート領域におけるノンドープ層２１６と絶縁層１０６の間に、エッチングストッパ層２１８のｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで残したものである。ｎ型ドーパントとしてＳｉ原子を３×１０１８ｃｍ－３の濃度でドープしてある。その他の構成およびＳｐｌｉｔＣＶ法の測定条件は、絶縁ゲート型電界効果トランジスタ５００と同じである。比較のため、第１結晶層１０４のＩｎ組成ｘが０．３の場合も示した。第１結晶層１０４のＩｎ組成ｘを０．４にすることで、ｘ＝０．３の場合に比較して移動度および電荷密度が大きくなった。Ｉｎ組成ｘが０．４の場合、最大移動度が約７８００ｃｍ２／Ｖｓと高く、最大移動度を示すときの電荷密度も約２×１０１２ｃｍ－２と大きい。すなわち、第１結晶層１０４のＩｎ組成ｘを０．４にすることで、当該他の絶縁ゲート型電界効果トランジスタのトランジスタ性能が向上できる。
　図１４の結果と比較して、ノンドープ層２１６と絶縁層１０６の間に、エッチングストッパ層２１８であるｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで残すことによって、最大電子移動度は、Ｉｎ＝０．４の場合の４８００ｃｍ－２／Ｖｓから、７８００ｃｍ－２／Ｖｓに改善された。Ｉｎ＝０．３の場合も同様な傾向となっている。つまり、ゲート絶縁膜はＩｎＧａＰ層上に接して形成するのが好ましい。なお、エッチングストッパ層２１８であるｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層は第２結晶層の一例である。
　図１６は、Ｉｎ組成を変化させたときのＭＯＳ界面におけるフェルミレベル（Ｅｆ）と基底準位（Ｅ０）をシミュレートした図である。本シミュレーションにおけるＭＯＳトランジスタのゲート絶縁層より下層の層構成および各層の厚さを表１の通りとした。
Figure JPOXMLDOC01-appb-T000001
　また、表２に示すように、Ｉｎ組成に合わせてｉ－ＩｎｘＧａ１－ｘＡｓ層の膜厚を調整し、Ｉｎ組成によらずＭＯＳ界面からｉ－ＩｎｘＧａ１－ｘＡｓ層の中心までの距離が一定になるようｉ－ＧａＡｓ層の厚さを調整した。
Figure JPOXMLDOC01-appb-T000002
　さらに、しきい値電圧が＋０．２Ｖになるようにドーピング層の不純物濃度も調整した。ゲート絶縁層の材料はＡｌ２Ｏ３とし、バンドギャップエネルギーは６．０ｅＶ、比誘電率は７とした。ゲート絶縁層の厚みは１２ｎｍとした。ゲート絶縁層の上にゲート電極が形成されており、ゲート金属の仕事関数は４．８３ｅＶ、ゲート電圧は＋０．８Ｖとした。ベース基板とバッファ層（ｉ－ＧａＡｓ層とｉ－Ａｌ０．２５Ｇａ０．７５Ａｓ層の積層構造）との界面におけるバンドギャップ中央付近を０Ｖにピニングした。
　図１６に示すように、Ｉｎ組成ｘが０．４の近傍でＭＯＳ界面におけるフェルミレベル（Ｅｆ）および基底準位（Ｅ０）が最小になった。図１２の結果から、ＭＯＳ界面におけるフェルミレベルが低くなるＩｎ組成と移動度が高くなるＩｎ組成がほぼ一致していることがわかる。この結果は、図１３のフォトルミネッセンスのピーク波長が長い領域で高い移動度が得られた実験結果と合致する。
　以上説明したとおり、絶縁ゲート型電界効果トランジスタの第１結晶層１０４のＩｎ組成を０．３５から０．４３にすることにより、好ましくは０．３６から０．４３にすることにより、ＭＯＳ界面でのフェルミ準位を電荷中性レベルに近づけてＭＯＳ動作させることができ、ＭＯＳ界面の界面準位の影響を低減し、さらに、第１結晶層１０４でのキャリア移動度を高くできる。このため、絶縁ゲート型電界効果トランジスタの性能を向上できる。
　なお、上記した実施の形態では、ベース基板１０２上に、第１結晶層１０４等の結晶層をエピタキシャル成長法により形成する例を説明したが、当該結晶層の形成方法は、ベース基板１０２上に直接形成するこれら方法には限られない。たとえば、当該結晶層をベース基板１０２とは別の結晶成長用基板上にエピタキシャル成長法により形成し、形成した結晶層のみをベース基板１０２上に転写する方法を用いて、ベース基板１０２上の結晶層を形成できる。結晶層のみをベース基板１０２上に転写する方法として、結晶成長用基板上に形成した結晶層をリフトオフ法により剥離し、剥離した結晶層のみをベース基板１０２上に転写する方法、あるいは、結晶層を形成した結晶成長用基板とベース基板１０２とを結晶層がベース基板１０２に接するように接合し、結晶成長用基板と結晶層を剥離または結晶成長用基板を除去することでベース基板１０２上に結晶層を残存する方法、等が挙げられる。このような結晶層の形成方法によれば、ガラスあるいは有機物等、エピタキシャル成長用基板として利用できない材料からなるベース基板１０２が選択できるようになる。
１００・・・半導体基板、１０２・・・ベース基板、１０４・・・第１結晶層、１０６・・・絶縁層、２００・・・半導体基板、２０２・・・バッファ層、２０４・・・ドーピング層、２０６・・・第１スペーサ層、２０８・・・第２スペーサ層、２１０・・・第３スペーサ層、２１２・・・第４スペーサ層、２１４・・・ドーピング層、２１６・・・ノンドープ層、２１８・・・エッチングストッパ層、２２０・・・コンタクト層、３００・・・絶縁ゲート型電界効果トランジスタ、３０２・・・ゲート電極、３０４・・・ソース電極、３０６・・・ドレイン電極、３０８、３１０・・・コンタクト領域、４００・・・半導体基板、５００・・・絶縁ゲート型電界効果トランジスタ、ｘ・・・Ｉｎ組成

Claims (13)

  1. 　ベース基板と、第１結晶層と、絶縁層とを有し、
    　前記ベース基板、前記第１結晶層および前記絶縁層が、前記ベース基板、前記第１結晶層、前記絶縁層の順に位置し、
    　前記第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｘＧａ１－ｘＡｓ（０．３５≦ｘ≦０．４３）からなる
    　半導体基板。
  2. 　前記第１結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、前記絶縁層は、前記電界効果トランジスタのゲート絶縁層に適用できる層である
    　請求項１に記載の半導体基板。
  3. 　前記ベース基板が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む基板である
    　請求項１に記載の半導体基板。
  4. 　前記ベース基板と前記第１結晶層との間に位置するバッファ層をさらに有する
    　請求項１に記載の半導体基板。
  5. 　前記バッファ層が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む層である
    　請求項４に記載の半導体基板。
  6. 　前記第１結晶層の７７Ｋにおけるフォトルミネッセンス発光のピーク波長が、１０７０ｎｍより大きい
    　請求項１に記載の半導体基板。
  7. 　前記第１結晶層と前記絶縁層との間に位置する第２結晶層をさらに有し、
    　前記第２結晶層が、前記第１結晶層より禁制帯幅が大きい３－５族化合物半導体からなる
    　請求項１に記載の半導体基板。
  8. 　前記第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１－ｙＰ（０＜ｙ＜１）からなる
    　請求項７に記載の半導体基板。
  9. 　前記第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＡｌｚＧａ１－ｚＡｓ（０≦ｚ≦１）からなる
    　請求項７に記載の半導体基板。
  10. 　前記第２結晶層と前記第１結晶層との間に位置するスペーサ層をさらに有し、
    　前記スペーサ層が、ＧａＡｓからなる結晶層とＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層との積層である第１の構成、および、ＧａＡｓからなる結晶層またはＡｌｍＧａ１－ｍＡｓ（０＜ｍ≦１）からなる結晶層の単層である第２の構成、から選ばれる何れかの構成を有する
    　請求項７に記載の半導体基板。
  11. 　前記第２結晶層が、前記絶縁層と接している
    　請求項７に記載の半導体基板。
  12. 　前記絶縁層の前記第２結晶層と接する領域に、酸化アルミニウムが存在する
    　請求項１１に記載の半導体基板。
  13. 　請求項１に記載の半導体基板を有し、前記半導体基板における前記第１結晶層がチャネル層であり、前記半導体基板における前記絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタ。
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