JP6222231B2 - 電界効果型化合物半導体装置 - Google Patents

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Description

本発明は、超高速トランジスタの一つである高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）等の電界効果型化合物半導体装置に関する。
ミリ波（３０ＧＨｚ〜３００ＧＨｚ）乃至サブミリ波（３００ＧＨｚ〜３ＴＨｚ）領域で動作可能な超高速トランジスタの一つに、III-Ｖ族化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）がある。このうち、ＩｎＡｌＡｓ／ＩｎＧａＡｓ接合構造を用いたＩｎＰ系ＨＥＭＴは、遮断周波数ｆＴ＝６８８ＧＨｚで現在世界最高速の電界効果トランジスタである（例えば、非特許文献１参照）。
ＨＥＭＴの高速性の目安の一つである遮断周波数ｆＴは、Ｌｇをゲート長、νをゲート電極下の電子速度、τｅｘを寄生遅延時間とすると、
ｆＴ＝１／｛２π（Ｌｇ／ν＋τｅｘ）｝ ・・・（１）
で表される。ＨＥＭＴの高速化は主に、ゲート長Ｌｇの微細化、電子の有効質量の軽い半導体をチャネルに用いることによる電子速度νの増大によりなされる。これらは、ＨＥＭＴの真性遅延時間（＝Ｌｇ／ν）の短縮に相当する。
しかしながら、近年、真性遅延時間がかなり低減されたことにより、全遅延時間において寄生遅延時間τｅｘの占める割合が相対的に大きくなり、寄生遅延時間の低減も高速化において重要な課題となっている。
寄生遅延時間τｅｘにおける要因の一つに、ソース抵抗やドレイン抵抗の影響がある。ソース（ドレイン）抵抗は、オーミック接触抵抗とチャネル層のシート抵抗で構成されている。このうちシート抵抗については、チャネル層中の電子密度を高めることで低減できる。そのため、ＩｎＧａＡｓチャネル層上部のＩｎＡｌＡｓ電子供給層中のＳｉ−δドーピング量を増やす試みが行われている。
現在は、Ｓｉ−δドーピング量として、１×１０１３ｃｍ−２以上の高濃度ドーピングが行われている。ここで、図２２を参照してＩｎＰ系ＨＥＭＴを説明する。図２２は従来のＩｎＰ系ＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板７１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層７２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層７３、ｉ型ＩｎＧａＡｓチャネル層７４、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層７５を順次堆積する。
次いで、Ｓｉをδドーピングしてδドープ層７６を形成したのち、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層７７及びｉ型ＩｎＰ層７８を順次堆積する。このｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層７５乃至ｉ型ＩｎＰ層７８が上部バリア層となる。なお、ｉ型ＩｎＰ層はＡｌ含有層であるｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層７７が露出するのを防ぐために設けている。次いで、ｎ型ＩｎＧａＡｓキャップ層７９を介してソース電極８０及びドレイン電極８１を設ける。また、ゲートリセス部８２にゲート電極８３を設ける。
ＨＥＭＴのシート抵抗Ｒｓｈｅｅｔは、電子密度Ｎｓ、電子移動度μと素電荷ｅを用いて、
Ｒｓｈｅｅｔ＝１／（ｅＮｓμ） ・・・（２） で表される。高濃度Ｓｉ−δドーピングが行なった結果、チャネル層中の電子密度を高めることはできた。しかしながら、高濃度Ｓｉ−δドーピングにより、Ｓｉの拡散量が大きくなるという問題が起こったので、この事情を図２３を参照して説明する。
図２３は、δドーピング後のＳｉの分布の説明図であり、図２３（ａ）がδドーピングが低濃度の場合の分布図であり、図２３（ｂ）はδドーピングが高濃度の場合の分布図である。図２３（ａ）に示すように、δドーピングにより導入されたＳｉは、最初のドーピング位置にそのまま留まることはない。Ｓｉ−δドーピング後にもバリア層やキャップ層の成長が高温で行われるため、ドーピング直後はほぼδ関数状に分布していたＳｉは、成長層の厚さ方向の上下に拡散する。
成長温度や成長時間が同じでも、Ｓｉ−δドーピング濃度が高いと、図２３（ｂ）に示すようによりチャネル層近くまでＳｉは拡散する。ドナーであるＳｉはイオン化し、スペーサ層内に留まっていてもチャネル層の電子にクーロン力を及ぼしてリモートクーロン散乱の原因として作用する。特に、クーロン力は距離の２乗に反比例することから、上部バリア層中の散乱源がチャネル層に近づくことで、チャネル電子移動度は大きく減少しシート抵抗が増大してしまう。
Ｓｉ−δドーピング方法としては別の構造もある。世界最高速度を達成した上述の非特許文献１においては、チャネル層への電子供給源であるＳｉ−δドーピングをＩｎＡｌＡｓバリア層中に２箇所設けている。この方法により、チャネル層中の電子濃度を高めてシート抵抗を低減することはできる。
しかしながら、Ｓｉのドーピング量が増えたことにより、結晶成長やプロセス中のＳｉのチャネル層方向への拡散は、Ｓｉ−δドーピングが１箇所の場合よりも大きくなる。これは、Ｓｉ−δドーピングが２箇所あるために、Ｓｉの上下方向への拡散が非対称になるためである。特に、チャネルに近い側のＳｉ−δドーピングでは、チャネル方向拡散が大きく、逆方向への拡散が小さい。
スペーサ層を設けることによりチャネル層内までＳｉが拡散するのは防げる。しかしながら、チャネル層に近い位置のＳｉの量が増えるため、リモートクーロン散乱の影響が大きくなり、チャネル層中の電子移動度が下がる。このため、二重のＳｉ−δドーピングにして電子濃度Ｎｓを高めても電子移動度μが下がるので、二重ドーピングでも抵抗が半分になることはない。
一方、チャネル層中の電子濃度を増やすために、ＩｎＧａＡｓチャネル層の上下にＳｉ−δドーピングを施したダブルドープ構造もある。この構造を用いたＨＥＭＴでは、遮断周波数ｆＴとして６６０ＧＨｚという報告がある（例えば、非特許文献２参照）。しかしながら、この構造では下部バリア層中におけるＳｉ−δドーピングの拡散が上部バリア層中におけるＳｉ−δドーピングの拡散よりも大きくなるため、Ｓｉの拡散の影響を抑えつつチャネル電子濃度を高めるのは困難である。
Ｋｉｍ ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｎｏ．１３．６, Ｄｅｃ. ２０１１ Ｌｅｕｔｈｅｒ ｅｔ ａｌ．， Ｐｒｏｃ. ２３ｒｄ ＩＰＲＭ, ｎｏ. Ｔｕ−４．２．２, ｐ. ２９５，Ｍａｙ ２０１１ Ｍ．Ｅ．Ｇｒｅｉｎｅｒ ａｎｄ Ｊ．Ｆ．Ｇｉｂｂｏｎｓｅｔ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ.４４，ｐ.７５０,１９８４
以上のように、Ｓｉを高濃度δドーピングすることでＳｉの拡散が大きくなり、イオン化したＳｉがより一層チャネル層に近づくことになる。その結果、バリア層中のイオン化したＳｉに起因するリモートクーロン散乱が大きくなる。クーロン力は距離の２乗に反比例するので、イオン化したＳｉがチャネル層に近づいた影響は顕著に現れ、リモートクーロン散乱によるチャネル電子移動度の低下を引き起こす。その結果、シート抵抗が増大したり、期待したほど下がらないという問題がある。
したがって、電界効果型化合物半導体装置において、高濃度δドーピングによるシート抵抗の低減とリモートクーロン散乱の低減を両立することを目的とする。
開示する一観点からは、半導体基板と、前記半導体基板上に設けた下部バリア層と、前記下部バリア層に接して設けたチャネル層と、前記チャネル層に接して設けた上部バリア層と、前記上部バリア層に接して設けたキャップ層と、前記キャップ層上に設けたソース電極及びドレイン電極と、前記ソース電極とドレイン電極の間に配置されたゲート電極とを有し、前記下部バリア層及び前記上部バリア層の少なくとも一方の層中にチャネル電子の供給源となる不純物原子が面状ドーピングされた面状ドーピング層を有し、前記面状ドーピング層を設けたバリア層の前記チャネル層に接する部分がＶ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層であり、且つ、前記面状ドープ層を設けたバリア層の他の部分がＶ族元素としてＳｂを含まないIII-Ｖ族化合物半導体層であり、前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層の厚さが、前記面状ドープ層の中心位置と前記チャネル層との間の厚さの５０％〜８０％であることを特徴とする電界効果型化合物半導体装置が提供される。
開示の電界効果型化合物半導体装置によれば、高濃度δドーピングによるシート抵抗の低減とリモートクーロン散乱の低減を両立することが可能になる。
本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図である。 不純物拡散モデルの説明図である。 不純物拡散の計算結果の説明図である。 リモートクーロン散乱計算モデルの説明図である。 本発明の実施例１のＨＥＭＴの概略的断面図である。 本発明の実施例１のＨＥＭＴの製造工程の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図６以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図７以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図８以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図９以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図１０以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図１１以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図１２以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図１３以降の途中までの説明図である。 本発明の実施例１のＨＥＭＴの製造工程の図１４以降の説明図である。 本発明の実施例２のＨＥＭＴの概略的断面図である。 本発明の実施例３のＨＥＭＴの概略的断面図である。 本発明の実施例４のＨＥＭＴの概略的断面図である。 本発明の実施例５のＨＥＭＴの概略的断面図である。 本発明の実施例６のＨＥＭＴの概略的断面図である。 本発明の実施例７のＨＥＭＴの概略的断面図である。 従来のＨＥＭＴの概略的断面図である。 不純物拡散の模式図である。
ここで、図１乃至図４を参照して、本発明の実施の形態の電界効果型化合物半導体装置を説明する。図１は本発明の実施の形態の電界効果型化合物半導体装置の概略的断面図である。図に示すように、半導体基板１上にバッファ層２、下部バリア層３、チャネル層４を順次形成する。次いで、Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層６及びスペーサ層７を順次堆積したのち、Ｓｉをδドーピングして面状ドープ層８を形成し、次いで、バリア層９を形成する。このIII-Ｖ族化合物半導体スペーサ層６乃至バリア層９が上部バリア層５となる。次いで、キャップ層１０を介してソース電極１１及びドレイン電極１２を設け、ゲートリセス領域にゲート電極１３を設ける。下部バリア層３が半導体基板１に格子整合する場合には、バッファ層２と下部バリア層３は同じ半導体層になる。しかしながら格子整合しない場合には、バッファ層２として傾斜組成を有する半導体層を用い、バッファ層２の最上部の格子定数を下部バリア層３の格子定数と合わせるように形成する必要がある。また、成膜方法としては、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法が典型的なものであるが、有機金属気相成長法（ＭＯＶＰＥ法）を用いても良い。
このＶ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層６中においてはＳｉはドナーとして作用しないため、このIII-Ｖ族化合物半導体スペーサ層６中にはリモートクーロン散乱の原因となるイオン化したＳｉが存在しない。したがって、リモートクーロン散乱によるチャネル電子移動度の低下を抑制することができる。因みに、Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体においてはドナー不純物としてＴｅを用いる。
図２は、不純物拡散モデルの説明図である。図における矩形は、積層方向の位置ｘが−Ｌ〜＋Ｌの範囲に不純物がｎ０の濃度でδドープした状態、即ち、（Ｄｔ）１／２＝０の状態を示している。なお、Ｄは不純物の拡散係数であり、ｔは熱処理時間、即ち、面状ドープ層上に結晶成長させる時間であり、（Ｄｔ）１／２が拡散長となる。
熱処理後による拡散後の不純物濃度分布ｎ（ｘ，ｔ）は、
ｎ（ｘ、ｔ）＝（ｎ０／２）｛ｅｒｆ（Ａ）＋ｅｒｆ（Ｂ）｝ ＠｜ｘ｜≦Ｌ ・・・（３）
ｎ（ｘ、ｔ）＝（ｎ０／２）｛ｅｒｆ（Ａ）−ｅｒｆ（−Ｂ）｝ ＠｜ｘ｜≧Ｌ ・・・（４）
で表される。但し、ｅｒｆ（ｘ）は誤差関数であり、Ａ及びＢは、それぞれ、
Ａ＝（Ｌ＋｜ｘ｜）／｛２（Ｄｔ）１／２｝
Ｂ＝（Ｌ−｜ｘ｜）／｛２（Ｄｔ）１／２｝
である。図に示すように、拡散長が大きくなるに連れて、不純物濃度分布は急峻なδ関数からだれてくる。
ＩｎＰ系ＨＥＭＴは、４８０℃〜５４０℃程度で結晶成長を行い、Ｓｉ−δドーピング後の成長時間は２分〜３分である。この条件では、（Ｄｔ）１／２＝０．５ｎｍ程度の拡散長となる。（例えば、非特許文献３参照）。
図３は不純物拡散の計算結果の説明図であり、５００℃、５２０℃、５４０℃の３つの温度条件と、２分及び３分の２つの成長時間との組み合わせについて計算を行った。なお、ここでは、Ｓｉ−δドーピング量を１×１０１３ｃｍ―２とし、Ｓｉは中心から±１モノレーヤ内にδドーピングされるとし、下地の凹凸を１モノレーヤとすると、Ｌ＝０．３ｎｍ程度となるので、ｎ０＝１．６６×１０２０ｃｍ−３となる。これらの数値を用いて、上記の式（３）及び式（４）からＳｉの分布を計算した結果が図３である。平均的な５２０℃で３分の場合に、（Ｄｔ）１／２＝０．５ｎｍとなる。
図４は、リモートクーロン散乱計算モデルの説明図であり、スペーサ層、即ち、チャネル層／上部バリア層界面から面状ドープ層までの間隔を３ｎｍとし、Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を２ｎｍとし、残りのスペーサ層を１ｎｍとする。これと、Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を設けないで３ｎｍを全てバリア層と同じ組成にした場合とを比較する。ここでは、Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層をＡｌＳｂとし、残りのスペーサ層をＩｎＡｌＡｓとして計算する。
計算においては、各位置ｘにおけるイオン化したドナーからチャネル層／ＡｌＳｂヘテロ接合界面の電子が受けるクーロン力を積分して計算する。したがって、全体のリモートクーロン力Ｆｔｏｔａｌは、幅Δｘで区分した領域に存在するドナーによるクーロン力Ｆ（ｘ）の総和となり、ｘ０をヘテロ接合界面の位置、ｅを素電荷、εを半導体の誘電率とすると、
Ｆｔｏｔａｌ＝ΣＦ（ｘ）＝Σ（４πε）−１×ｎ（ｘ）Δｘｅ２／｜ｘ０‐ｘ｜２
＝ｅ２／（４πε）Σｎ（ｘ）Δｘ／｜ｘ０‐ｘ｜２
となる。
５２０℃、３分で（Ｄｔ）１／２＝０．５ｎｍの場合に、ＡｌＳｂを導入した場合の電子濃度ｎｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）のＡｌＳｂを導入しない場合の電子濃度ｎｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）に対する比は、
ｎｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）／ｎｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）≒０．９１４
となり、ＡｌＳｂを導入したことによるチャネル電子の減少は１割以下であることが分かる。
一方、チャネル電子が受けるイオン化ドナーによるクーロン力の比は、イオン化ドナーの分布を考慮すると、クーロン力が距離の２乗に反比例することから大きな変化が出る。ＡｌＳｂを導入した場合のクーロン力Ｆｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）のＡｌＳｂを導入しない場合のクーロン力Ｆｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）に対する比は、
Ｆｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）／Ｆｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）≒０．５７３
と半分近くまで減少することから、リモートクーロン散乱を抑制できることが分かる。
因みに、ＡｌＳｂスペーサ層の厚さを２．５ｎｍにした場合には、
ｎｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）／ｎｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）≒０．７５４
Ｆｔｏｔａｌ（ｗｉｔｈ ＡｌＳｂ）／Ｆｔｏｔａｌ（ｗｉｔｈｏｕｔ ＡｌＳｂ）≒０．４１０
となり、クーロン力は小さくなるものの、チャネル電子濃度が大幅に低下するので、III-Ｖ族化合物半導体スペーサ層の厚さは、チャネル層／上部バリア層界面と面状ドープ層との間の厚さの５０％乃至８０％とすることが望ましい。
また、ＡｌＳｂの伝導帯端は、バリアとしてＩｎＡｌＡｓよりもエネルギーが高いので、チャネル電子のバリア層への量子力学的な浸み込みや上部バリア層とチャネル層との間の実空間遷移を抑制できるという利点もある。なお、ＡｌＳｂは他の層と格子定数がかなり違うが、スペーサ層として用いる場合は２ｎｍ〜２．５ｎｍ程度の厚さで十分なので、歪みＡｌＳｂとして結晶性を劣化させることなく成長することが可能である。
なお、上記の実施の形態においては、面状ドープ層を上部バリア層に１箇所だけ設けているが、下部バリア層側に設けても或いは上下のバリア層に設けても良いものであり、また、１箇所だけではなく、同じバリア層に面状ドープ層を２箇所以上設けても良い。なお、同じバリア層に面状ドープ層を２箇所以上設ける場合には、面状ドープ層同士の間隔を２ｎｍ〜３ｎｍは離すものとする。
なお、具体的構造としては、半導体基板１は半絶縁性ＩｎＰ基板、半絶縁性ＧａＡｓ基板或いはＳｉ基板である。ＩｎＰ系ＨＥＭＴの場合、半絶縁性ＩｎＰ基板、半絶縁性ＧａＡｓ基板或いはＳｉ基板上に、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ構造を形成することになる。半絶縁性ＩｎＰ基板上に形成する場合には、バッファ層２は下部バリア層３と同じＩｎ０．５２Ａｌ０．４８Ａｓを用いることができる。これに対して、半絶縁性ＧａＡｓ基板或いはＳｉ基板上に形成する場合には、バッファ層２として傾斜組成を有する半導体層（この場合、徐々に格子定数が大きくなるようにする）を用い、バッファ層２の最上部の格子定数をＩｎ０．５２Ａｌ０．４８Ａｓ下部バリア層３の格子定数と合わせるように形成する必要がある。またＧａＡｓ系ＨＥＭＴの場合、半絶縁性ＧａＡｓ基板或いはＳｉ基板上に、ＡｌＧａＡｓ／（Ｉｎ）ＧａＡｓヘテロ構造を形成することになる。半絶縁性ＧａＡｓ基板上に形成する場合には、バッファ層２は下部バリア層３と同じＡｌＧａＡｓを用いることができる。これに対して、Ｓｉ基板上に形成する場合には、バッファ層２として傾斜組成を有する半導体層（この場合、徐々に格子定数が大きくなるようにする）を用い、バッファ層２の最上部の格子定数をＡｌＧａＡｓ下部バリア層３の格子定数と合わせるように形成する必要がある。バッファ層の構造には色々な種類のものがあり、一つに決めることはできない。
また、半絶縁性ＩｎＰ基板を用いる場合には、下部バリア層３はＩｎＡｌＡｓ層であり、チャネル層４はＩｎＧａＡｓ層或いはＩｎＧａＡｓ層とＩｎＡｓ層の積層構造のいずれかである。また、上部バリア層５のIII-Ｖ族化合物半導体スペーサ層６を除いた部分はＩｎＡｌＡｓ層或いはＩｎＡｌＡｓ層とＩｎＰ層の積層構造のいずれかである。キャップ層１０はｎ型ＩｎＧａＡｓ層或いはｎ型ＩｎＧａＡｓ層とｎ型ＩｎＡｌＡｓ層の積層構造のいずれかである。
半絶縁性ＧａＡｓ基板を用いる場合には、下部バリア層３はＡｌＧａＡｓ層であり、チャネル層４はＧａＡｓ層或いはＩｎＧａＡｓ層のいずれかである。上部バリア層５のIII-Ｖ族化合物半導体スペーサ層６を除いた部分はＡｌＧａＡｓ層であり、キャップ層１０はｎ型ＧａＡｓ層である。
また、III-Ｖ族化合物半導体スペーサ層は、ＡｌＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層或いはＡｌＧａＩｎＳｂ層のいずれかである。なお、ＧａＳｂは導電性であるが、Ｇａ組成比が小さい場合には、ＡｌＧａＳｂ層或いはＡｌＧａＩｎＳｂ層でも問題はない。
また、キャップ層の露出平坦面に絶縁膜を設けても良く、この絶縁膜に設けられた開口部の側端面がゲート電極の側端面に当接させることで、ゲート電極のフット部を支持することができる。
本発明の実施の形態においては、バリア層中のスペーサ部分にＳｉがイオン化してドナーにならないＡｌＳｂの極薄層を設けている。したがって、電子供給層となるＳｉ−δドーピングを高めてチャネル層中の電子濃度を増やそうとした場合、Ｓｉがスペーサ層のチャネル層近くまで拡散してきても、リモートクーロン散乱源とはならずチャネル層中の電子移動度が下がることはない。
次に、図５乃至図１５を参照して、本発明の実施例１のＨＥＭＴを説明する。図１は、本発明の実施例１のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３、ｉ型ＩｎＧａＡｓチャネル層２４を順次堆積する。次いで、ｉ型ＡｌＳｂスペーサ層２５、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層２６を順次堆積したのち、Ｓｉをδドーピングしてδドープ層２７を形成する。
次いで、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。このｉ型ＡｌＳｂスペーサ層２５乃至ｉ型ＩｎＰ層２９が上部バリア層となる。なお、ｉ型ＩｎＰ層２９はＡｌ含有層であるｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８が露出するのを防ぐために設けている。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例１においては、ｉ型ＩｎＧａＡｓチャネル層２４との界面にＳｉがイオン化してドナーにならないｉ型ＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図６乃至図１５を参照して、本発明の実施例１のＨＥＭＴの製造工程を説明する。まず、図６に示すように、半絶縁性ＩｎＰ基板２１上に、ＭＢＥ法により、厚さが１０００ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、厚さが２００ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層下部バリア層２３、厚さが１０ｎｍのｉ型ＩｎＧａＡｓチャネル層２４を堆積する。次いで、厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層２５及び厚さが１ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層２６を堆積する。
次いで、固体Ｓｉ源を収容したセルを用いてＳｉをδドーピングしてδドープ層２７を形成する。Ｓｉのδドーピング量は１×１０１３ｃｍ−２とする。次いで、厚さが６ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８、厚さが３ｎｍのｉ型ＩｎＰ層２９、厚さが２０ｎｍのｎ型ＩｎＧａＡｓキャップ層３０を堆積する。なお、ｉ型ＩｎＧａＡｓチャネル層２４の組成はＩｎｘＧａ１−ｘＡｓ（０．８≧ｘ≧０．５３）、ｎ型ＩｎＧａＡｓキャップ層３０の組成はＩｎ０．５３Ｇａ０．４７Ａｓとする。δドーピングのちの成長工程の時間は３分程度である。また、ｎ型ＩｎＧａＡｓキャップ層３０の不純物濃度は２×１０１９ｃｍ−３とする。
次いで、ウェハー上に設けた積層構造を各素子領域に分離したのち、図７に示すように、ｎ型ＩｎＧａＡｓキャップ層３０上に、Ｔｉ／Ｐｔ／Ａｕ積層構造からなる金属電極を堆積してソース電極３１及びドレイン電極３２とする。
次いで、図８に示すように、プラズマＣＶＤ法を用いてソース電極３１とドレイン電極３２の間のｎ型ＩｎＧａＡｓキャップ層３０上に、厚さが２０ｎｍのＳｉＯ２膜３３を形成する。
次いで、図９に示すように、ソース電極３１とドレイン電極３２の間の凹部のＳｉＯ２膜３３の上に第１レジスト層３４を形成し、その上に、第２レジスト層３５及び第３レジスト層３６を形成する。この場合、第１レジスト層３４及び第３レジスト層３６としては電子線レジストＺＥＰ（日本ゼオン製商品名）を用いる。また、第２レジスト層３５としては、ＰＭＧＩ（Ｐｏｌｙ−ｄｉｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ：ＭｉｃｒｏＣｈｅｍ
Ｃｏｒｐ．社製商品名）を用いる。なお、ゲート電極のフット部分の長さをどの程度にするかにより、第１レジスト層３４の厚さは変わる。そのため、図９〜１４では第１レジスト層３４の厚さは、ソース電極３１、ドレイン電極３２で用いられる金属の最上部として描かれているが、これよりも厚くなったり薄くなったりする。厚い場合は、ソース電極３１、ドレイン電極３２上にも第１レジスト層３４が覆う。また薄い場合には、第２レジスト層３５がソース電極３１、ドレイン電極３２の間にも入り込む。
次いで、図１０に示すように、電子ビーム露光法によりＴ型ゲート電極のヘッド部分を露光し、第３レジスト層３６及び第２レジスト層３５を現像して開口部３７を形成する。次いで、図１１に示すように、更に、電子ビーム露光法により第１レジスト層３４を目的とするゲート長に合わせて高精細な露光を行ってＴ型ゲート電極のフット部分に対応する開口部３８を形成する。
次いで、図１２に示すように、開口部３８を形成した第１レジスト層３４をマスクとして反応性イオンエッチングによりＳｉＯ２膜３３の露出部をエッチング除去して開口部３９を形成する。なお、エッチングガスとしてはＣＦ４を用いる。
次いで、図１３に示すように、開口部３９を形成したＳｉＯ２膜３３をマスクとしてウエットエッチングを行うことによって、ｎ型ＩｎＧａＡｓキャップ層３０をエッチングしてゲートリセス部４０を形成してｎ型ＩｎＧａＡｓキャップ層３０を電気的に分離する。なお、エッチング液としては、クエン酸（Ｃ６Ｈ８Ｏ７）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いる。
次いで、図１４に示すように、ゲート電極４１としてＴｉ／Ｐｔ／Ａｕ積層膜を蒸着する。次いで、図１５に示すように、第３レジスト層３６乃至第１レジスト層３４を除去し、それとともに、第３レジスト層３６上に堆積したＴｉ／Ｐｔ／Ａｕ積層膜をリフトオフにより除去することで、本発明の実施例１のＨＥＭＴの基本構造が完成する。
次に、図１６を参照して、本発明の実施例２のＨＥＭＴを説明するが、この実施例２のＨＥＭＴにおいては、上部バリア層中に２度のＳｉ−δドーピングを行ったものであり、それ以外の層厚、不純物濃度、組成等は実施例１と同様である。図１６は、本発明の実施例２のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３、ｉ型ＩｎＧａＡｓチャネル層２４を順次堆積する。次いで、ｉ型ＡｌＳｂスペーサ層２５、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層２６を順次堆積したのち、Ｓｉをδドーピングしてδドープ層２７を形成する。
次いで、厚さが２ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４２を堆積したのち、再び、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４３を形成する。以降は、再び、実施例１と同様に、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。このｉ型ＡｌＳｂスペーサ層２５乃至ｉ型ＩｎＰ層２９が上部バリア層となる。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例２においては、ｉ型ＩｎＧａＡｓチャネル層２４との界面にｉ型ＡｌＳｂスペーサ層を設けているので、δドープ層を２層設けてキャリア供給能力を高めても、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図１７を参照して、本発明の実施例３のＨＥＭＴを説明するが、この実施例３のＨＥＭＴにおいては、下部バリア層中にもＳｉ−δドーピングを行ったものであり、それ以外の層厚、不純物濃度、組成等は実施例１と同様である。図１７は、本発明の実施例３のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３を順次堆積する。
次いで、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４４を形成したのち、厚さが１ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層及び厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層４６を形成する。以降は実施例１と同様に、ｉ型ＩｎＧａＡｓチャネル層２４、ｉ型ＡｌＳｂスペーサ層２５、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層２６を順次堆積したのち、Ｓｉをδドーピングしてδドープ層２７を形成する。
次いで、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例３においては、上下のバリア層にδドープ層を設けてキャリア供給能力を高めているが、上下のバリア層のチャネル層との界面にＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図１８を参照して、本発明の実施例４のＨＥＭＴを説明するが、この実施例４のＨＥＭＴにおいては、実施例１とは逆に下部バリア層側にＳｉ−δドーピングを行ったものであり、それ以外の層厚、不純物濃度、組成等は実施例１と同様である。図１８は、本発明の実施例４のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３を順次堆積する。
次いで、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４４を形成したのち、厚さが１ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４５及び厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層４６を形成する。次いで、ｉ型ＩｎＧａＡｓチャネル層２４、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例４においては、下部バリア層にδドープ層を設けているが、下部バリア層のチャネル層との界面にＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図１９を参照して、本発明の実施例５のＨＥＭＴを説明するが、この実施例５のＨＥＭＴにおいては、上下のバリア層中に夫々２度のＳｉ−δドーピングを行ったものであり、それ以外の層厚、不純物濃度、組成等は実施例１と同様である。図１９は、本発明の実施例５のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３を順次堆積する。
次いで、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４７を形成したのち、厚さが２ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４８を形成する。次いで、再び、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４４を形成したのち、厚さが１ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４５及び厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層４６を形成する。
次いで、ｉ型ＩｎＧａＡｓチャネル層２４、ｉ型ＡｌＳｂスペーサ層２５、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層２６を順次堆積したのち、Ｓｉをδドーピングしてδドープ層２７を形成する。次いで、厚さが２ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４２を堆積したのち、再び、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４３を形成する。以降は、再び、実施例１と同様に、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例５においては、上下のバリア層に２層のδドープ層を設けてキャリア供給能力をさらに高めているが、上下のバリア層のチャネル層との界面にＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図２０を参照して、本発明の実施例６のＨＥＭＴを説明するが、この実施例６のＨＥＭＴにおいては、下部バリア層中にのみ２度のＳｉ−δドーピングを行ったものであり、それ以外の層厚、不純物濃度、組成等は実施例１と同様である。図２０は、本発明の実施例６のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層２２、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層２３を順次堆積する。
次いで、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４７を形成したのち、厚さが２ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４８を形成する。次いで、再び、１×１０１３ｃｍ−２程度のＳｉ−δドーピングを行ってδドープ層４４を形成したのち、厚さが１ｎｍのｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４５及び厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層４６を形成する。
次いで、ｉ型ＩｎＧａＡｓチャネル層２４、ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層２８及びｉ型ＩｎＰ層２９を順次堆積する。次いで、ｎ型ＩｎＧａＡｓキャップ層３０を介してソース電極３１及びドレイン電極３２を設ける。また、ゲートリセス部４０にゲート電極４１を設ける。
このように、本発明の実施例６においては、下部バリア層に２層のδドープ層を設けてキャリア供給能力を高めているが、下部バリア層のチャネル層との界面にＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。
次に、図２１を参照して、本発明の実施例７のＨＥＭＴを説明するが、この実施例７のＨＥＭＴは、基板をＧａＡｓとしたＧａＡｓ系ＨＥＭＴであり、基本的な構成は上記の実施例１と同様である。図２１は、本発明の実施例７のＨＥＭＴの概略的断面図である。図に示すように、半絶縁性ＧａＡｓ基板５１上に厚さが１０００ｎｍのｉ型ＡｌＧａＡｓバッファ層５２、厚さが２００ｎｍのｉ型ＡｌＧａＡｓ下部バリア層５３を順次堆積する。
次いで、厚さが１０ｎｍのｉ型ＩｎＧａＡｓチャネル層５４、厚さが２ｎｍのｉ型ＡｌＳｂスペーサ層５５、厚さが１ｎｍのｉ型ＡｌＧａＡｓスペーサ層５６を順次堆積したのち、Ｓｉをδドーピングしてδドープ層５７を形成する。次いで、厚さが６ｎｍのｉ型ＡｌＧａＡｓバリア層５８及び２×１０１９ｃｍ−３の不純物濃度で厚さが２０ｎｍのｎ型ＧａＡｓキャップ層５９を堆積する。次いで、ｎ型ＧａＡｓキャップ層５９を介してソース電極６０及びドレイン電極６１を設ける。また、ゲートリセス部６３にゲート電極６４を設ける。なお、ＧａＡｓ系ＨＥＭＴにおいてもｎ型ＧａＡｓキャップ層５９の露出平坦面にＳｉＯ２膜６２を設ける。
このように、本発明の実施例７においては、基板をＧａＡｓとしたＧａＡｓ系ＨＥＭＴであるが、δドープ層の高不純物濃度化に伴うリモートクーロン拡散の事情はＩｎＰ系ＨＥＭＴと同様である。そこで、δドープ層を設けたＡｌＧａＡｓバリア層のチャネル層との界面にＡｌＳｂスペーサ層を設けているので、リモートクーロン散乱の影響を大幅に低減することができる。なお、この実施例７においては、上記の実施例１のように上部バリア層側に１層のδドープ層を設けただけである。しかし、上記の実施例２乃至実施例６と同様に、下部バリア層或いは上下のバリア層中にδドープ層を設けても良いし、同じバリア層中に複数のδドープ層を設けても良い。また、上記の実施例７においてはチャネル層をＩｎＧａＡｓとしているが、ＧａＡｓを用いても良い。
１ 半導体基板
２ バッファ層
３ 下部バリア層
４ チャネル層
５ 上部バリア層
６ Ｖ族がＳｂであるIII-Ｖ族化合物半導体スペーサ層
７ スペーサ層
８ 面状ドープ層
９ バリア層
１０ キャップ層
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
２１，７１ 半絶縁性ＩｎＰ基板
２２，７２ ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層
２３，７３ ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓ下部バリア層
２４，７４ ｉ型ＩｎＧａＡｓチャネル層
２５，４６ ｉ型ＡｌＳｂスペーサ層
２６，４２，４５，４８，７５ ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層
２７，４３，４４，４７，７６ δドープ層
２８，７７ ｉ型Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層
２９，７８ ｉ型ＩｎＰ層
３０，７９ ｎ型ＩｎＧａＡｓキャップ層
３１，８０ ソース電極
３２，８１ ドレイン電極
３３ ＳｉＯ２膜
３４ 第１レジスト層
３５ 第２レジスト層
３６ 第３レジスト層
３７，３８，３９ 開口部
４０，８２ ゲートリセス部
４１，８３ ゲート電極
５１ 半絶縁性ＧａＡｓ基板
５２ ｉ型ＡｌＧａＡｓバッファ層
５３ ｉ型ＡｌＧａＡｓ下部バリア層
５４ ｉ型ＩｎＧａＡｓチャネル層
５５ ｉ型ＡｌＳｂスペーサ層
５６ ｉ型ＡｌＧａＡｓスペーサ層
５７ δドープ層
５８ ｉ型ＡｌＧａＡｓバリア層
５９ ｎ型ＧａＡｓキャップ層
６０ ソース電極
６１ ドレイン電極
６２ ＳｉＯ２膜
６３ ゲートリセス部
６４ ゲート電極

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に設けた下部バリア層と、
    前記下部バリア層に接して設けたチャネル層と、
    前記チャネル層に接して設けた上部バリア層と、
    前記上部バリア層に接して設けたキャップ層と、
    前記キャップ層上に設けたソース電極及びドレイン電極と、
    前記ソース電極とドレイン電極の間に配置されたゲート電極と
    を有し、
    前記下部バリア層及び前記上部バリア層の少なくとも一方の層中にチャネル電子の供給源となる不純物原子が面状ドーピングされた面状ドープ層を有し、
    前記面状ドープ層を設けたバリア層の前記チャネル層に接する部分がＶ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層であり、且つ、前記面状ドープ層を設けたバリア層の他の部分がＶ族元素としてＳｂを含まないIII-Ｖ族化合物半導体層であり、
    前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層の厚さが、前記面状ドープ層の中心位置と前記チャネル層との間の厚さの５０％〜８０％であることを特徴とする電界効果型化合物半導体装置。
  2. 前記半導体基板と前記下部バリア層との間にバッファ層を有することを特徴とする請求項１に記載の電界効果型化合物半導体装置。
  3. 前記面状ドープ層が、１層のバリア層中に複数層設けられていることを特徴とする請求項１または請求項２に記載の電界効果型化合物半導体装置。
  4. 前記下部バリア層は前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を含まず、且つ、前記上部バリア層は前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を含み、
    前記下部バリア層はＩｎＡｌＡｓ層であり、
    前記チャネル層はＩｎＧａＡｓ層或いはＩｎＧａＡｓ層とＩｎＡｓ層の積層構造のいずれかであり、
    前記上部バリア層の前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を除いた部分はＩｎＡｌＡｓ層或いはＩｎＡｌＡｓ層とＩｎＰ層の積層構造のいずれかであり、
    前記キャップ層はｎ型ＩｎＧａＡｓ層或いはｎ型ＩｎＧａＡｓ層とｎ型ＩｎＡｌＡｓ層の積層構造のいずれかである
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型化合物半導体装置。
  5. 前記下部バリア層は前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を含まず、且つ、前記上部バリア層は前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を含み、
    前記下部バリア層はＡｌＧａＡｓ層であり、
    前記チャネル層はＧａＡｓ層或いはＩｎＧａＡｓ層のいずれかであり、
    前記上部バリア層の前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層を除いた部分はＡｌＧａＡｓ層であり、
    前記キャップ層はｎ型ＧａＡｓ層である
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型化合物半導体装置。
  6. 前記面状ドープ層にドープされる不純物原子はＳｉであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の電界効果型化合物半導体装置。
  7. 前記Ｖ族元素がＳｂであるIII-Ｖ族化合物半導体スペーサ層は、ＡｌＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層或いはＡｌＧａＩｎＳｂ層のいずれかであることを特徴とする請求項１乃至請求項６のいずれか１項に記載の電界効果型化合物半導体装置。
  8. 前記キャップ層の露出平坦面上に絶縁膜を有し、
    前記絶縁膜に設けられた開口部の側端面が前記ゲート電極の側端面に当接していることを特徴とする請求項１乃至請求項７のいずれか１項に記載の電界効果型化合物半導体装置。
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