CN102171831A - 具有在沟道区之下的Delta掺杂层的Ⅲ-Ⅴ族器件 - Google Patents

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Abstract

本发明III-V族材料器件具有在沟道区之下的delta掺杂区。这可通过减小栅极与沟道区之间的距离来提高该器件的性能。

Description

具有在沟道区之下的Delta掺杂层的Ⅲ-Ⅴ族器件
背景
发明背景
当今的大多数集成电路是基于硅的，硅是元素周期表的IV族元素。已知诸如砷化镓(GaAs)、锑化铟(InSb)、磷化铟(InP)以及铟镓砷化物(InGaAs)的III-V族元素化合物具有远优于硅的半导体特性，包括更高的电子迁移率和饱和速度。因此这些材料提供优越的器件性能。
附图简述
图1是示出III-V族材料量子阱晶体管器件的横截面侧视图。
图2是示出衬底的横截面侧视图。
图3是示出在衬底上形成的缓冲区的横截面侧视图。
图4是示出在缓冲区之上的下势垒区的横截面侧视图。
图5是示出在下势垒区之上的delta掺杂区的横截面侧视图。
图6是示出在delta掺杂区之上的间隔区的横截面侧视图。
图7是示出沟道区的横截面侧视图。
图8是示出在量子阱沟道区之上的上势垒区的横截面侧视图。
图9是示出在上势垒区之上的电介质势垒区的横截面侧视图。
图10是示出在电介质势垒区之上的栅极电介质的横截面侧视图。
图11是示出在栅极电介质之上的栅极的横截面侧视图。
图12是示出工作中的器件的横截面侧视图。
详细描述
在各个实施例中，描述了与III-V族材料半导体器件的形成有关的装置和方法。在以下描述中，将描述各个实施例。然而，相关领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者使用其它替换和/或附加方法、材料或组件实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书全文中对“一个实施例”或“一实施例”的引述表示结合该实施例描述的特定特征、结构、材料或特性包括在本发明的至少一个实施例中，但不表示它们出现在每个实施例中。因此，在本说明书全文中通篇出现的短语“在一个实施例中”或“在一实施例中”不一定全指本发明的同一实施例。此外，这些特定的特征、结构、材料或特性可以按任何适当的方式在一个或更多个实施例中被组合。可包括各种附加层和/或结构和/或在其它实施例中省略所描述的特征。
将以最有助于理解本发明的方式将各种操作描述为多个依次的分立操作。然而，描述的顺序不应被解释为表示这些操作必须依赖于该顺序。具体地，这些操作不必按所介绍的顺序执行。所描述的操作可按与所述实施例不同的顺序连续地或并列地执行。可执行各种附加操作和/或可在附加实施例中省略所描述的操作。
图1是示出根据本发明一个实施例的III-V族材料量子阱晶体管器件100的横截面侧视图，该器件100具有在沟道区112之下的delta掺杂区108。Delta掺杂区108位于沟道区112之下允许沟道区112与栅电极118之间的距离小于delta掺杂区108在沟道区112之上的情况。该较小距离又允许器件100的栅极长度170小于沟道区112与栅电极118之间的距离较大的情况。例如，在一些实施例中，器件100可具有小于20纳米的栅极长度170。在各个实施例中，具有较小栅极长度170的器件100能通过较高的I开/I关、较高的截止频率、降低的栅极漏电、较高的驱动电流和/或减小的短沟道效应而潜在地提供较好的性能。此外，具有较小栅极长度170的器件100允许在衬底102的给定面积上形成更多的晶体管100，这意味着产品能以较低成本制造。
在所示实施例中，器件100包括衬底102，该衬底102可以是在其上制造器件100的任何材料或多种材料。在一些实施例中，衬底102可以是基本单晶硅材料、经掺杂的基本单晶硅材料、多晶或多层衬底102。在一些实施例中，衬底102可不包括硅，但可替代地包括诸如GaAs或InP的不同衬底材料。衬底102可包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。
在所示实施例中，在衬底102之上存在缓冲区104。该缓冲区104可用于调和衬底102与缓冲区104之上的区域之间的晶格失配，并限制晶格位错和缺陷。
在所示实施例中，在缓冲区104之上存在下势垒区106，在下势垒区106之上存在delta掺杂区108，在delta掺杂区108之上存在间隔区110，在间隔区110之上存在沟道区112，以及在沟道区112之上存在上势垒区114。Delta掺杂区108是根据器件100的设计和器件100的目标阈值电压来掺杂的。注意，如本文所使用的术语“delta掺杂区”还包含调制掺杂区，且器件100的一些实施例可具有代替delta掺杂区108的调制掺杂区108；如本文所使用的“delta掺杂区”包含这两个实施例。Delta掺杂区108在沟道区112之下，这样允许沟道区112与栅极118之间的距离小于delta掺杂区108在沟道区112之上的情况。沟道区112和delta掺杂区108被夹在上、下势垒区114、106之间。
在上势垒区118之上存在栅极电介质116。在高k栅极电介质层116上是栅电极118，栅电极118的材料可基于所需的功函数来选择。器件100还具有源区120和漏区122。如图所示，器件100是凹陷栅极118器件100，但在其它实施例中它可以是缺少凹陷栅极118的不同类型的器件100。
图2至12是示出如何制造器件100的横截面侧视图，并提供与本发明的实施例有关的附加细节。
图2是示出根据本发明一个实施例的衬底102的横截面侧视图。在一些实施例中，该衬底102可包括高电阻率p型或n型邻位硅材料，该硅材料具有横跨衬底表面的双台阶(100)台面(terrace)的规则阵列。邻位表面可通过从坯料切掉衬底102来制备。在一些实施例中，(100)衬底表面以朝[110]方向成2至8度的角度切下。在特定实施例中，(100)衬底表面以朝[110]方向成约4度的角度切下。邻位表面是硅衬底102的较高阶晶面，诸如但不限于(211)、(511)、(013)、(711)面。
其上将要形成器件100的衬底102表面可具有每厘米约1欧姆与约50,000欧姆之间的电阻。高电阻率可通过低于约1016个载流子/cm3的低掺杂剂浓度来实现。
在一些实施例中，衬底102可以是基本单晶硅材料、经掺杂的基本单晶硅材料、多晶或多层衬底102。在各个实施例中，衬底102可包括锗、硅上锗，或可以是绝缘体上硅衬底102。在一些实施例中，衬底102可不包括硅，但可替代地包括不同材料，诸如不同半导体或诸如GaAs或InP的III-V族材料。衬底102可包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。
图3是示出在一个实施例中在衬底102上形成的缓冲区104的横截面侧视图。该缓冲区104可用于调和衬底102与缓冲区104之上的区域之间的晶格失配，并限制晶格位错和缺陷。在所示实施例中，缓冲区104具有多个区域：成核区130、第一缓冲区132以及渐变缓冲区134，但在其它实施例中缓冲区104可具有不同数量的区域或仅为单个区域。
在一个实施例中，成核区130包括砷化镓，但在其它实施例中，可使用诸如GaSb或AlSb的其它材料。(注意，如本文所使用的，但用无下标的材料元素表示材料时，这些表示包含元素的任何混合百分比。例如，“InGaAs”包含InxGa1-xAs，其中x的范围在0(GaAs)与1(InAs)之间。类似地，InAlAs包含In0.52Al0.48As。)它由分子束外延(MBE)、迁移增强外延(MEE)、金属有机化学气相沉积(MOCVD)、原子层外延(ALE)、化学束外延(CBE)或另一适当方法形成。在一些实施例中，它具有小于约500埃的厚度。在其中衬底102是邻位硅材料的实施例中，可使成核区130足够厚，以填充硅衬底102的所有台面。在替代实施例中，可使用其它适当的成核区130材料或厚度，或可省去成核区130。
在所示实施例中，在成核区130之上存在第一缓冲区132。在一实施例中，第一缓冲区132包括GaAs材料，但也可使用诸如InAlAs、AlSb的其它材料。在一实施例中，第一缓冲区132由与成核区130基本相同的材料组成。缓冲区132也可由分子束外延(MBE)、迁移增强外延(MEE)、金属有机化学气相沉积(MOCVD)、原子层外延(ALE)、化学束外延(CBE)或另一适当方法形成。在各个实施例中，第一缓冲区132可具有小于1微米、在0.3微米与1微米之间的厚度或其它厚度。
在一些实施例中，第一缓冲区132可通过用于形成成核区130的相同工艺形成。在这样的实施例中，第一缓冲层108的生长可在比用于成核层104生长的温度高的温度下进行。虽然第一缓冲区132被认为且被示为与成核区130分立的区域，但区域130、132可被认为是缓冲层，其中区域132使从成核区130开始的III-V族缓冲区变厚，且使位错滑移。区域132的膜质量可能优于成核区132的膜质量，因为它是在更高的生长温度下形成的。此外，在区域132形成期间，射束速率可相对较高，因为极化成核区130可消除反相位域(APD)形成的风险。
在所示实施例中，在第一缓冲区132之上存在渐变缓冲区134。在所示实施例中，渐变缓冲区134包括铟铝砷化物InxAl1-xAs，其中x的范围在0(或另一选定起始量)与下势垒区中所需的In量之间，但渐变缓冲区134可包括其它材料且可被掺杂。例如，渐变缓冲区134可包括毗邻第一缓冲区132的AlAs(因此x＝0)，并且渐变缓冲区134中存在的In量不断增高(但不一定按照线性增加率)，以使渐变缓冲区134包括毗邻下势垒区106的In0.52Al0.48As。在一些实施例中，渐变缓冲区134的上部包括InxAl1-xAs，其中x在0.52与0.70之间。在一实施例中，渐变缓冲区134具有小于约5微米的厚度。在其它实施例中，它可具有足够的厚度，以使出现在其下表面的大多数缺陷不出现在其上表面。可使用任何适当的方法来形成渐变缓冲区134。
注意，一些实施例可没有缓冲区132和/或渐变缓冲区134。例如，在衬底102包括III-V族材料的实施例中，器件100可没有缓冲区132和/或渐变缓冲区134。
图4是示出根据一个实施例的在缓冲区104之上的下势垒区106的横截面侧视图。在所示实施例中，下势垒区106包括InAlAs，但在其它实施例中，它可包括诸如InAlSb或InP的其它材料。在下势垒区106包括InAlAs的实施例中，它可包括InxAl1-xAs，其中x在0.52与0.70之间，但在其它实施例中可使用不同组分。下势垒区106可被掺杂。下势垒区106可包括带隙比组成沟道区112的材料的带隙更高的材料。可使用诸如以上列出的可能用于形成缓冲区104的任何适当方法来形成下势垒区106。在一些实施例中，下势垒区106可具有在约1微米与3微米之间的厚度，但在其它实施例中，它可具有不同厚度。
图5是示出根据一个实施例的在下势垒区106之上的delta掺杂区108的横截面侧视图。该delta掺杂区108可包括与下势垒区106相同的材料，并添加了掺杂剂或多种掺杂剂。用于delta掺杂区108的掺杂剂可以是Te、Si、Be或其它掺杂剂。在一些实施例中，delta掺杂区108中的掺杂剂浓度在约1×1011/cm2至约8×1012/cm2之间，但可使用不同的掺杂剂浓度。掺杂剂的浓度可基于器件100设计和器件的目标阈值电压来选择。在另一实施例中，delta掺杂区108可包括经掺杂的Si。在一实施例中，delta掺杂区108、下势垒区106和/或其它区域可通过连续生长过程形成。例如，下势垒区106可包括在其中流入In、Al以及As的腔室中形成的InAlAs，且为了形成delta掺杂区108，In和Al的流停止，同时Si流开始。在其它实施例中，可使用不同方法以形成这些区域。在一些实施例中，delta掺杂区108可具有小于约5埃的厚度，但在其它实施例中，它可具有不同厚度。
图6是示出根据一个实施例的在delta掺杂区108之上的间隔区110的横截面侧视图。在一实施例中，间隔区110可包括与下势垒区106相同的材料。例如，在下势垒区106包括In0.52Al0.48As的实施例中，间隔区110也可包括In0.52Al0.48As。在一实施例中，间隔区110可基本上由与下势垒区106相同的材料组成。在其它实施例中，间隔区110可包括其它材料。间隔区110可通过任何适当的方法形成，且可通过用于形成下势垒区106的相同方法形成。
图7是示出根据本发明一个实施例的沟道区112的横截面侧视图。沟道区112可以是量子阱沟道区。该量子阱沟道区112包括III-V族材料。III-V族材料是具有III族材料和V族材料二者的材料。例如，在所示实施例中，沟道区112的III-V族材料是InGaAs，但在其它实施例中，它可包括诸如InSb或InAs的其它材料。在量子阱沟道区112包括InGaAs的实施例中，可选择In与Ga的比例以使量子阱沟道区112与周围区域大致晶格匹配。例如，在间隔区110包括In0.52Al0.48As的实施例中，沟道区112可包括In0.53Ga0.47As。在其它实施例中，沟道区112可包括InxGa1-xAs，其中x在约0.53与约1.0(在此情况下基本无Ga)之间。可选择不同的In与Ga的比例以给沟道区112提供应变。可使用诸如以上列出的可能用于形成缓冲区104的任何适当方法来形成量子阱沟道区112。在一些实施例中，量子阱沟道区112可具有在约3纳米与20内米之间的厚度，但它可以是更小或更大的厚度：在其它实施例中它可具有不同厚度。
图8是示出根据一个实施例的在量子阱沟道区112之上的上势垒区114的横截面侧视图。在所示实施例中，上势垒区114包括InAlAs，但在其它实施例中，它可包括其它材料。在上势垒区114包括InAlAs的实施例中，In与Al的比例约为52∶48(In0.52Al0.48As)。上势垒区114可包括带隙比组成沟道区112的材料的带隙更高的材料。在一实施例中，上势垒区114包括与下势垒区106相同的材料(例如，如果下势垒区106包括In0.60Al0.40As，则上势垒区114也包括In0.60Al0.40As)。在一实施例中，上势垒区114由与下势垒区106基本相同的材料组成。在其它实施例中，上、下势垒区106、114可包括不同材料。可使用诸如以上列出的可能用于形成缓冲区104的任何适当方法来形成上势垒区114。在一些实施例中，上势垒区114可以非常薄，诸如小于50纳米。在一实施例中，上势垒区114可具有小到约3纳米的厚度，但它也可具有更大或更小的不同厚度。该厚度可基于器件100的目标阈值电压来选择。
图9是示出根据一个实施例的在上势垒区114之上的电介质势垒区142的横截面侧视图。图9中示出的电介质势垒区142是包括InP材料的第二上势垒区，但在其它实施例中可使用其它材料。在一实施例中，电介质势垒区142具有小于约2纳米的厚度。在一实施例中，电介质势垒区142具有1纳米或更小的厚度。在其它实施例中，电介质势垒区142可具有不同的厚度。在一实施例中，电介质势垒区142可被形成为第一厚度，然后被蚀刻或以其它方式减薄至其最终厚度。
图10是示出根据一个实施例的在电介质势垒区142之上的栅极电介质116的横截面侧视图。栅极电介质116可包括诸如Al2O3的高k电介质材料，但在其它实施例中可使用诸如La2O3、HfO2、ZrO2、TaO5的其它材料或诸如LaAlxOy、HfxZryOz的三元复合物或其它材料。在栅极电介质116是Al2O3的实施例中，在一个实施例中可利用三甲基铝(TMA)和水前体通过ALD工艺来沉积Al2O3，但也可使用其它形成方法。在一些实施例中，栅极电介质116可具有在约0.7微米与5微米之间的厚度，但在其它实施例中，它可具有不同厚度。
图11是示出根据一个实施例的在栅极电介质116之上的栅极118以及在栅极118任一侧的源区和漏区120、122的横截面侧视图。在所示实施例中，栅极118是晶体管的凹陷栅极，因此源极/漏极层的部分被去除以使栅极118凹陷，并保留源区和漏区120、122。在一实施例中，凹陷的源极、漏极以及栅极可通过电子束蒸镀金属以及剥离(lift-off)或浮掉(float-off)工艺形成。在其它实施例中，可形成其它类型的晶体管或其它器件100，这些器件在源/漏层中没有凹部。
栅电极118可包括诸如Pt/Au、Ti/Au、Ti/Pt/Au的含金属材料，或另一材料或多种材料。在一些实施例中，栅极具有超过4.5eV的功函数，不过其它功函数也是可能的。
在所示实施例中，源区和漏区120、122在接触区150之上。在一些其它实施例中，可能不存在这些分立的接触区150。在一实施例中，接触区150可包括InGaAs(InxGa1-xAs)，而且在其厚度中可渐变或具有基本恒定的In与Ga比例。在一实施例中，接触区150的上区可包括In0.53Ga0.47As，但在其它实施例中可使用其它组分。
在一个实施例中，源区和漏区120、122可包括NiGeAu。在另一实施例中，源区和漏区120、122可包括TiPtAu。在其它实施例中，源区和漏区120、122可包括另一种材料。
图12是示出工作中的器件100的横截面侧视图。在所示实施例中，当器件100工作时，在沟道区112的上部中存在二维电子气(2DEG)。当delta掺杂区108在沟道区112之下时，2DEG在沟道区112的上部，且器件100的栅极118与2DEG之间的间距小于delta掺杂区108在沟道区112之上的情况。这样能为器件100提供多种优点，诸如减小的栅极长度、受控的短沟道效应、增强模式操作、增大的开启电流和/或较高的I开/I关。
出于说明和描述的目的已经给出了本发明的实施例的上述描述。不打算穷举或将本发明限于所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上部、下部、第一、第二等术语，这些仅用于描述的目的而不应解释为限制。例如，指示相对的垂直位置的术语指的是衬底或集成电路的器件侧(或有效表面)是该衬底的“顶”面的情况；衬底可实际上处于任何方向，使得在标准陆地参考系中衬底的“顶”侧可低于“底”侧且仍落在术语“顶”的含义内。如在此所使用的术语“在……之上”(包括在权利要求中)不指示在第二层之上的第一层直接在第二层上且与第二层直接接触，除非明确说明如此；在第一层和第一层上的第二层之间可以有第三层或其它结构。可在多个位置和方向上制造、使用或运输本文所述的器件或制品的实施例。相关领域的技术人员可根据以上的教示领会到很多修改和变形是可能的。本领域的技术人员将认识到附图中所示的各组件的各种等价组合和替换。因此本发明的范围不是由该详细说明书限制而是由所附权利要求限定。

Claims (20)

1.一种器件，包括：
包括InAlAs的下势垒区；
在所述下势垒区之上的delta掺杂区；
在所述delta掺杂区之上的包括InGaAs的量子阱沟道区；
在所述量子阱沟道区之上的包括InAlAs的第一上势垒区；以及
在所述上势垒区之上的栅电极。
2.如权利要求1所述的器件，其特征在于，还包括在所述栅电极与所述第一上势垒区之间的栅极电介质、在所述栅电极的第一侧的源区、以及在所述栅电极的与所述第一侧相反的第二侧的漏区。
3.如权利要求1所述的器件，其特征在于，所述栅电极包括金属。
4.如权利要求1所述的器件，其特征在于，还包括在所述下势垒区之下的衬底，所述衬底包括Si。
5.如权利要求4所述的器件，其特征在于，还包括在所述衬底与所述下势垒区之间的缓冲区。
6.如权利要求1所述的器件，其特征在于，还包括在所述第一上势垒区与所述栅电极之间的第二上势垒区，所述第二上势垒区包括InP。
7.如权利要求6所述的器件，其特征在于，还包括在所述第二上势垒区与所述栅电极之间的栅极电介质区，所述栅极电介质区包括高k材料。
8.如权利要求7所述的器件，其特征在于，所述栅极电介质区包括HfO2、Al2O3或TaO5。
9.如权利要求1所述的器件，其特征在于，所述器件是栅极长度小于或等于20纳米的晶体管。
10.一种半导体器件，包括：
衬底；
在所述衬底之上的包括III-V族材料的量子阱沟道区；
在所述量子阱沟道区与所述衬底之间的delta掺杂区。
11.如权利要求10所述的器件，其特征在于，所述器件是晶体管，所述晶体管还包括：
在所述量子阱沟道区之上的第一上势垒区；以及
在所述量子阱沟道区之下的下势垒区。
12.如权利要求11所述的器件，其特征在于，所述上势垒区和所述下势垒区包括InyAl1-yAs材料，其中y在0.52与0.70之间。
13.如权利要求11所述的器件，其特征在于，所述delta掺杂区包括与所述下势垒区基本相同的材料加上掺杂剂。
14.如权利要求11所述的器件，其特征在于，所述量子阱沟道区包括InxGa1-xAs材料，其中x在0.53与1.0之间。
15.如权利要求11所述的器件，其特征在于，还包括在所述delta掺杂区与所述量子阱沟道区之间的间隔区。
16.如权利要求15所述的器件，其特征在于，还包括：
在所述第一上势垒区之上的高k栅极电介质区；
在所述高k栅极电介质区之上的栅电极，所述栅电极包括金属；
在所述高k栅极电介质区的第一侧的源极接触；以及
在所述高k栅极电介质区的与所述第一侧相反的第二侧的漏极接触。
17.如权利要求16所述的器件，其特征在于，还包括在所述第一上势垒区与所述高k栅极电介质区之间的第二上势垒区，所述第二上势垒区包括InP。
18.如权利要求11所述的器件，其特征在于，所述晶体管可操作以在所述量子阱沟道区的上部产生二维电子气。
19.如权利要求11所述的器件，其特征在于，所述器件不包括在所述量子阱沟道区之上的delta掺杂区。
20.一种晶体管，包括：
衬底，包括硅；
在所述衬底之上的缓冲层，所述缓冲层包括渐变的InyAl1-yAs材料，其中y随着与衬底的距离增加而增大；
在所述缓冲层之上的下势垒层，所述下势垒层包括InyAl1-yAs材料，其中y在0.52与0.70之间；
在所述下势垒层之上的delta掺杂层，所述delta掺杂层包括与所述下势垒层的InyAl1-yAs材料基本相同的InyAl1-yAs材料加上掺杂剂；
在所述delta掺杂层之上的量子阱沟道层，所述量子阱沟道层包括InxGa1-xAs材料，其中x在0.53与1.0之间；
在所述量子阱沟道层之上的第一上势垒层，所述第一上势垒层由与所述下势垒层基本相同的材料组成；
在所述第一上势垒层之上的第二上势垒层，所述第二上势垒层包括InP；
在所述第二上势垒层之上的高k栅极电介质层；
在所述高k栅极电介质层之上的栅电极，所述栅电极包括金属；
在所述栅电极的第一侧的源极接触，所述源极接触包括InGaAs；以及
在所述栅电极的与所述第一侧相反的第二侧的漏极接触，所述漏极接触包括InGaAs。
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