CN102687273B - 基于锗的量子阱器件 - Google Patents

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Abstract

一种量子阱晶体管具有锗量子阱沟道区。含硅的蚀刻停止层提供栅电介质接近沟道的容易放置。III-V族势垒层对沟道增加应变。沟道区之上和之下的缓变硅锗层改进了性能。多种栅电介质材料允许使用高k值栅电介质。

Description

基于锗的量子阱器件
背景技术
当今的大多数集成电路是基于硅的，硅是元素周期表的IV族元素。基于非硅材料的量子阱晶体管可提供出众的器件性能。
附图说明
图1是示出锗量子阱沟道晶体管器件的横截面侧视图。
图2是示出在衬底上形成的缓冲区的横截面侧视图。
图3是示出锗量子阱沟道晶体管器件的另一个实施例的横截面侧视图。
图4是示出锗量子阱沟道晶体管器件的另一个实施例的横截面侧视图。
图5是示出可用于形成锗量子阱沟道晶体管器件的另一个实施例的材料层叠的横截面侧视图。
图6是示出锗量子阱沟道晶体管器件的横截面侧视图。
图7是示出一些实施例中存在的蚀刻停止区的横截面侧视图。
图8是示出一实施例中蚀刻停止区的哪个部分可被改变的横截面侧视图。
图9是根据本发明的另一个实施例示出锗量子阱沟道晶体管器件的横截面侧视图。
图10是根据本发明的另一个实施例示出锗量子阱沟道晶体管器件的横截面侧视图。
图11是示出包括III-V族材料的缓冲区的多个子区的横截面侧视图。
图12是示出具有一个或多个非均质势垒和/或间隔区的锗量子阱沟道晶体管的横截面侧视图。
图13至20是根据本发明的各实施例示出底部势垒和间隔区材料组成的图。
图21是示出具有多个栅电介质区的锗量子阱沟道晶体管器件的横截面侧视图。
图22是示出在同一衬底上具有锗量子阱沟道区晶体管和III-V族材料量子阱沟道区晶体管的器件的横截面侧视图。
图23是示出在同一衬底上具有锗量子阱沟道区晶体管和非量子阱沟道晶体管的器件的横截面侧视图。
具体实施方式
在各实施例中，描述了锗量子阱半导体器件及其制造。在以下描述中，将描述各个实施例。然而，相关领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者使用其它替换和/或附加方法、材料或组件实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书全文中对“一个实施例”或“一实施例”的引述表示结合该实施例描述的特定特征、结构、材料或特性包括落入本发明范围内的至少一个实施例中，但不表示它们必须出现在每个实施例中。因此，在本说明书全文中通篇出现的短语“在一个实施例中”或“在一实施例中”不一定全指本发明的同一实施例。而且，特定特征、结构、材料或特性可按照任何合适的方式在一个或多个实施例中组合。可包括各种附加层和/或结构和/或在其它实施例中省略所描述的特征。
将以最有助于理解本发明的方式将各种操作描述为多个依次的分立操作。然而，描述的顺序不应被解释为表示这些操作必须依赖于该顺序。具体地，这些操作不必按所介绍的顺序执行。所描述的操作可按与所述实施例不同的顺序连续地或并列地执行。可执行各种附加操作和/或可在附加实施例中省略所描述的操作。
图1是根据本发明的一个实施例示出锗量子阱沟道晶体管器件100的横截面侧视图。在所示实施例中，器件100包括衬底102，该衬底102可以是在其上制造器件100的任何材料或多种材料。在一些实施例中，衬底102可以是基本单晶硅材料、经掺杂的基本单晶硅材料、多晶或多层衬底102或绝缘体上的半导体衬底102。在一些实施例中，衬底102可不包括硅，但可替代地包括诸如Ge、GaAs或InP的不同衬底材料。衬底102可包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。
其上将要形成器件100的衬底102表面可具有每厘米约1欧姆与约50,000欧姆之间的电阻。高电阻率可通过低于约1016个载流子/cm3的低掺杂剂浓度来实现。在其它实施例中，衬底102可具有不同的电阻率，或者电阻可通过其它方法来实现。
在所示实施例中，在衬底102之上存在缓冲区104。该缓冲区104可用于调和衬底102与缓冲区104之上的区域之间的晶格失配，并限制晶格位错和缺陷。
在所示实施例中，在缓冲区104之上存在下势垒区106，在下势垒区106之上存在沟道区108，在沟道区108之上存在第一间隔区110，在间隔区110之上存在掺杂区112，以及在掺杂区112之上存在上势垒区114。
下势垒区106可包括带隙比组成沟道区108的材料的带隙更高的材料。在所示实施例中，下势垒区106包括硅和锗，然而在其它实施例中它可包括诸如InAlAs、InGaAs、GaAs、AlGaAs、InAlSb或InP之类的其它材料(注意，与之类似的各种材料可用于器件100的其它区域，诸如间隔区和势垒区)。在下势垒区106包括SiGe的实施例中，可使用各种Si与Ge的比率。在实施例中，底部势垒区包括SiGe，所以该比率是50％Si和50％Ge。在其它实施例中，可将该比率选择成在沟道区108上给予应变或出于其它原因。例如，在一实施例中，底部势垒区106包括70％SiGe和30％Si。在另一个实施例中，底部势垒区106包括介于60％和80％之间的SiGe和介于40％和20％之间的Si。在其它实施例中，可使用不同的比率。
下势垒区106可以被掺杂或未被掺杂。可使用任何适当的方法来形成下势垒区106。在一些实施例中，下势垒区106可具有介于约1微米至3微米或更小的厚度。在一实施例中，下势垒区106具有小于约500纳米的厚度，在另一个实施例中，下势垒区106具有约100纳米的厚度，且在其它实施例中，可具有其它厚度。
沟道区108可以是量子阱沟道区108。量子阱沟道区108包括Ge。在一实施例中，沟道区基本上全部由Ge构成。在其它实施例中，可以有诸如Si之类的其它材料作为沟道区108的组成的一部分。如上所述，量子阱沟道区108可通过与毗邻沟道区108的各层(诸如底部势垒区106)的晶格尺寸失配而应变。在一些实施例中，沟道区106未应变。可使用任何适当的方法来形成量子阱沟道区108。在一些实施例中，量子阱沟道区108可具有在约3纳米与20纳米之间的厚度，但在其它实施例中它可以是更小或更大的厚度。在一个实施例中，它具有约10纳米的厚度。
在一个实施例中，第一间隔区110可包括与下势垒区106相同或类似的材料，在另一个实施例中可包括本征未掺杂SiGe，而在其它实施例中它可包括不同的材料。第一间隔区110可通过任何适当的方法形成。在一个实施例中，第一间隔区110具有小于约5纳米的厚度。在另一个实施例中，第一间隔区110具有约2纳米的厚度。在其它实施例中，第一间隔区110可具有其它厚度。
在一实施例中，掺杂区112在间隔区110上，且根据器件100的设计和器件100的目标阈值电压来掺杂。注意，在各实施例中，本文中使用的术语“掺杂区112”可以是调制掺杂区、delta掺杂区或另一种类型的掺杂区。
掺杂区112可包括与间隔区110基本相同的材料，并添加了掺杂剂或多种掺杂剂。例如，在间隔区110包括SiGe的实施例中，掺杂区112还包括添加了掺杂剂的SiGe。在掺杂区116中使用的掺杂剂可以是硼或另一种p型掺杂剂。在一些实施例中，掺杂区112中掺杂剂浓度可介于约1x1011/cm2至8x1012/cm2，在其它实施例中可介于零(未掺杂)至5x1013/cm2，但在另一些其它实施例中可使用不同的掺杂剂浓度。掺杂剂的浓度可基于器件100设计和器件的目标阈值电压来选择。在另一个实施例中，掺杂区112可包括与经掺杂的SiGe不同的材料。在一些实施例中，掺杂区112可具有小于约50埃的厚度。在另一个实施例中，掺杂区112可具有约20埃或更小的厚度。在其它实施例中，掺杂区112可具有其它厚度。
在图1所示的器件100中的掺杂区112上有上势垒区114。在一实施例中，上势垒区114可包括本征未掺杂SiGe，在其它实施例中可包括变化比率的硅和锗，在另一个实施例中可包括Si，在其它实施例中可包括其它材料，并且在又一个实施例中可由与下势垒区106和/或间隔区110相同的材料构成。在一实施例中，上势垒区114可包括具有比沟道区108大的带隙的材料。上势垒区114可通过任何适当的方法形成。在一个实施例中，上势垒区114具有小于约5纳米的厚度。在另一个实施例中，上势垒区114具有约2纳米的厚度。在其它实施例中，上势垒区114可具有其它厚度。该厚度可基于器件100的目标阈值电压来选择。
在一实施例中，可利用连续生长工艺形成间隔区110、掺杂区112和上势垒区114。例如，间隔区110可包括SiGe且形成在室中。为了形成掺杂区112，改变前体流以包括掺杂剂。为了形成上势垒区114，前体流再次改变成用于形成间隔区110的前体流。在其它实施例中，可使用用于形成各区域的不同方式，且区110、112、114可能不具有如此类似的组成。
在所示实施例中，上势垒区114上有栅电介质116且在栅电介质116上有栅118。栅电介质116可包括具有高介电常数(高k电介质)的材料。栅电介质116可包括诸如Al2O3之类的具有高介电常数(高k电介质)的材料，但在其它实施例中可使用诸如La2O3、HfO2、ZrO2、TaO5的其它材料或诸如LaAlxOy、HfxZryOz的三元复合物或其它材料。在栅电介质116是Al2O3的实施例中，在一个实施例中可利用三甲基铝(TMA)和水前体通过ALD工艺来沉积Al2O3，但也可使用其它形成方法。在一实施例中，栅电介质116具有约0.7纳米至5纳米之间的厚度，在其它实施例中，栅电介质116具有小于5纳米的厚度，而在其它实施例中，栅电介质116可具有不同的厚度。
栅118可包括诸如Pt/Au、Ti/Au、Ti/Pt/Au的含金属材料，或另一材料或多种材料。在各实施例中，可选择栅118的一种或多种材料以提供期望的功函。源120和漏122区可相邻于栅电介质116和/或栅118形成。在一个实施例中，源区和漏区可包括NiGeAu。在另一个实施例中，源区和漏区可包括TiPtAu。在其它实施例中，源区和漏区可包括另一种材料或多种材料。
图2是示出在一个实施例中在衬底102上形成的缓冲区104的横截面侧视图。该缓冲区104可用于调和衬底102与缓冲区104之上的区域之间的晶格失配，并限制晶格位错和缺陷。在所示实施例中，缓冲区104具有多个区域：第一缓冲区130和第二缓冲区132，但在其它实施例中缓冲区104可具有不同数量的区域或仅为单个区域。
在衬底102包括硅的实施例中，底部势垒区106包括SiGe，且第一和第二缓冲区130、132包括不同量的硅和锗。例如，在一实施例中，第一缓冲区130包括30％的SiGe且其余基本上全部是Si，且第二缓冲区132包括70％的SiGe且其余基本上全部是Si。这种布置是阶梯缓冲区104，且分立的区域具有增加的Ge量。在其它实施例中，可存在两个以上的阶梯缓冲区和/或材料量的不同变化。
在另一个实施例中，有单个缓变缓冲区104，而不是多个阶梯缓冲区。缓变缓冲区104包括SixGe1-x，且x的范围介于缓冲区104与衬底102相邻的底部处的1(或另一个所选的起始量)至缓冲区104与底部势垒区106相邻的顶部处的0.5(或另一个所选的结束量)之间。
在又一个实施例中，有单个非缓变缓冲区104，该非缓变缓冲区104具有从缓冲区104与衬底102相邻的底部至缓冲区104与底部势垒区106相邻的顶部均始终基本均质的SiGe(本征或与Si或其它材料成所选比率)组分。
在衬底102和/或底部势垒区106中具有不同材料的实施例中，缓冲区104还可包括被选择用于形成缓和顶部的不同材料，该缓和顶部与缓冲区104的底部相比具有减少的缺陷。例如，在底部势垒区106包括GaAs的实施例中，缓冲区104的顶部可包括Ge，其基本上与GaAs晶格匹配。缓冲区104因此可以是缓变的，从而离衬底102越远则有增加的Ge和减少的Si；缓冲区104可成阶梯，以离衬底102越远则具有更多的Ge和更少的Si；或者可仅为一层Ge。在其它材料方案中，可使用具有不同材料和缓冲的不同缓冲区104。
缓冲区104(及任何子区130、132)可具有足够的厚度，使得其底面存在的大部分缺陷不会存在于其顶面上。可使用任何适当的方法来形成缓冲区104。
在一些实施例中，缓冲区104还可包括第一缓冲区130和衬底102之间的成核区。例如，实施例可具有衬底102、缓冲区104，衬底102具有切下邻接面和诸如GaAs之类的III-V材料。在一个实施例中，成核区包括砷化镓，但在其它实施例中，可使用诸如GaSb或AlSb之类的其它材料。(注意，如本文所使用的，当用无下标的材料元素表示材料时，这些表示包含元素的任何混合百分比。例如，“InGaAs”包含InxGa1-xAs，其中x的范围在0(GaAs)与1(InAs)之间。类似地，InAlAs包含In0.52Al0.48As。)它由分子束外延(MBE)、迁移增强外延(MEE)、金属有机化学气相沉积(MOCVD)、原子层外延(ALE)、化学束外延(CBE)或另一适当方法形成。在形成之后可进行退火以减少位错。在一些实施例中，其具有小于约1000埃的厚度，在一些其它实施例中小于约500埃的厚度。在一个实施例中，成核区具有约300埃的厚度。在其中衬底102是邻接硅材料的实施例中，可使成核区130足够厚，以填充硅衬底102的所有台面。在替代实施例中，可使用其它适当的成核区材料或厚度，或可省去成核区。
这种具有基于Ge的量子阱沟道区106的器件可提供p型晶体管，该晶体管提供比其它类型晶体管更好的性能。
图3是根据本发明的一个实施例示出锗量子阱沟道晶体管器件100的横截面侧视图。图3的器件100类似于图1的器件，但掺杂区112和间隔区110在沟道区108之下而不是在沟道区108之上。这允许沟道区108更接近栅118，且可提供提高的性能。
图4是根据本发明的一个实施例示出锗量子阱沟道晶体管器件100的横截面侧视图。图3的器件100类似于图1的器件，但在形成器件100的材料层叠中没有掺杂区112和间隔区110。相反，在器件100中的其它位置有掺杂区111，其可在栅电介质116和栅118的形成之后形成。在所示的实施例中，在栅118的任一侧上有间隔，且在间隔和接触层叠之间有掺杂区111。这一器件中的掺杂区111可具有不同的尺寸、形状和布置，且在这一替代器件中可能有或没有间隔。形成具有掺杂区111(该掺杂区111不是作为材料层叠的一部分的覆盖层)的器件100可简化器件100的形成。
图5是示出可用于形成锗量子阱沟道晶体管器件的另一个实施例的材料层叠的横截面侧视图。该材料层叠包括衬底202、缓冲区204、下势垒区206、沟道区208、第一间隔区210、掺杂区212和上势垒区214，这些区可分别类似于上述的衬底102、缓冲区104、下势垒区106、沟道区108、间隔区110、掺杂区112和上势垒区114。所示实施例还包括在第一间隔区210上的蚀刻停止区240和在蚀刻停止区240之上和掺杂区212之下的上间隔区242。
在一实施例中，间隔区210包括SiGe，蚀刻停止区240包括硅且基本上没有锗，且上间隔区242包括SiGe。在一些实施例中，上间隔区242和下间隔区210基本上由相同的材料构成，而在其它实施例中，两区210、242的组成可不同。在一些实施例中，间隔区210、242和蚀刻停止区240的材料被选择成在第一间隔区210和蚀刻停止区240之间以及在蚀刻停止区240和上间隔区242之间提供对于选择的一种或多种蚀刻剂的蚀刻选择性。在上间隔242包括SiGe且蚀刻停止区240包括Ge的实施例中，氢氧化钾可被选择作为蚀刻剂，该蚀刻剂将去除上间隔区242并停止在蚀刻停止区240处。在其它实施例中可使用其它蚀刻剂和/或材料。在实施例中，蚀刻停止区240和下间隔区210二者均是薄的。例如，蚀刻停止区240是10埃厚或更小，且第一间隔区210也是10埃厚或更小。在其它实施例中，蚀刻停止区240和第一间隔区210中的任一个或两者可具有较大的厚度。
在图5中所示的实施例中，在上势垒区214上还有接触区244。该接触区244可用于形成源和漏触点。在实施例中，接触区244包括p+掺杂的SiGe材料，该接触区244可具有浓度在约1x1019/cm2至约1x1022/cm2的硼作为掺杂剂。在其它实施例中可使用其它掺杂剂、其它浓度及SiGe以外的其它材料。
图6是根据本发明的一个实施例示出锗量子阱沟道晶体管器件200的横截面侧视图。该器件200可由图5中所示的材料层叠形成，且还可具有与参考图1的器件100描述的类似的栅电介质216和栅218。器件200具有凹入的栅218。由于在上间隔区242和蚀刻停止区240之间具有蚀刻选择性，上间隔区242(及上部的其它材料)可被去除，仅留下沟道区208和栅电介质216之间的薄蚀刻停止区240和第一间隔区210。在诸如没有蚀刻停止区240的器件100的实施例中，可能更难以获得像图6中的沟道区208那样接近栅118的沟道区108，因此利用图6的器件200更易于实现较好的性能。
另外，难以在SiGe上形成高k栅电介质216。包括诸如硅之类的不同材料的蚀刻停止区240的存在可使得高k栅电介质216的形成比器件200没有蚀刻停止区240时更容易。
与栅电介质216和栅218相邻的是不在栅电介质216和栅218之下的附加区域。在所示实施例中，这些附加区域包括上间隔区242的剩余部分、上间隔区242上的掺杂区212、掺杂区212上的上势垒区214的剩余部分以及上势垒区214上的接触区244的剩余部分。这些附加区域可被视为接触层叠，且在图6中的栅电介质216和栅218的任一侧上示出接触层叠。
图7是示出一些实施例中存在的蚀刻停止区240的横截面侧视图。如图7所示，蚀刻停止区240可包括多个区域。在一实施例中，蚀刻停止区240可包括第一硅区246和第二二氧化硅区248。可通过在去除蚀刻停止区240上的上间隔区242的一部分以暴露蚀刻停止区240的该部分之后使蚀刻停止区240的硅氧化来形成第二二氧化硅区248。如图7所示，仅蚀刻停止区240的上部被氧化，但在其它实施例中，蚀刻停止区240的整个厚度可被氧化，使得栅218下的蚀刻停止区240没有硅区246。如果例如在二氧化硅上比在硅上更易于形成期望的栅电介质216，则可形成这种二氧化硅区248。在其它实施例中，可通过材料的增加、减少或改变来完成对栅218之下的一些或全部蚀刻停止区240的不同改变。
图8是示出一实施例中蚀刻停止区240的哪个部分可被改变的横截面侧视图。区240a可保持为硅，而将会在栅218之下的区240b被如上所述地改变。如上所述，区240b的整个厚度可被改变(例如，从硅转变为二氧化硅)，或者仅一部分厚度被改变。在其它实施例中，蚀刻停止区240的改变区240b和未改变区240a之间的边界可在不同的位置，且在一些实施例中，蚀刻停止区240可根本不具有改变区240b。
图9是根据本发明的另一个实施例示出锗量子阱沟道晶体管器件200的横截面侧视图。该器件200类似于图6的器件200，但具有在沟道区208之下而不是沟道区208之上的间隔区210和掺杂区212。在这一实施例中，掺杂区212横向延伸，所以它存在于栅218之下而不在接触层叠的边缘处终结。
在又一个实施例中(未绘出)，该器件类似于图9的器件200，但没有掺杂区212和间隔区210。相反，在器件的其它位置有掺杂区，类似于图4示出的器件100中的掺杂区111。
图10是根据本发明的另一个实施例示出锗量子阱沟道晶体管器件300的横截面侧视图。在图10的器件300中，缓冲区304、势垒区306、314、间隔区310或掺杂区312中的一个或多个包括III-V族材料，而沟道区308包括Ge(或基本上由Ge构成)。III-V族材料包括III族元素和V族元素，诸如砷化镓(GaAs)、锑化铟(InSb)、磷化铟(InP)以及铟镓砷化物(InGaAs)。
例如，在一实施例中，缓冲区304包括III-V族材料，底部势垒区306、间隔区310和上势垒区314包括未掺杂GaAs，沟道区包括Ge，且掺杂区312包括掺杂有Be、C或Si的GaAs。这种器件可提供比在这些区域304、306、310、312中使用除III-V族材料之外的材料时更好的带偏移。在区304、306、310、312中的一些或全部中可使用AlAs、AlGaAs或其它III-V族材料来代替GaAs。
在缓冲区304包括III-V族材料的实施例中，缓冲区304可包括如图11所示的多个子区330、332。在一些实施例中，该衬底302可包括高电阻率p型或n型邻接硅材料，该硅材料具有横跨衬底表面的双台阶(100)台面(terrace)的规则阵列。邻接面可通过从坯料切掉衬底302来制备。在一些实施例中，(100)衬底表面以朝[110]方向成2至8度的角度切下。在特定实施例中，(100)衬底表面以朝[110]方向成约4度的角度切下。邻位表面是硅衬底302的较高阶晶面，诸如但不限于(211)、(511)、(013)、(711)面。在其它实施例中，衬底302可未被切下或具有邻接面。
其上将要形成器件300的衬底302表面可具有每厘米约1欧姆至约50,000欧姆之间的电阻。高电阻率可通过低于约1016个载流子/cm3的低掺杂剂浓度来实现。在其它实施例中，衬底302可具有不同的电阻率，或者电阻可通过其它方法来实现。
在一些实施例中，衬底302可以是基本单晶硅材料、经掺杂的基本单晶硅材料、多晶或多层衬底302。在各个实施例中，衬底302可包括锗、硅上锗，或可以是绝缘体上硅衬底302。在一些实施例中，衬底302可不包括硅，但可替代地包括不同材料，诸如不同半导体或锗或诸如GaAs或InP之类的III-V族材料。衬底302可包括一种或多种材料、器件或层，或可以是不具有多层的单种材料。
衬底302上的缓冲区304可用于调和衬底302与缓冲区304之上的区域之间的晶格失配，并限制晶格位错和缺陷。在所示实施例中，缓冲区304具有多个区域：成核区330和第一缓冲区332，但在其它实施例中缓冲区304可具有不同数量的区域或仅为单个区域。
在一个实施例中，成核区330包括砷化镓，但在其它实施例中，可使用诸如GaSb或AlSb的其它材料。(注意，如本文所使用的，当用无下标的材料元素表示材料时，这些表示包含元素的任何混合百分比。例如，“InGaAs”包含InxGa1-xAs，其中x的范围在0(GaAs)与1(InAs)之间。类似地，InAlAs包含In0.52Al0.48As。)它由分子束外延(MBE)、迁移增强外延(MEE)、金属有机化学气相沉积(MOCVD)、原子层外延(ALE)、化学束外延(CBE)或另一适当方法形成。在形成之后可进行退火以减少位错。在一些实施例中，成核区330具有小于约1000埃的厚度，在一些其它实施例中小于约500埃的厚度。在一个实施例中，成核区330具有约300埃的厚度。在其中衬底302是邻位硅材料的实施例中，可使成核区330足够厚，以填充硅衬底302的所有台面。在替代实施例中，可使用其它适当的成核区330材料或厚度，或可省去成核区330。
在所示实施例中，在成核区330之上是第一缓冲区332。在一实施例中，第一缓冲区332包括GaAs材料，但也可使用诸如InAlAs、AlSb或其它材料。在一实施例中，第一缓冲区332由与成核区330基本相同的材料组成。缓冲区332也可由分子束外延(MBE)、迁移增强外延(MEE)、金属有机化学气相沉积(MOCVD)、原子层外延(ALE)、化学束外延(CBE)或另一适当方法形成。在各个实施例中，第一缓冲区332可具有小于1微米、在0.3微米与1微米之间、约0.3微米的厚度或其它厚度。
在一些实施例中，第一缓冲区332可通过用于形成成核区330的相同工艺形成。在这样的实施例中，第一缓冲层332的生长可在比用于成核层304生长的温度高的温度下进行。虽然第一缓冲区332被认为且被示为与成核区330分立的区域，但区域330、332可被认为是缓冲层，其中区域332使从成核区330开始的III-V族缓冲区变厚。区域332的膜质量可能优于成核区332的膜质量，因为它是在更高的生长温度下形成的。此外，在区域332形成期间，射束速率可相对较高，因为极化成核区330可消除反相位域(APD)形成的风险。
缓冲区332可以是单个厚非缓变缓冲区332、多阶梯缓冲区332、缓变缓冲区332或另一种形式的缓冲区，类似于参考图2描述的缓冲区104。
注意，一些实施例可能没有成核区330和/或缓冲区332。例如，在衬底302包括III-V族材料的实施例中，器件300可没有成核区330和/或缓冲区332。在缓冲区304包括SiGe的实施例中，缓冲区304可没有成核区330且类似于参考图2描述的缓冲区104。
返回到图10，在另一个实施例中，器件300具有与缓冲区104类似且包括SiGe的缓冲区304、包括SiGe的下势垒区306、包括Ge的沟道区308以及包括GaAs或另一种III-V族材料的上势垒区314。下势垒区306的SiGe(可与沟道区308直接接触)可使沟道区308应变，而上势垒区314的III-V族材料提供提高的带隙。
在另一个实施例中，底部势垒区306包括III-V族材料，缓冲区304包括SiGe或III-V族材料，沟道区308包括Ge，且上势垒区314包括SiGe。还可使用势垒区306、314、间隔区310和缓冲区304中的SiGe和III-V族材料的各种其它组合。而且，具有沟道区308(如图3所示)之下的掺杂区312和间隔区310或没有覆盖掺杂区312而是具有可选掺杂区(如图4所示的掺杂区111)的实施例也是可能的。此外，图5-9的蚀刻停止区240和附加的间隔区242也可用于器件300的实施例中，该器件300具有III-V族材料作为缓冲区304、势垒区306、314、间隔区310或掺杂区312中的一个或多个。
图12是示出根据本发明的另一个实施例具有一个或多个非均质势垒406、414和/或间隔410区的锗量子阱沟道晶体管器件400的横截面侧视图。与贯穿区406、414和/或410的厚度具有均质材料组成相反，该材料是非均质的，以便转变成在更接近沟道区408处更类似于沟道区408，而在更远离沟道区408处较不类似于沟道区408。
图12a是类似于图12的横截面侧视图，但包括在缓变间隔区410和掺杂区412之间的非缓变间隔区411。在一些实施例中，在缓变间隔区410和掺杂区412之间可以有这种非缓变的相对均质的间隔区411。在一些实施例中，间隔区411可基本上由与缓变间隔区410的顶部相同的材料构成，然而在其它实施例中，它可具有不同的组成。
例如，在实施例中，下势垒区406的底部456包括SiGe。沟道区408基本上由锗构成。下势垒区406是缓变的，使得有越来越多的锗，直到下势垒区406的顶部458处基本由锗构成。类似地，在底部460，间隔区410基本上为锗。间隔区410是缓变的，使得朝向间隔区410的顶部462有更少的锗和更多的硅。
图13至14是根据本发明的一个实施例示出分级底部势垒区406和间隔区410的图。图13是示出底部势垒区406在其底部456和顶部458之间的组成的图，而图14是示出间隔区410在其底部460和顶部462之间的组成。如图13所示，底部势垒406在其底部456包括SiGe，且进一步朝向顶部458有更多的Ge和更少的Si，直到在顶部458底部势垒406基本全为Ge(在该实施例中，沟道区408基本全为Ge——在其它实施例中，势垒区406的顶部458达到了与沟道区408的组成基本相同的组成)。图14示出与间隔区410相反的情况：间隔区在底部460基本全为Ge，且进一步朝向顶部462有更多的Si和更少的Ge，直到在顶部462间隔区410为SiGe。
图15至16是根据本发明的一个实施例示出缓变底部势垒区406和间隔区410的图。图15是示出底部势垒区406在其底部456和顶部458之间的组成的图，而图16是示出间隔区410在其底部460和顶部462之间的组成。如图15所示，底部势垒406在其底部456包括SiGe，并且对于其厚度的一部分维持相同的组成。然后，在部分穿过底部势垒406的厚度，Si开始减少而Ge增加，直到在顶部458，底部势垒406基本全为Ge。图16示出与间隔区410相反的情况：间隔区410在底部460基本全为Ge，且朝向顶部462更进一步时有更多的Si和更少的Ge，直到它达到Si与Ge的所选比率。继续所选组成直到顶部462。(注意图12a中所示的实施例对应于图16的图——具有相对均质的Si与Ge的所选比率的部分可以是间隔区411而不是缓变间隔区410的一部分。类似地，底部势垒的底部部分可被视为仅为底部势垒406的一部分或者可被视为不同的相对均质区域。)
图17至18是根据本发明的另一个实施例示出分级底部势垒区406和间隔区410的图。图17是示出底部势垒区406在其底部456和顶部458之间的组成的图，而图16是示出间隔区410在其底部460和顶部462之间的组成。如图17所示，底部势垒406在其底部456包括SiGe，并且对于其厚度的一部分维持相同的组成。然后，在部分穿过底部势垒406的厚度，Si开始减少而Ge增加，直到在顶部458，底部势垒406具有所选的组成。在该实施例中，顶部458处的所选组成与沟道区408的组成不同。图18示出与间隔区410相反的情况：间隔区410在底部460具有与沟道区408的组成略微不同的第一组成，而进一步朝向顶部462时间隔区410的组成变得更不类似于沟道区408的组成，直到它达到所选择的组成并且继续为该所选组成直到顶部462。
图19至20是根据本发明的另一个实施例示出阶梯底部势垒区406和间隔区410的图。与图13-18所示的实施例不同，底部势垒区406和间隔区410具有分立的变化组分阶梯，而不是相对平滑的缓变。图19是示出底部势垒区406在其底部456和顶部458之间的组成的图，而图20是示出间隔区410在其底部460和顶部462之间的组成的图。如图19所示，底部势垒406在其底部456包括SiGe，并且对于其厚度的一部分维持相同的组成。Si的量阶梯增加而Ge的量阶梯减少，而不是平滑地增加和减少，直到底部势垒406在顶部458具有所选组成。图20示出与间隔区410相反的情况：间隔区410以阶梯增量具有减少的Ge和增加的Si，直到它达到所选的组成并继续该所选组成直到顶部462。
当图13至20的示例示出SiGe和Ge时，在每个图中仅出于清楚目的而一致使用相同的两个组成。这不指示它们是在所有可能的实施例中使用的材料。可在相同的非均质概念下使用附加于或替换Si和Ge的不同材料。例如，底部势垒区406可在底部456包括60％的SiGe和40％的Si，且在向顶部458移动时包括越来越多的Ge，顶部458可基本全为Ge或仍包括一些Si。而且，可使用除Si和/或Ge以外的材料。
注意，尽管图15和16看起来只示出具有SiGe组成的底部势垒406和间隔410的厚度的小部分，然而该图不是按比例的，且它可以是这样的：底部势垒406和间隔410的厚度的主要部分具有均质SiGe组成，且其厚度的一小部分包括缓变组成变化。例如，底部势垒406和间隔410的厚度的80％、90％或更多可包括均质材料(在所示的情况下，为SiGe)，然而在其它实施例中，不同百分比的底部势垒406和间隔410可以是均质的。这对于图13-20中的其它图中所示的实施例也是成立的——这些图不是按比例的，而是仅示出底部势垒406和间隔410的一部分厚度可形成底部势垒406和间隔410更远离沟道区408的的各部分的材料组成之间的非均质转变，以在底部势垒406和间隔410的更接近沟道区408的位置具有更类似于沟道区408的组成，使得沟道区408和紧邻沟道区408的区域的组成之间的差别不是非常大。
通过在底部势垒区406和沟道区408之间及沟道区408和间隔区410之间的边界处具有更缓变的组成变化，器件400的载流子可更好地位于沟道区408的中间而不是在沟道区408和间隔410或与沟道区408相邻的势垒406的不相似材料之间的突变界面处，这可改进器件性能。
尽管图12示出了具有在沟道区408之上的掺杂区412的器件400，但器件400可具有其它布置，同时保留使用从势垒区406或间隔区410的第一所选组成至在更接近沟道区408的位置处更类似于沟道区408的组成的缓变或阶梯转变。具有沟道区408下方的掺杂区412和间隔区410(类似于图3中所示的器件，在这种情况下上势垒414将具有非均质转变部分，而不是下势垒406)或没有覆盖掺杂区412相反具有替代的掺杂区(类似于图4所示的掺杂区111，在这种情况下上势垒414将具有转变部分，而不是间隔410)的实施例也是可能的。此外，图5-9的蚀刻停止区240和附加间隔区242也可用于器件400的实施例，该器件400具有在沟道区408和紧邻区域之间较小的突变材料转变。而且，间隔410、底部势垒406或顶部势垒414区中的一个或多个可包括III-V族材料，如参考图10和11所述。
图21是根据本发明的另一个实施例示出具有多栅电介质区570、572的锗量子阱沟道晶体管器件500的横截面侧视图。在一些情况下，期望的栅电介质材料可具有与其上形成栅电介质的材料的兼容问题或其它问题。不是完全避免期望的栅电介质材料，栅电介质可包括多栅电介质区570、572。尽管图21示出两个栅电介质区570、572，然而在其它实施例中可使用两个以上栅电介质区。
例如，可有利地使用HfO2作为栅电介质材料。然而，使HfO2接触含Ge或SiGe的上势垒区514或紧接栅电介质之下的其它区域可导致会不利地影响器件500的各种问题。为了避免这些问题，可形成硅酸铪的第一栅电介质570，然后是HfO2的第二栅电介质572。诸如氧化铝、TaSiO、TaSiON、La2O3或其它材料之类的其它材料可用于第一栅电介质区570。诸如ZrO2、Ti2O5、Ta2O5、HfSiON、HfSiO或其它材料之类的其它材料可用于第二栅电介质区572。在一些实施例中，第二栅电介质572可具有比第一电介质区570更高的介电常数，尽管这不是必须的。
图21的多电介质区570、572可适用于本文描述的器件的其它实施例中的任一个。掺杂区512可在沟道区508之上、沟道区508之下或其它位置。与沟道区508紧邻的区域可具有变化的组成以避免至沟道区508的材料组成的突变。图5-9的蚀刻停止区240和附加间隔区242还可与多个栅电介质区570、572一起使用。而且，间隔510、底部势垒506或顶部势垒514区中的一个或多个可包括III-V族材料，如参考图10和11所述。
图22是根据本发明的一个实施例示出在同一衬底602上具有锗量子阱沟道区608晶体管(在图22的左侧)和III-V族材料量子阱沟道区708晶体管(图22的右侧)的器件600的横截面侧视图。在一些实施例中，诸如图1-21中示出和描述的锗量子阱沟道晶体管可用作PMOS晶体管，而诸如III-V族材料量子阱沟道区708晶体管之类的其它类型的晶体管可用作NMOS晶体管。不同类型的晶体管的这些组合可构成诸如计算机中央处理单元之类的各种不同系统中的CMOS电路。
在图22中示出的实施例中，锗量子阱沟道区608晶体管可具有如本文所述的任何结构。一种这样的结构是衬底602、缓冲区604、底部势垒区606、基本由锗构成的沟道区608、间隔区610、掺杂区612、上势垒区614、栅电介质616、栅电极618、源区620和漏区622。在锗量子阱沟道区608晶体管和III-V族材料量子阱沟道区708晶体管之间可有隔离区680。
III-V族材料量子阱沟道区708晶体管可包括很多不同类型的III-V族材料量子阱沟道区708晶体管。在一个实施例中，它包括含有GaAS的缓冲区704(其可包括成核区)、含有InAlAs的下势垒区706、含有InGaAs的沟道区708、含有InAlAs的间隔区710、含有经掺杂的InAlAs的掺杂区712、含有InAlAs的上势垒区714、栅电介质716、栅718、源区720和漏区722。在其它实施例中，不同的材料和/或结构可与III-V族材料量子阱沟道区708晶体管一起使用。
在一些实施例中，由于锗量子阱沟道区晶体管可提供更好的PMOS性能且III-V族材料量子阱沟道晶体管可提供更好的NMOS性能，所以在单个衬底602上使用两种类型的晶体管可提供比仅将一种类型的晶体管用于NMOS和PMOS晶体管更好的整体器件600性能。
图23是根据本发明的一个实施例示出在同一衬底602上具有锗量子阱沟道区608晶体管(在图23的左侧)和非量子阱沟道晶体管(图23的右侧，也称为“标准”晶体管)的器件800的横截面侧视图。在一些实施例中，诸如图1-21中示出和描述的锗量子阱沟道晶体管可用作PMOS晶体管，而诸如已经广泛使用很多年的已知硅晶体管之类的其它类型的晶体管可用作NMOS晶体管。不同类型的晶体管的这些组合可构成诸如计算机中央处理单元之类的各种不同系统中的CMOS电路。
在图23中示出的实施例中，锗量子阱沟道区608晶体管可具有如本文所述的任何结构。一种这样的结构是衬底602、缓冲区604、底部势垒区606、基本由锗构成的沟道区608、间隔区610、掺杂区612、上势垒区614、栅电介质616、栅电极618、源区620和漏区622。在锗量子阱沟道区608晶体管和III-V族材料量子阱沟道区708晶体管之间可有隔离区780。可在衬底602中形成沟槽，然后由锗量子阱沟道区608晶体管的区域填充，以得到图23所示的器件800。在其它实施例中，可避免这种沟槽，在这种情况下，锗量子阱沟道区608晶体管可在非量子阱沟道晶体管上延伸。
标准晶体管可采用很多不同结构之一，且使用很多不同材料，如本领域中已知的。在一个实施例中，它包括栅电介质804和栅电介质804上的栅电极806。栅电介质804和栅电极806的相邻侧壁是间隔810。在衬底602中，在栅电介质804和栅电极806的任一侧上的是源区812和漏区814。在衬底602中，在源区812和漏区814之间的是沟道区816。标准晶体管可具有二氧化硅栅电介质804和多晶硅栅806、高k栅电介质804和金属栅806，可以是平面或多栅晶体管、且可采用各种其它形状并使用各种材料。
在一些实施例中，由于锗量子阱沟道区晶体管可提供更好的PMOS性能且标准晶体管可提供更好的NMOS性能，所以在单个衬底602上使用两种类型的晶体管可提供与仅将一种类型的晶体管用于NMOS和PMOS晶体管二者相比更好的整体器件800性能。
出于说明和描述的目的已经给出了本发明的实施例的上述描述。不打算穷举或将本发明限于所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上部、下部、第一、第二等术语，这些仅用于描述的目的而不应解释为限制。例如，指示相对的垂直位置的术语指的是衬底或集成电路的器件侧(或有效表面)是该衬底的“顶”面的情况；衬底可实际上处于任何方向，使得在标准陆地参考系中衬底的“顶”侧可低于“底”侧且仍落在术语“顶”的含义内。如在此所使用的术语“在……之上”(包括在权利要求中)不指示在第二层之上的第一层直接在第二层上且与第二层直接接触，除非明确说明如此；在第一层和第一层上的第二层之间可以有第三层或其它结构。可在多个位置和方向上制造、使用或运输本文所述的器件或制品的实施例。相关领域的技术人员可根据以上的教示领会到很多修改和变形是可能的。本领域的技术人员将认识到附图中所示的各组件的各种等价组合和替换。因此本发明的范围不是由该详细说明书限制而是由所附权利要求限定。

Claims (30)

1.一种器件，包括：
包括大带隙材料的下势垒区；
在所述下势垒区上的包括锗的量子阱沟道区；
在所述量子阱沟道区上的包括大带隙材料的上势垒区；
在所述量子阱沟道区上的间隔区；
在所述间隔区上的蚀刻停止区，所述蚀刻停止区包括硅且无锗；
在所述蚀刻停止区上的栅电介质；
在所述栅电介质上的栅电极；以及
在栅电极的一侧且在下势垒区、间隔区和蚀刻停止区之上的第一接触层叠，所述第一接触层叠包括：
在所述蚀刻停止区上的包括硅锗的上间隔区；
在所述上间隔区上的掺杂区，所述掺杂区包括以硼掺杂的硅锗；
其中所述上势垒区是所述第一接触层叠的一部分；以及
在所述上势垒区上的接触区。
2.如权利要求1所述的器件，其特征在于，所述间隔区包括硅锗。
3.如权利要求1所述的器件，其特征在于，所述栅电介质直接在所述蚀刻停止区上。
4.如权利要求1所述的器件，其特征在于，所述蚀刻停止区包括含有硅的第一部分和在所述第一部分上的第二部分。
5.如权利要求4所述的器件，其特征在于，所述第二部分包括二氧化硅。
6.如权利要求5所述的器件，其特征在于，所述栅电介质直接在所述蚀刻停止区的第二部分上。
7.如权利要求1所述的器件，其特征在于，所述蚀刻停止区具有小于20埃的厚度。
8.如权利要求1所述的器件，其特征在于，所述上势垒区包括硅锗。
9.如权利要求8所述的器件，其特征在于，所述下势垒区包括硅锗。
10.如权利要求1所述的器件，其特征在于，还包括：
在所述下势垒区上的掺杂区，所述掺杂区包括以硼掺杂的硅锗；
在所述掺杂区之上且在所述量子阱沟道区之下的包括硅锗的下间隔区。
11.如权利要求1所述的器件，其特征在于，所述下势垒区和所述上势垒区各自包括硅锗。
12.如权利要求1所述的器件，其特征在于，所述下势垒区包括III-V族材料。
13.如权利要求12所述的器件，其特征在于，所述下势垒区包括GaAs。
14.如权利要求12所述的器件，其特征在于，所述上势垒区包括III-V族材料。
15.如权利要求1所述的器件，其特征在于，直接在所述量子阱沟道区之上的区域和直接在所述量子阱沟道区之下的区域均包括硅锗，且越远离所述量子阱沟道区硅的百分比越高，越接近所述量子阱沟道区硅的百分比越低。
16.如权利要求15所述的器件，其特征在于，所述下势垒区是直接在所述量子阱沟道区之下的区域。
17.如权利要求15所述的器件，其特征在于，所述间隔区是直接在所述量子阱沟道区之上的区域.
18.如权利要求1所述的器件，其特征在于，所述栅电介质包括具有第一介电常数的第一电介质区和在所述第一电介质区之上具有第二介电常数的第二电介质区，所述第二介电常数高于所述第一介电常数。
19.如权利要求1所述的器件，其特征在于，所述下势垒区、量子阱沟道区、上势垒区、间隔区、蚀刻停止区、栅电介质和栅电极全是p型晶体管的部分，且所述器件还包括n型晶体管，所述n型晶体管包括：
包括III-V族材料的下势垒区；
在所述下势垒区之上的包括III-V族材料的量子阱沟道区；
在所述量子阱沟道区上的包括III-V族材料的上势垒区；
在所述量子阱沟道区上的且不与所述量子阱沟道区接触的栅电介质；以及
在所述栅电介质上的栅电极。
20.如权利要求1所述的器件，其特征在于，所述下势垒区、量子阱沟道区、上势垒区、间隔区、蚀刻停止区、栅电介质和栅电极全是p型晶体管的部分，且所述器件还包括n型晶体管，所述n型晶体管包括：
衬底中的源区；
衬底中的漏区，在所述衬底中且在所述源区和漏区之间的沟道区；
在所述沟道区之上且具有侧壁的栅电介质；
在所述栅电介质上且具有侧壁的栅电极；以及
与所述栅电介质和所述栅电极的侧壁相邻的间隔。
21.一种器件，包括：
包括大带隙材料的下势垒区；
在所述下势垒区上的包括锗的量子阱沟道区；
在所述量子阱沟道区上的包括大带隙材料的上势垒区；
在所述量子阱沟道区上的间隔区；
在所述间隔区上的蚀刻停止区，所述蚀刻停止区包括硅且无锗；
在所述量子阱沟道区上且不与所述量子阱沟道区接触的栅电介质；
在所述栅电介质上的栅电极；
在栅电极的一侧且在下势垒区、间隔区和蚀刻停止区之上的第一接触层叠，所述第一接触层叠包括：
在所述蚀刻停止区上的包括硅锗的上间隔区；
在所述上间隔区上的掺杂区，所述掺杂区包括以硼掺杂的硅锗；
其中所述上势垒区是所述第一接触层叠的一部分；以及
在所述上势垒区上的接触区；以及
其中所述下势垒区或上势垒区中的至少一个包括III-V族材料。
22.如权利要求21所述的器件，其特征在于，所述下势垒区包括III-V族材料。
23.如权利要求22所述的器件，其特征在于，所述下势垒区包括GaAs。
24.如权利要求21所述的器件，其特征在于，所述下势垒区或上势垒区之一包括硅锗且不包括III-V族材料。
25.如权利要求21所述的器件，其特征在于，所述下势垒区包括硅锗，且上势垒区包括III-V族材料。
26.如权利要求21所述的器件，其特征在于，所述下势垒区和上势垒区二者均包括III-V族材料。
27.如权利要求21所述的器件，其特征在于，还包括：
在所述量子阱沟道区之上且在所述上势垒区之下的间隔区；以及
在所述间隔区之上且在所述上势垒区之下的掺杂区。
28.如权利要求27所述的器件，其特征在于，所述间隔区、所述下势垒区和所述上势垒区均包括III-V族材料。
29.如权利要求28所述的器件，其特征在于，所述掺杂区包括经掺杂的III-V材料。
30.如权利要求21所述的器件，其特征在于，还包括：
在所述量子阱沟道区之下且在所述下势垒区之上的间隔区；以及
在所述间隔区之下且在所述上势垒区之上的掺杂区。
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