JP2013513975A - ゲルマニウムベースの量子井戸デバイス - Google Patents

ゲルマニウムベースの量子井戸デバイス Download PDF

Info

Publication number
JP2013513975A
JP2013513975A JP2012544639A JP2012544639A JP2013513975A JP 2013513975 A JP2013513975 A JP 2013513975A JP 2012544639 A JP2012544639 A JP 2012544639A JP 2012544639 A JP2012544639 A JP 2012544639A JP 2013513975 A JP2013513975 A JP 2013513975A
Authority
JP
Japan
Prior art keywords
region
quantum well
well channel
spacer
barrier region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012544639A
Other languages
English (en)
Other versions
JP5670473B2 (ja
Inventor
ピラリセッティ，ラヴィ
ジン，ビーン−イー
チュウ−クーン，ベンジャミン
ヴィ． メッツ，マシュー
ティー． カヴァリエロス，ジャック
ラドサヴリエヴィッチ，マルコ
コトルヤー，ローザ
ラハマディ，ウィリー
ムケルジー，ニロイ
デューイ，ギルバート
チャウ，ロバート
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2013513975A publication Critical patent/JP2013513975A/ja
Application granted granted Critical
Publication of JP5670473B2 publication Critical patent/JP5670473B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET

Abstract

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。

Description

本発明の実施形態は、ゲルマニウムベースの量子井戸デバイスに関する。
今日、大抵の集積回路は、周期表のＩＶ族元素であるシリコンに基づいている。非シリコン材料に基づく量子井戸トランジスタは、優れたデバイス性能を提供し得る。
ゲルマニウムベースの量子井戸デバイスが提供される。
一態様において、デバイスは、大バンドギャップ材料を有する下部バリア領域と、前記下部バリア領域上の、ゲルマニウムを有する量子井戸チャネル領域と、前記量子井戸チャネル領域上の、大バンドギャップ材料を有する上部バリア領域と、前記量子井戸チャネル領域上のスペーサ領域と、前記スペーサ領域上のエッチング停止領域であり、シリコンを有し且つゲルマニウムを実質的に有しないエッチング停止領域と、前記エッチング停止領域上のゲート誘電体と、前記ゲート誘電体上のゲート電極と含み得る。
ゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 基板上に形成されたバッファ領域を例示する側断面図である。 ゲルマニウム量子井戸チャネルトランジスタデバイスの他の一実施形態を例示する側断面図である。 ゲルマニウム量子井戸チャネルトランジスタデバイスの他の一実施形態を例示する側断面図である。 ゲルマニウム量子井戸チャネルトランジスタデバイスの他の一実施形態を形成するために使用され得る材料スタックを示す側断面図である。 ゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 一部の実施形態において存在するエッチング停止領域を例示する側断面図である。 一実施形態においてエッチング停止領域のどの部分が変更され得るかを例示する側断面図である。 本発明の他の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 本発明の他の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 ＩＩＩ−Ｖ族材料を有するバッファ領域の複数の部分領域を例示する側断面図である。 １つ以上の一様でないバリア領域及び／又はスペーサ領域を有するゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 １つ以上の一様でないバリア領域及び／又はスペーサ領域を有するゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 本発明の一実施形態に従った底部バリア領域の材料組成を例示するグラフである。 本発明の一実施形態に従ったスペーサ領域の材料組成を例示するグラフである。 本発明の一実施形態に従った底部バリア領域の材料組成を例示するグラフである。 本発明の一実施形態に従ったスペーサ領域の材料組成を例示するグラフである。 本発明の一実施形態に従った底部バリア領域の材料組成を例示するグラフである。 本発明の一実施形態に従ったスペーサ領域の材料組成を例示するグラフである。 本発明の一実施形態に従った底部バリア領域の材料組成を例示するグラフである。 本発明の一実施形態に従ったスペーサ領域の材料組成を例示するグラフである。 複数のゲート誘電体領域を有するゲルマニウム量子井戸チャネルトランジスタデバイスを例示する側断面図である。 同一基板上にゲルマニウム量子井戸チャネル領域トランジスタとＩＩＩ−Ｖ族材料量子井戸チャネル領域トランジスタとを備えたデバイスを例示する側断面図である。 同一基板上にゲルマニウム量子井戸チャネル領域トランジスタと非量子井戸チャネルトランジスタとを備えたデバイスを例示する側断面図である。
様々な実施形態において、ゲルマニウムチャネル量子井戸半導体デバイス及びその製造法が説明される。以下の説明においては、様々な実施形態が記載される。しかしながら、当業者に認識されるように、それらの様々な実施形態は、具体的な詳細事項のうちの１つ以上を用いずに実施されてもよいし、あるいはその他の置換及び／又は更なる方法、材料若しくは構成要素を用いて実施されてもよい。また、発明の様々な実施形態の態様を不明瞭にしないよう、周知の構造、材料又は処理については詳細には図示あるいは記載しないこととする。同様に、発明の完全なる理解を提供するため、説明目的で、具体的な数、材料及び構成が記載される。そうはいっても、本発明は具体的詳細事項を用いずに実施されてもよい。また、理解されるように、図示される様々な実施形態は、例示のために表現されたものであり、必ずしも縮尺通りに描かれていない。
本明細書全体を通しての“一実施形態”又は“或る実施形態”への言及は、その実施形態に関連して説明される特定の機能、構造、材料又は特徴が、本発明の範囲に入る少なくとも１つの実施形態に含まれることを意味するものであり、それらが必ず全ての実施形態に存在することを表すものではない。故に、本明細書を通して様々な箇所で“一実施形態において”又は“或る実施形態において”という言い回しが現れることは、必ずしも、本発明の同一の実施形態に言及しているわけではない。また、それらの特定の機能、構造、材料又は特徴は、１つ以上の実施形態において好適に組み合わされ得る。様々な追加の層及び／又は構造が含められてもよく、且つ／或いは、記載された特徴が他の実施形態では省略されてもよい。
様々な処理が、発明を理解する上で最も有用な方法にて、複数の別々の処理として次々に説明される。しかしながら、説明の順序は、それらの処理が必ず順序に応じたものであることを意味するものとして解釈されるべきでない。特に、それらの処理は提示の順序で実行されなくてもよい。記載の処理は、記載の実施形態とは異なる順序で、順次に、あるいは並行して、実行されてもよい。更なる実施形態において、様々な追加の処理が実行されてもよく、且つ／或いは記載の処理が省略されてもよい。
図１は、本発明の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス１００を例示する側断面図である。図示した実施形態において、デバイス１００は基板１０２を含んでいる。基板１０２は、その上にデバイス１００が形成され得る如何なる材料又は材料群であってもよい。一部の実施形態において、基板１０２は、実質的に単結晶のシリコン材料、ドープされた実質的に単結晶のシリコン材料、多結晶基板若しくは多層基板、又は半導体・オン・インシュレータ基板とし得る。基板１０２は、一部の実施形態においてシリコンを有していなくてもよく、それに代えて、例えばＧｅ、ＧａＡｓ又はＩｎＰなどの異なる基板材料を有していてもよい。基板１０２は、１つ以上の材料、デバイス又は層（レイヤ）を含んでいてもよく、あるいは、複数の層を有しない単一材料であってもよい。
デバイス１００が形成されることになる基板１０２の表面は、約１Ωｃｍと約５０，０００Ωｃｍとの間の抵抗を有し得る。高い抵抗率は、約１０１６キャリア／ｃｍ３未満の低いドーパント濃度によって達成され得る。他の実施形態において、基板１０２は異なる抵抗率を有していてもよく、その抵抗はその他の方法で達成されてもよい。
図示した実施形態において、基板１０２上にバッファ領域１０４がある。バッファ領域１０４は、基板１０２とバッファ領域１０４上の領域との間の格子不整合に適応して格子転位及び欠陥を閉じ込めるように機能し得る。
図示した実施形態において、バッファ領域１０４上に下部バリア領域１０６があり、下部バリア領域１０６上にチャネル領域１０８があり、チャネル領域１０８上に第１のスペーサ領域１１０があり、スペーサ領域１１０上にドープされた領域（ドープト領域）１１２があり、ドープト領域１１２上に上部バリア領域１１４がある。
下部バリア領域１０６は、チャネル領域１０８が有する材料より高いバンドギャップを有する材料を有し得る。下部バリア領域１０６は、例示の実施形態においてはシリコン及びゲルマニウムを有するが、他の実施形態においては、例えばＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＳｂ又はＩｎＰなど、その他の材料を有していてもよい（なお、これと同様の様々な材料が、例えばスペーサ領域及びバリア領域などのデバイス１００のその他の領域に使用され得る）。下部バリア領域１０６がＳｉＧｅを有する実施形態において、様々なＳｉ／Ｇｅ比が用いられ得る。一実施形態において、底部バリア領域は、比が５０％Ｓｉ−５０％ＧｅのＳｉＧｅを有する。他の実施形態において、この比は、チャネル領域１０８に歪みを与えるため、あるいはその他の理由で選択され得る。例えば、一実施形態において、底部バリア領域１０６は７０％ＳｉＧｅ−３０％Ｓｉを有する。他の一実施形態において、底部バリア領域１０６は、６０％と８０％との間のＳｉＧｅと、４０％と２０％との間のＳｉとを有する。他の実施形態においては異なる比が用いられてもよい。
下部バリア領域１０６はドープされることもあるし、ドープされない（アンドープ）こともある。下部バリア領域１０６を形成することには、好適な如何なる方法が用いられてもよい。一部の実施形態において、下部バリア領域１０６は約１μｍと３μｍ若しくはそれ未満との間の厚さを有し得る。一実施形態において、下部バリア領域１０６は約５００ｎｍ未満の厚さを有し、他の一実施形態において、下部バリア領域１０６は約１００ｎｍの厚さを有し、他の実施形態において、それは更なる他の厚さを有し得る。
チャネル領域１０８は量子井戸チャネル領域１０８とし得る。量子井戸チャネル領域１０８はＧｅを有する。一実施形態において、チャネル領域は実質的に全てがＧｅからなる。他の実施形態においては、チャネル領域１０８の組成の一部として、例えばＳｉなどのその他の材料が存在してもよい。上述のように、量子井戸チャネル領域１０８は、当該チャネル領域１０８に隣接する層（例えば底部バリア領域１０６など）との格子サイズの不整合によって歪まされてもよい。一部の実施形態において、チャネル領域１０８は歪まされない。量子井戸チャネル領域１０８を形成することには、好適な如何なる方法が用いられてもよい。一部の実施形態において、量子井戸チャネル領域１０８は約３ｎｍと２０ｎｍとの間の厚さを有し得るが、他の一実施形態においては、それより小さい、あるいは大きい厚さを有し得る。一実施形態において、量子井戸チャネル領域１０８は約１０ｎｍの厚さを有する。
第１のスペーサ領域１１０は、一実施形態において下部バリア領域１０６と同一あるいは同様の材料を有することができ、他の一実施形態においてアンドープの真性ＳｉＧｅを有することができ、他の実施形態において異なる材料を有することができる。第１のスペーサ領域１１０は、好適な如何なる方法で形成されてもよい。一実施形態において、第１のスペーサ領域１１０は約５ｎｍ未満の厚さを有する。他の一実施形態において、第１のスペーサ領域１１０は約２ｎｍの厚さを有する。他の実施形態において、第１のスペーサ領域１１０はその他の厚さを有していてもよい。
ドープト領域１１２は、スペーサ領域１１０の上にあり、一実施形態において、デバイス１００の設計とデバイス１００のターゲット閾値電圧とに従ってドープされる。なお、ここで使用される“ドープト領域１１２”なる用語は、様々な実施形態において、変調ドープ領域、デルタドープ領域、又は別タイプのドープト領域となり得る。
ドープト領域１１２は、スペーサ領域１１０と実質的に同じ材料を有することができ、ドーパント又はドーパント群が追加される。例えば、スペーサ領域１１０がＳｉＧｅを有する一実施形態において、ドープト領域１１２も、ドーパントが追加されたＳｉＧｅを有する。ドープト領域１１２に使用されるドーパントはボロン又は別のｐ型ドーパントとし得る。ドープト領域１１２には、一部の実施形態において約１×１０１１／ｃｍ２から約８×１０１２／ｃｍ２の間、他の実施形態において略ゼロ（アンドープ）と５×１０１３／ｃｍ２との間、のドーパント密度が存在し得るが、更なる他の実施形態においては、異なるドーパント密度が使用されてもよい。ドーパントの密度は、デバイス１００の設計とデバイスのターゲット閾値電圧とに基づいて選択され得る。他の一実施形態において、ドープト領域１１２は、ドープされたＳｉＧｅとは異なる材料を有していてもよい。一部の実施形態において、ドープト領域１１２は約５０Å未満の厚さを有し得る。他の一実施形態において、ドープト領域１１２は約２０Å又はそれ未満の厚さを有する。他の実施形態において、ドープト領域１１２はその他の厚さを有していてもよい。
図１に示したデバイス１００において、ドープト領域１１２の上に上部バリア領域１１４が存在している。上部バリア領域１１４は、一実施形態においてアンドープの真性ＳｉＧｅを有し、他の実施形態において様々な比のシリコン及びゲルマニウムを有し、他の一実施形態においてＳｉを有し、他の実施形態においてその他の材料を有し、更なる他の実施形態において、下部バリア領域１０６及び／又はスペーサ領域１１０と実質的に同じ材料で構成され得る。上部バリア領域１１４は、一実施形態において、チャネル領域１０８より大きいバンドギャップを持つ材料を有し得る。上部バリア領域１１４は好適な如何なる方法によって形成されてもよい。一実施形態において、上部バリア領域１１４は約５ｎｍ未満の厚さを有する。他の一実施形態において、上部バリア領域１１４は約２ｎｍの厚さを有する。他の実施形態において、上部バリア領域１１４はその他の厚さを有していてもよい。この厚さは、デバイス１００のターゲット閾値電圧に基づいて選定され得る。
一実施形態において、スペーサ領域１１０、ドープト領域１１２及び上部バリア領域１１４は、連続した成長プロセスを用いて形成され得る。例えば、スペーサ領域１１０はＳｉＧｅを有し、チャンバー内で形成されることができる。ドープト領域１１２を形成するため、前駆物質フロー（流）が、ドーパントを含むように変更される。上部バリア領域１１４を形成するため、前駆物質フローは再び、スペーサ領域１１０を形成するために使用されたものに変更される。他の実施形態においては、領域群を形成するための異なる手法が用いられてもよく、領域１１０、１１２、１１４はそのような同様の組成を有しなくてもよい。
図示した実施形態において、上部バリア領域１１４上にゲート誘電体１１６が存在し、ゲート誘電体１１６上にゲート１１８が存在している。ゲート誘電体１１６は、高い誘電率を持つ材料（ｈｉｇｈ−ｋ誘電体）を有し得る。ゲート誘電体１１６は、例えばＡｌ２Ｏ３などの高誘電率材料（ｈｉｇｈ−ｋ誘電体）を有し得るが、他の実施形態においては、例えばＬａ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５などのその他の材料、例えばＬａＡｌｘＯｙ、ＨｆｘＺｒｙＯｚ若しくはその他の材料などの三重複合体が用いられ得る。ゲート誘電体がＡｌ２Ｏ３である実施形態において、Ａｌ２Ｏ３は、一実施形態において、ＡＬＤプロセスでトリメチルアルミニウム（ＴＭＡ）及び水の前駆物質を用いて堆積され得る。しかしながら、それを形成するその他の方法が用いられてもよい。一実施形態においてゲート誘電体１１６は約０．７ｎｍと５ｎｍとの間の厚さを有し、他の一実施形態においてゲート誘電体１１６は５ｎｍ未満の厚さを有し、他の実施形態においてゲート誘電体１１６は異なる厚さを有し得る。
ゲート１１８は、例えばＰｔ／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、又はその他の材料若しくは材料群などの金属含有材料を有し得る。様々な実施形態において、ゲート１１８の材料又は材料群は、所望の仕事関数を提供するように選択され得る。ソース領域１２０及びドレイン領域１２２がゲート誘電体１１６及び／又はゲート１１８に隣接して形成され得る。一実施形態において、ソース及びドレイン領域はＮｉＧｅＡｕを有し得る。他の一実施形態において、ソース及びドレイン領域はＴｉＰｔＡｕを有し得る。他の実施形態において、ソース及びドレイン領域１２０、１２２は他の材料若しくは材料群を有していてもよい。
図２は、一実施形態における、基板１０２上に形成されたバッファ領域１０４を例示する側断面図である。バッファ領域１０４は、基板１０２とバッファ領域１０４上の領域との間の格子不整合に適応して格子転位及び欠陥を閉じ込めるように機能し得る。図示した実施形態において、バッファ領域１０４は、第１のバッファ領域１３０及び第２のバッファ領域１３２という複数の領域を有しているが、他の実施形態において、バッファ領域１０４は異なる数の領域を有していてもよいし、単に単一の領域であってもよい。
一実施形態において、基板１０２はシリコンを有し、底部バリア領域１０６はＳｉＧｅを有し、第１及び第２のバッファ領域１３０、１３２は、シリコンと、異なる量のゲルマニウムとを有する。例えば、一実施形態において、第１のバッファ領域１３０は、残りは全てシリコンとして３０％のＳｉＧｅを有し、第２のバッファ領域１３２は、残りは全てシリコンとして７０％のＳｉＧｅを有する。このような構成は、Ｇｅの量が増大する別々の領域を有した、階段状バッファ領域１０４である。他の実施形態において、３段階以上のバッファ領域及び／又は材料含有量の異なる変化が存在してもよい。
他の一実施形態においては、複数の階段状のバッファ領域ではなく、単一の傾斜バッファ領域１０４が存在する。傾斜バッファ領域１０４はＳｉｘＧｅ１−ｘを有し、ｘは、基板１０２に隣接するバッファ領域１０４の底部における１（又は、その他の選択された開始量）と、底部バリア領域１０６に隣接するバッファ領域１０４の頂部における０．５（又は、その他の選択された終了量）との間の範囲である。
更なる他の一実施形態においては、基板１０２に隣接するバッファ領域１０４の底部から底部バリア領域１０６に隣接するバッファ領域１０４の頂部までの全体で実質的に一様な（真性の、あるいはＳｉ若しくは他の材料との選択された比の）ＳｉＧｅ組成を有した、単一の非傾斜バッファ領域１０４が存在する。
基板１０２及び／又は底部バリア領域１０６内に異なる材料を有する実施形態において、バッファ領域１０４はまた、バッファ領域１０４の底部と比較して低減された欠陥を有する緩和された頂部を形成するように選択された異なる材料を有していてもよい。例えば、底部バリア領域１０６がＧａＡｓを有する一実施形態において、バッファ領域１０４の頂部は、ＧａＡｓに実質的に格子整合されるＧｅを有していてもよい。バッファ領域１０４は、故に、基板１０２から離れるにつれてＧｅが増加し且つＳｉが減少するように傾斜されてもよいし、基板１０２から離れるにつれてより多くのＧｅとより少ないＳｉとを有するように階段状にされてもよいし、あるいは単純にＧｅの層であってもよい。他の材料構成において、異なる材料及び緩衝を有する複数の異なる領域１０４が用いられてもよい。
バッファ領域１０４（及び、部分領域１３０、１３２）は、殆どの欠陥がその底部に存在し、その頂面には存在しないようにするのに十分な厚さを有し得る。バッファ領域１０４を形成することには、好適な如何なる方法が用いられてもよい。
一部の実施形態において、バッファ領域１０４はまた、第１のバッファ領域１３０と基板１０２との間に核形成領域を含み得る。例えば、或る実施形態は、オフカットの微斜面の表面を有する基板１０２と、例えばＧａＡｓなどのＩＩＩ−Ｖ族材料のバッファ領域１０４とを有し得る。核形成領域は、一実施形態においてガリウム砒素を有するが、他の実施形態においては、ＧａＳｂ又はＡｌＳｂなどのその他の材料が用いられてもよい。（なお、ここでは、下付き文字を用いずに元素によって材料が表記されるとき、そのような表記は、その元素の如何なる混合率をも包含する。例えば、“ＩｎＧａＡｓ”はＩｎｘＧａ１−ｘＡｓを包含し、ｘはゼロ（ＧａＡｓ）と１（ＩｎＡｓ）との間の範囲である。同様に、ＩｎＡｌＡｓはＩｎ０．５２Ａｌ０．４８Ａｓを包含する。）これは、分子線エピタキシ（ＭＢＥ）、マイグレーション・エンハンスト・エピタキシ（ＭＥＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、原子層エピタキシ（ＡＬＥ）、化学ビームエピタキシ（ＣＢＥ）、又は他の好適手法によって形成される。これは、形成後に、転位を減少させるためにアニールされてもよい。これは、一部の実施形態において約１０００Å未満の厚さを有し、一部の他の実施形態において約５００Å未満の厚さを有する。一実施形態において、核形成領域は約３００Åの厚さを有する。基板１０２が微斜面シリコン材料である実施形態において、核形成領域は、シリコン基板１０２の全てのテラス（台地）を充たすように十分に厚くされ得る。代替的な一実施形態において、好適なその他の核形成領域材料又は厚さが用いられてもよく、あるいは核形成領域は省略されてもよい。
このような、Ｇｅベースの量子井戸チャネル領域１０８を有するデバイスは、その他タイプのトランジスタより良好な性能をもたらすｐ型トランジスタを提供し得る。
図３は、本発明の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス１００を例示する側断面図である。図３のデバイス１００は、図１のデバイスと同様であるが、ドープト領域１１２及びスペーサ領域１１０を、チャネル領域１０８の上ではなく、チャネル領域１０８の下に有している。これは、チャネル領域１０８がゲート１１８に一層と近くなることを可能にし、性能向上をもたらし得る。
図４は、本発明の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス１００を例示する側断面図である。図４のデバイス１００は、図１のデバイスと同様であるが、デバイス１００を形成するための材料スタック（積層体）内に、ドープト領域１１２及びスペーサ領域１１０を欠いている。代わりに、デバイス１００内の別の場所にドープト領域１１１が存在し、ドープト領域１１１は、ゲート誘電体１１６及びゲート１１８の形成後に形成され得る。図示した実施形態において、ゲート１１８のそれぞれの側にスペーサが存在し、スペーサとコンタクトスタックとの間にドープト領域１１１が存在している。このようなデバイスにおけるドープト領域１１１は、様々な大きさ、形状及び配置を有することができ、また、このような代替デバイスにおいてスペーサは存在してもしなくてもよい。材料スタックの一部としてのブランケット（全面）層ではないドープト領域１１１を備えたデバイス１００を形成することは、デバイスの製造を単純化し得る。
図５は、ゲルマニウム量子井戸チャネルトランジスタデバイスの他の一実施形態を形成するために使用され得る材料スタックを示す側断面図である。この材料スタックは、基板２０２、バッファ領域２０４、下部バリア領域２０６、チャネル領域２０８、第１のスペーサ領域２１０、ドープト領域２１２及び上部バリア領域２１４を含んでおり、これらはそれぞれ、上述の基板１０２、バッファ領域１０４、下部バリア領域１０６、チャネル領域１０８、スペーサ領域１１０、ドープト領域１１２及び上部バリア領域１１４と同様とし得る。図示した実施形態はまた、第１のスペーサ領域２１０の上のエッチング停止領域２４０と、エッチング停止領域２４０の上且つドープト領域２１２の下の上部スペーサ領域２４２とを含んでいる。
一実施形態において、スペーサ領域２１０はＳｉＧｅを有し、エッチング停止領域２４０はシリコンを有し且つゲルマニウムを実質的に含まず、上部スペーサ領域２４２はＳｉＧｅを有する。一部の実施形態において、上部スペーサ領域２４２及び下部スペーサ領域２１０は実質的に同じ材料からなるが、他の実施形態において、これら２つの領域２１０、２４２の組成は相違していてもよい。一部の実施形態において、スペーサ領域２１０、２４２及びエッチング停止領域２４０の材料は、選択された１つ以上のエッチャントを用いたときに、第１のスペーサ領域２１０とエッチング停止領域２４０との間、及びエッチング停止領域２４０と上部スペーサ領域２４２との間に、エッチング選択性をもたらすように選択される。上部スペーサ２４２がＳｉＧｅを有し且つエッチング停止領域２４０がＧｅを有する一実施形態において、上部スペーサ領域２４２を除去し且つエッチング停止領域２４０で停止することになるエッチャントとして、水酸化カリウムが選択され得る。他の実施形態においては、その他のエッチャント及び／又は材料が用いられてもよい。一実施形態において、エッチング停止領域２４０及び下部スペーサ領域２１０は何れも薄い。例えば、エッチング停止領域２４０は１０Å厚又はそれ未満であり、第１のスペーサ領域２１０も１０Å厚又はそれ未満である。他の実施形態において、エッチング停止領域２４０及び第１のスペーサ領域２１０の何れか又は双方は、より大きい厚さを有していてもよい。
図５に示した実施形態においては、上部バリア領域２１４上のコンタクト領域２４４も存在している。このコンタクト領域２４４は、ソース及びドレインのコンタクトを形成するために使用され得る。一実施形態において、コンタクト領域２４４は、ｐ＋ドープされたＳｉＧｅ材料を有し、ドーパントとしてボロンを約１×１０１９／ｃｍ３から約１×１０２２／ｃｍ３の間の密度で有し得る。他の実施形態においては、その他のドーパント、その他の濃度、及びＳｉＧｅ以外のその他の材料が用いられてもよい。
図６は、本発明の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス２００を例示する側断面図である。このデバイス２００は、図５に示した材料スタックから形成されることができ、また、図１のデバイス１００に関して説明したものと同様のゲート誘電体２１６及びゲート２１８を有し得る。デバイス２００はリセスゲート２１８を有している。上部スペーサ領域２４２とエッチング停止領域２４０との間にエッチング選択性が存在するので、上部スペーサ領域２４２は、チャネル領域２０８とゲート誘電体２１６との間に薄いエッチング停止領域２４０及び第１のスペーサ領域２１０のみを残すように除去され得る。エッチング停止領域２４０を欠いた例えばデバイス１００などの実施形態では、（図６のチャネル領域２０８ほど）ゲート１１８に近いチャネル領域１０８を得るのは一層困難であり、故に、図６のデバイス２００を用いると、より良好な性能を達成することが容易となり得る。
また、ＳｉＧｅ上にｈｉｇｈ−ｋゲート誘電体２１６を形成することは困難であり得る。例えばシリコンなどの異なる材料を有するエッチング停止領域２４０の存在は、仮にデバイス２００がエッチング停止領域２４０を欠いている場合より遙かに容易にｈｉｇｈ−ｋゲート誘電体２１６を形成することを可能にし得る。
ゲート誘電体２１６及びゲート２１８の下ではない更なる領域が、ゲート誘電体２１６及びゲート２１８に隣接している。図示した実施形態において、これら更なる領域は、上部スペーサ領域２４２の残存部と、上部スペーサ領域２４２上のドープト領域２１２の残存部と、ドープト領域２１２上の上部バリア領域２１４の残存部と、上部バリア領域２１４上のコンタクト領域２４４の残存部とを含んでいる。これら更なる領域はコンタクトスタックと考えることができ、図６においては、ゲート誘電体２１６及びゲート２１８のそれぞれの側にコンタクトスタックが示されている。
図７は、一部の実施形態において存在するエッチング停止領域２４０を例示する側断面図である。図７に示すように、エッチング停止領域２４０は複数の領域を含んでいてもよい。一実施形態において、エッチング停止領域２４０は、第１のＳｉ領域２４６と第２の二酸化シリコン領域２４８とを含み得る。第２の二酸化シリコン領域２４８は、エッチング停止領域２４０上の上部スペーサ領域２４２の一部を除去してエッチング停止領域２４０のその部分を露出させた後に、エッチング停止領域２４０をシリコンを酸化することによって形成され得る。図７に例示するように、エッチング停止領域２４０の上部のみが酸化されるが、他の実施形態においては、ゲート２１８の下のエッチング停止領域２４０がシリコン領域２４６を有しないように、エッチング停止領域２４０の厚さ全体が酸化されてもよい。このような二酸化シリコン領域２４８は、例えば、所望のゲート誘電体２１６材料を形成するのがシリコン上よりも二酸化シリコン上の方が容易である場合などに形成され得る。他の実施形態において、ゲート２１８下のエッチング停止領域２４０の一部又は全てに、付加、削除又は材料変更によって様々な変更が行われ得る。
図８は、一実施形態においてエッチング停止領域２４０のどの部分が変更され得るかを例示する側断面図である。領域２４０ａはシリコンのままとされ、ゲート２１８の下になる領域２４０ｂは上述のように変更され得る。上述のように、領域２４０ｂの厚さ全体が変更され（例えば、シリコンから二酸化シリコンに変換され）てもよいし、厚さの一部のみが変更されてもよい。他の実施形態において、エッチング停止領域２４０の変更領域２４０ｂ及び非変更領域２４０ａは異なる箇所にあってもよく、一部の実施形態において、エッチング停止領域２４０は変更領域２４０ｂを全く有しなくてもよい。
図９は、本発明の他の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス２００を例示する側断面図である。デバイス２００は、図６のデバイス２００と同様であるが、スペーサ領域２１０及びドープト領域２１２を、チャネル領域２０８の上ではなく、チャネル領域２０８の下に有している。この一実施形態において、ドープト領域２１２は、コンタクトスタックの端部で終了することなくゲート２１８の下方にも存在するように横方向に延在している。
更なる他の一実施形態（図示せず）において、そのデバイスは図９のデバイス２００と同様であるが、ドープト領域２１２及びスペーサ領域２１０を欠いている。代わりに、図４に示したデバイス１００のドープト領域１１１と同様に、デバイス内の別の場所にドープト領域が存在する。
図１０は、本発明の他の一実施形態に従ったゲルマニウム量子井戸チャネルトランジスタデバイス３００を例示する側断面図である。図１０のデバイス３００において、バッファ領域３０４、バリア領域３０６、３１４、スペーサ領域３１０、又はドープト領域３１２のうちの１つ以上はＩＩＩ−Ｖ族材料を有し、チャネル領域３０８はＧｅを有する（あるいは、実質的にＧｅで構成される）。ＩＩＩ−Ｖ族材料は、例えばガリウム砒素（ＧａＡｓ）、インジウムアンチモン（ＩｎＳｂ）、インジウム燐（ＩｎＰ）、及びインジウムガリウム砒素（ＩｎＧａＡｓ）など、ＩＩＩ族材料とＶ族材料とを含む。
例えば、一実施形態において、バッファ領域３０４はＩＩＩ−Ｖ族材料を有し、底部バリア領域３０６、スペーサ領域３１０及び上部バリア領域３１４はアンドープのＧａＡｓを有し、チャネル領域はＧｅを有し、ドープト領域３１２はＢｅ、Ｃ又はＳｉでドープされたＧａＡｓを有する。このようなデバイスは、ＩＩＩ−Ｖ族材料以外の材料が領域３０４、３０６、３１０、３１２に使用される場合より良好なバンドオフセットを提供し得る。領域３０４、３０６、３１０、３１２の一部又は全てに、ＧａＡｓに代えて、ＡｌＡｓ、ＡｌＧａＡｓ、又はその他のＩＩＩ−Ｖ族材料が用いられてもよい。
バッファ領域３０４がＩＩＩ−Ｖ族材料を有する実施形態において、バッファ領域３０４は、図１１に示すように、複数の部分領域３３０、３３２を含んでいてもよい。基板３０２は、一部の実施形態において、基板表面にわたって二段（ダブルステップ）（１００）テラスの規則的なアレイを有する高抵抗率のｐ型又はｎ型の微斜面シリコン材料を有し得る。微斜面の表面は、インゴットから基板３０２をオフカットすることによって作製され得る。一部の実施形態において、（１００）基板面は、［１１０］方向に２°と８°との間の角度でオフカットされる。特定の一実施形態において、（１００）基板面は、［１１０］方向に約４°の角度でオフカットされる。微斜面表面は、以下に限られないが例えば（２１１）面、（５１１）面、（０１３）面、（７１１）面など、シリコン基板３０２のより高次の結晶面である。他の実施形態において、基板３０２はオフカットされたり微斜面表面を有したりしていなくてもよい。
デバイス３００が形成されることになる基板３０２の表面は、約１Ωｃｍと約５０，０００Ωｃｍとの間の抵抗を有し得る。高い抵抗率は、約１０１６キャリア／ｃｍ３未満の低いドーパント濃度によって達成され得る。他の実施形態において、基板３０２は異なる抵抗率を有していてもよく、その抵抗はその他の方法で達成されてもよい。
一部の実施形態において、基板３０２は、実質的に単結晶のシリコン材料、ドープされた実質的に単結晶のシリコン材料、多結晶基板若しくは多層基板とし得る。様々な実施形態において、基板３０２は、ゲルマニウム、ゲルマニウム・オン・シリコンを有していてもよく、あるいはシリコン・オン・インシュレータ基板であってもよい。基板３０２は、一部の実施形態においてシリコンを有していなくてもよく、それに代えて、例えば異なる半導体若しくはＧｅ、又はＧａＡｓ若しくはＩｎＰなどのＩＩＩ−Ｖ族材料など、異なる材料を有していてもよい。基板３０２は、１つ以上の材料、デバイス又は層（レイヤ）を含んでいてもよく、あるいは、複数の層を有しない単一材料であってもよい。
基板３０２上のバッファ領域３０４は、基板３０２とバッファ領域３０４上の領域との間の格子不整合に適応して格子転位及び欠陥を閉じ込めるように機能し得る。図示した実施形態において、バッファ領域３０４は、核形成領域３３０及び第１のバッファ領域３３２という複数の領域を有しているが、他の実施形態において、バッファ領域３０４は異なる数の領域を有していてもよいし、単に単一の領域であってもよい。
核形成領域３３０は一実施形態においてガリウム砒素を有するが、他の実施形態においては、例えばＧａＳｂ又はＡｌＳｂなどのその他の材料が用いられてもよい。（なお、ここでは、下付き文字を用いずに元素によって材料が表記されるとき、そのような表記は、その元素の如何なる混合率をも包含する。例えば、“ＩｎＧａＡｓ”はＩｎｘＧａ１−ｘＡｓを包含し、ｘはゼロ（ＧａＡｓ）と１（ＩｎＡｓ）との間の範囲である。同様に、ＩｎＡｌＡｓはＩｎ０．５２Ａｌ０．４８Ａｓを包含する。）これは、分子線エピタキシ（ＭＢＥ）、マイグレーション・エンハンスト・エピタキシ（ＭＥＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、原子層エピタキシ（ＡＬＥ）、化学ビームエピタキシ（ＣＢＥ）、又は他の好適手法によって形成される。これは、形成後に、転位を減少させるためにアニールされてもよい。これは、一部の実施形態において約１０００Å未満の厚さを有し、一部の他の実施形態において約５００Å未満の厚さを有する。一実施形態において、核形成領域３３０は約３００Åの厚さを有する。基板３０２が微斜面シリコン材料である実施形態において、核形成領域３３０は、シリコン基板３０２の全てのテラスを充たすように十分に厚くされ得る。代替的な一実施形態において、好適なその他の核形成領域３３０の材料又は厚さが用いられてもよく、あるいは核形成領域３３０は省略されてもよい。
図示した実施形態において、核形成領域３３０の上に第１のバッファ領域３３２がある。一実施形態において第１のバッファ領域３３２はＧａＡｓ材料を有するが、例えばＩｎＡｌＡｓ、ＡｌＳｂ若しくは他の材料など、その他の材料が用いられてもよい。一実施形態において、第１のバッファ領域３３２は、核形成領域３３０と実質的に同じ材料を有する。バッファ領域３３２も、分子線エピタキシ（ＭＢＥ）、マイグレーション・エンハンスト・エピタキシ（ＭＥＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、原子層エピタキシ（ＡＬＥ）、化学ビームエピタキシ（ＣＢＥ）、又は他の好適手法によって形成され得る。第１のバッファ領域は、様々な実施形態において、１ミクロン未満、０．３μｍと１μｍとの間、約０．３μｍ、又はその他の厚さを有し得る。
第１のバッファ領域３３２は、一部の実施形態において、核形成領域３３０を形成するために使用されるのと同一のプロセスによって形成され得る。そのような一実施形態において、第１のバッファ層３３２の成長は、核形成層３３０に使用される温度より高い温度で実行され得る。第１のバッファ領域３３２は、核形成領域３３０とは別個の領域として考えてもよく、また、別個の領域として図示されているが、領域３３２は核形成領域３３０によって開始されたＩＩＩ−Ｖ族バッファ領域を厚くするものとして、双方の領域３３０、３３２をバッファと見なしてもよい。領域３３２の膜質は、核形成領域３３０の膜質より優れたものとなり得る。何故なら、領域３３２は、より高い成長温度で形成され得るからである。また、領域３３２の形成中には、極性核形成領域３３０が逆位相領域（anti-phase domain；ＡＰＤ）の形成の虞を排除し得るので、流量を比較的他高くすることができる。
バッファ領域３３２は、図２に関して説明したバッファ領域１０４と同様に、単一の厚い非傾斜バッファ領域、多段バッファ領域、傾斜バッファ領域、又はその他の形態のバッファとし得る。
なお、一部の実施形態は核形成領域３３０及び／又はバッファ領域３３２を有していなくてもよい。例えば、基板３０２がＩＩＩ−Ｖ族材料を有する実施形態において、デバイス３００は核形成領域３３０及び／又はバッファ領域３３２を有していなくてもよい。バッファ領域３０４がＳｉＧｅを有する一実施形態において、バッファ領域３０４は核形成領域３３０を有さずに、図２に関して説明したバッファ領域１０４と同様であってもよい。
図１０に戻るに、他の一実施形態において、デバイス３００は、バッファ領域１０４と同様のＳｉＧｅを有するバッファ領域３０４と、ＳｉＧｅを有する下部バリア領域３０６と、Ｇｅを有するチャネル領域３０８と、ＧａＡｓ又はその他のＩＩＩ−Ｖ族材料を有する上部バリア領域３１４とを有する。（チャネル領域３０８と直接的に接触し得る）下部バリア領域３０６のＳｉＧｅによってチャネル領域３０８を歪ませることができるとともに、上部バリア領域３１４のＩＩＩ−Ｖ族材料が、改善されたバンドオフセットを提供する。
他の一実施形態において、底部バリア領域３０６はＩＩＩ−Ｖ族材料を有し、バッファ領域３０４はＳｉＧｅ又はＩＩＩ−Ｖ族材料を有し、チャネル領域３０８はＧｅを有し、上部バリア領域３１４はＳｉＧｅを有する。バリア領域３０６、３１４、スペーサ領域３１０及びバッファ領域３０４におけるＳｉＧｅとＩＩＩ−Ｖ族材料との様々なその他の組み合わせも使用され得る。また、（図３のように）チャネル領域３０８の下にドープト領域３１２及びスペーサ領域３１０を有する実施形態や、ブランケットドープト領域３１２がなく、その代わりに（図４のドープト領域１１１のような）別のドープト領域を有する実施形態も可能である。さらに、図５−９のエッチング停止領域２４０及び更なるスペーサ領域２４２は、バッファ領域３０４、バリア領域３０６、３１４、スペーサ領域３１０又はドープト領域３１２のうちの１つ以上としてＩＩＩ−Ｖ族材料を有するデバイス３００の実施形態でも使用され得る。
図１２は、本発明の他の一実施形態に従った、１つ以上の一様でないバリア領域４０６、４１４及び／又はスペーサ領域４１０を有するゲルマニウム量子井戸チャネルトランジスタデバイス４００を例示する側断面図である。領域４０６、４１４及び／又は４１０の厚さ全体にわたって一様な材料組成を有するのではなく、材料は一様でなく、チャネル領域４０８に近付くほどチャネル領域４０８に一層と類似したものとなり、且つチャネル領域４０８から離れるほどチャネル領域４０８と類似しないものとなるように遷移する。
図１２ａは、図１２と同様の側断面図であるが、傾斜スペーサ領域４１０とドープト領域４１２との間に、傾斜されていないスペーサ領域４１１を含んでいる。一部の実施形態において、傾斜スペーサ領域４１０とドープト領域４１２との間に、このような非傾斜の比較的一様なスペーサ領域４１１が存在してもよい。スペーサ領域４１１は、一部の実施形態において傾斜スペーサ領域４１０の頂面部分と実質的に同じ材料で構成され得るが、他の実施形態においては異なる組成を有していてもよい。
例えば、一実施形態において、下部バリア領域４０６の底面４５６はＳｉＧｅを有する。チャネル領域４０８は実質的にＧｅからなる。下部バリア領域４０６は、下部バリア領域４０６の頂面４５８にて実質的にゲルマニウムで構成されるようになるまで、ゲルマニウムが増加していくように傾斜される。同様に、スペーサ領域４１０は、その底面４６０において実質的にゲルマニウムである。スペーサ領域４１０は、スペーサ領域４１０の頂面４６２方向に、ゲルマニウムが減少し且つシリコンが増加するように傾斜される。
図１３及び１４は、本発明の一実施形態に従った傾斜された底部バリア領域４０６及びスペーサ領域４１０の材料組成を例示するグラフである。図１３は、底部バリア領域４０６の組成をその底面４５６と頂面４５８との間について例示するグラフであり、図１４は、スペーサ領域４１０の組成をその底面４６０と頂面４６２との間について例示するグラフである。図１３にて見て取れるように、底部バリア４０６はその底面４５６でＳｉＧｅを有し、頂面４５８で底部バリア４０６が実質的に全てＧｅになるまで、頂面４５８に向けて増加するＧｅと減少するＳｉとを有する（この実施形態において、チャネル領域４０８は実質的に全てＧｅである。他の実施形態において、バリア領域４０６の頂面４５８はチャネル領域４０８の組成と実質的に同じ組成に至る）。図１４は、スペーサ領域４１０に関してこの逆のことを示しており、スペーサ領域４１０はその底面４６０で実質的に全てＧｅであり、頂面４６２でスペーサ領域４１０ＳｉＧｅになるまで、頂面４６２に向けて増加するＳｉと減少するＧｅとを有する。
図１５及び１６は、本発明の一実施形態に従った傾斜された底部バリア領域４０６及びスペーサ領域４１０を例示するグラフである。図１５は、底部バリア領域４０６の組成をその底面４５６と頂面４５８との間について例示するグラフであり、図１６は、スペーサ領域４１０の組成をその底面４６０と頂面４６２との間について例示するグラフである。図１５にて見て取れるように、底部バリア４０６はその底面４５６でＳｉＧｅを有し、且つその厚さの一部にわたって同じ組成のままである。そして、底部バリア４０６の厚さの途中で、Ｓｉが減少し始め且つＧｅが増加し、頂面４５８で底部バリア４０６は実質的に全てＧｅである。図１６は、スペーサ領域４１０に関してこの逆のことを示しており、スペーサ領域４１０は底面４６０で実質的に全てＧｅであり、スペーサ領域４１０が選択されたＳｉ対Ｇｅ比に達するまで、頂面４６２に向けて増加するＳｉと減少するＧｅとを有する。スペーサ領域４１０は、頂面４６２まで、この選択された組成であり続ける。（なお、図１２ａに示した実施形態は図１６のグラフに対応しており、比較的一様な選択されたＳｉ対Ｇｅ比を有する部分は、傾斜スペーサ領域４１０の一部というより、スペーサ領域４１１であるとし得る。同様に、底部バリア４０６の底部は、単に底部バリア４０６の一部と見なしてもよいし、それとは異なった比較的一様な領域と見なしてもよい。）
図１７及び１８は、本発明の他の一実施形態に従った傾斜された底部バリア領域４０６及びスペーサ領域４１０を例示するグラフである。図１７は、底部バリア領域４０６の組成をその底面４５６と頂面４５８との間について例示するグラフであり、図１８は、スペーサ領域４１０の組成をその底面４６０と頂面４６２との間について例示するグラフである。図１７にて見て取れるように、底部バリア４０６はその底面４５６でＳｉＧｅを有し、且つその厚さの一部にわたって同じ組成のままである。そして、底部バリア４０６の厚さの途中で、Ｓｉが減少し始め且つＧｅが増加し、頂面４５８で底部バリア４０６は選択された組成を有する。この実施形態において、頂面４５８における選択された組成は、チャネル領域４０８の組成と同じではない。図１８は、スペーサ領域４１０に関してこの逆のことを示しており、スペーサ領域４１０は底面４６０で、チャネル領域４０８の組成とは幾分異なる第１の組成を有し、スペーサ領域４１０の組成は、スペーサ領域４１０が選択された組成に達するまで、頂面４６２に向かって、チャネル領域４０８の組成とは似ないものとなっていき、そして、頂面４６２までこの選択された組成であり続ける。
図１９及び２０は、本発明の他の一実施形態に従った階段状の底部バリア領域４０６及びスペーサ領域４１０を例示するグラフである。図１３−１８に示した実施形態と異なり、これらの底部バリア領域４０６及びスペーサ領域４１０は、比較的なだらか（スムーズ）な傾斜ではなく、離散的な階段状の変化組成を有している。図１９は、底部バリア領域４０６の組成をその底面４５６と頂面４５８との間について例示するグラフであり、図２０は、スペーサ領域４１０の組成をその底面４６０と頂面４６２との間について例示するグラフである。図１９にて見て取れるように、底部バリア４０６はその底面４５６でＳｉＧｅを有し、且つその厚さの一部にわたって同じ組成のままである。底部バリア４０６が選択された組成を有する頂面４５８まで、なだらかにではなく階段状に、Ｓｉの量は増加し、Ｇｅの量は減少する。図２０は、スペーサ領域４１０に関してこの逆のことを示しており、スペーサ領域４１０は、選択された組成に達するまで階段状の増分で減少するＧｅと増加するＳｉとを有し、その後、頂面４６２までこの選択された組成で有り続ける。
図１３−２０の例はＳｉＧｅ及びＧｅを示しているが、これら同じ２つの組成物を各図で一貫して使用したのは単に明瞭性のためである。これは、取り得る全ての実施形態でこれらの材料が使用されるなどということを指し示すものではない。Ｓｉ及びＧｅに加えて、あるいは代えて、異なる材料が同じ非一様コンセプトの下で使用され得る。例えば、底部バリア領域４０６は、底面４５６で６０％のＳｉＧｅと４０％のＳｉとを有し、実質的に全てＧｅであるか依然として幾らかのＳｉを含むかであり得る頂面４５８に向けて進むにつれて、ますます多くのＧｅを含み得る。また、Ｓｉ及び／又はＧｅ以外の材料も使用され得る。
なお、図１５及び１６は底部バリア４０６及びスペーサ４１０の厚さのうちの小さい部分のみがＳｉＧｅ組成を有することを示しているように見えるが、これらのグラフは縮尺通りのものではなく、底部バリア４０６及びスペーサ４１０の厚さのうちの大部分が一様なＳｉＧｅ組成を有し、それらの厚さのうちの小さい部分が傾斜組成変化を含んでいてもよい。例えば、底部バリア４０６及びスペーサ４１０の厚さのうちの８０％、９０％又はそれより多くが一様な材料（図示したケースにおいてＳｉＧｅ）を有し得る。しかしながら、他の実施形態においては、底部バリア４０６及びスペーサ４１０のうちの異なる割合が一様であってもよい。これは、図１３−２０のうちのその他のグラフの示された実施形態にも同様に当てはまる。これらのグラフは、縮尺通りのものではなく、単に以下のことを例示するものである。すなわち、チャネル領域４０８の組成と、チャネル領域４０８に直に隣接する領域の組成との間の相違がさほど大きくならないように、底部バリア４０６及びスペーサ４１０の厚さのうちの一部が、チャネル領域４０８から遠い底部バリア４０６及びスペーサ４１０の部分の材料組成と、チャネル領域４０８に近い底部バリア４０６及びスペーサ４１０の位置での、チャネル領域４０８に一層似た組成との間で一様でない繊維を形成し得ること、を例示するものである。
底部バリア領域４０６とチャネル領域４０８との間の境界、及びチャネル領域４０８とスペーサ領域４１０との間の境界において、より漸進的な組成変化を有することによって、チャネル領域４０８と、チャネル領域４０８に隣接するスペーサ４１０又はバリア４０６との異種材料間の急峻な界面においてより、デバイス４００のキャリアは良好にチャネル領域４０８の中央に位置するようになり、それによりデバイス性能が向上され得る。
図１２は、チャネル領域４０８の上方にドープト領域４１２を有するデバイス４００を例示していたが、バリア領域４０６又はスペーサ領域４１０の第１の選択組成からチャネル領域４０８に近い位置でのチャネル領域４０８に一層と似た組成までの傾斜状あるいは階段状の遷移を使用し続けながら、デバイス４００はその他の構成を有し得る。図３に示したデバイスと同様に）チャネル領域４０８の下にドープト領域４１２及びスペーサ領域４１０を有する実施形態（この場合、下部バリア４０６ではなく、上部バリア４１４が、非一様遷移部分を有することになる）や、ブランケットドープト領域４１２がなく、その代わりに（図４に示したドープト領域１１１と同様の）別のドープト領域を有する実施形態（この場合、スペーサ４１０の代わりに上部バリア４１４が遷移部分を有することになる）も可能である。さらに、図５−９のエッチング停止領域２４０及び更なるスペーサ領域２４２は、チャネル領域４０８とそれに直に隣接する領域との間にあまり急峻でない材料遷移を有するデバイス４００の実施形態でも使用され得る。また、スペーサ４１０、底部バリア領域４０６、又は上部バリア領域４１４のうちの１つ以上は、図１０及び１１に関して説明したように、ＩＩＩ−Ｖ族材料を有していてもよい。
図２１は、本発明の他の一実施形態に従った、複数のゲート誘電体領域５７０、５７２を有するゲルマニウム量子井戸チャネルトランジスタデバイス５００を例示する側断面図である。一部のケースにおいて、所望のゲート誘電体材料は、当該ゲート誘電体が上に形成されることになる材料との適合性の問題、又はその他の問題を有し得る。所望のゲート誘電体材料を完全に回避するよりむしろ、ゲート誘電体は複数のゲート誘電体領域５７０、５７２を有し得る。図２１は２つのゲート誘電体領域５７０、５７２を示しているが、他の実施形態においては３つ以上のゲート誘電体領域が用いられてもよい。
例えば、ゲート誘電体材料としてＨｆＯ２を用いることが有利なことがある。しかしながら、Ｇｅ又はＳｉＧｅを含有した上部バリア領域５１４、又はゲート誘電体直下のその他の領域にＨｆＯ２を接触させることは、デバイス５００に悪影響を及ぼす様々な問題を生じさせ得る。そのような問題を回避するため、ケイ酸ハフニウムの第１のゲート誘電体５７０が形成された後に、ＨｆＯ２の第２のゲート誘電体５７２が形成され得る。第１のゲート誘電体領域５７０には、例えば酸化アルミニウム、ＴａＳｉＯ、ＴａＳｉＯＮ、Ｌａ２Ｏ３若しくはその他の材料などのその他の材料が使用されてもよい。第２のゲート誘電体領域５７２には、例えばＺｒＯ２、Ｔｉ２Ｏ５、Ｔａ２Ｏ５、ＨｆＳｉＯＮ、ＨｆＳｉＯ若しくはその他の材料などのその他の材料が使用されてもよい。第２のゲート誘電体５７２は、一部の実施形態において第１のゲート誘電体領域５７０より高い誘電率を有し得るが、必ずしもそうでなくてもよい。
図２１の複数の誘電体領域５７０、５７２は、ここに記載されるその他のデバイスの実施形態の何れにも適用可能であり得る。ドープト領域５１２は、チャネル領域５０８の上、チャネル領域５０８の下、又はその他の場所にあってもよい。チャネル領域５０８に直に隣接する領域は、チャネル領域５０８の材料組成に対する急峻な遷移を回避するように変化された組成を有していてもよい。図５−９のエッチング停止領域２４０及び更なるスペーサ領域２４２も、複数のゲート誘電体領域５７０、５７２とともに使用され得る。また、スペーサ５１０、底部バリア領域５０６、又は上部バリア領域５１４のうちの１つ以上は、図１０及び１１に関して説明したように、ＩＩＩ−Ｖ族材料を有していてもよい。
図２２は、本発明の一実施形態に従った、同一基板６０２上にゲルマニウム量子井戸チャネル領域６０８トランジスタ（図２２の左側）とＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタ（図２２の右側）とを備えたデバイス６００を例示する側断面図である。一部の実施形態において、例えば図１−２１に示して説明したものなどのゲルマニウム量子井戸チャネルトランジスタが、ＰＭＯＳトランジスタとして使用され、例えばＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタなどのその他タイプのトランジスタが、ＮＭＯＳトランジスタとして使用され得る。これら異なるタイプのトランジスタの組み合わせは、例えばコンピュータ中央演算処理ユニットなどの様々なシステム内のＣＭＯＳ回路を構成し得る。
図２２に示す実施形態において、ゲルマニウム量子井戸チャネル領域６０８トランジスタは、ここで説明した何れの構造を有していてもよい。１つのそのような構造は、基板６０２、バッファ領域６０４、底部バリア領域６０６、実質的にゲルマニウムからなるチャネル領域６０８、スペーサ領域６１０、ドープト領域６１２、上部バリア領域６１４、ゲート誘電体６１６、ゲート電極６１８、ソース領域６２０及びドレイン領域６２２である。ゲルマニウム量子井戸チャネル領域６０８トランジスタとＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタとの間には、アイソレーション（素子分離）領域７８０が存在し得る。
ＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタは、数多くの異なるタイプのＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタを有し得る。一実施形態において、ＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタは、ＧａＡｓを有するバッファ領域７０４（これは核形成領域を含み得る）、ＩｎＡｌＡｓを有する下部バリア領域７０６、ＩｎＧａＡｓを有するチャネル領域７０８、ＩｎＡｌＡｓを有するスペーサ領域７１０、ドープされたＩｎＡｌＡｓを有するドープト領域７１２、ＩｎＡｌＡｓを有する上部バリア領域７１４、ゲート誘電体７１６、ゲート７１８、ソース領域７２０及びドレイン領域７２２を含む。他の実施形態において、異なる材料及び／又は構造がＩＩＩ−Ｖ族材料量子井戸チャネル領域７０８トランジスタとともに用いられてもよい。
一部の実施形態において、ゲルマニウム量子井戸チャネルトランジスタは良好なＰＭＯＳ性能を提供し、ＩＩＩ−Ｖ族材料量子井戸チャネルトランジスタは良好なＮＭＯＳ性能を提供し得るので、双方のタイプのトランジスタを単一の基板６０２上で使用することは、仮に一方のみのタイプのトランジスタのみがＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に使用される場合より、良好な、デバイス６００の全体性能を提供し得る。
図２３は、本発明の一実施形態に従った、同一基板６０２上にゲルマニウム量子井戸チャネル領域６０８トランジスタ（図２３の左側）と非量子井戸チャネルトランジスタ（図２３の右側；“標準”トランジスタとも称する）とを備えたデバイス８００を例示する側断面図である。一部の実施形態において、例えば図１−２１に示して説明したものなどのゲルマニウム量子井戸チャネルトランジスタが、ＰＭＯＳトランジスタとして使用され、例えば何十年にもわたって広く使用されてきた周知のシリコントランジスタなどのその他タイプのトランジスタが、ＮＭＯＳトランジスタとして使用され得る。これら異なるタイプのトランジスタの組み合わせは、例えばコンピュータ中央演算処理ユニットなどの様々なシステム内のＣＭＯＳ回路を構成し得る。
図２３に示す実施形態において、ゲルマニウム量子井戸チャネル領域６０８トランジスタは、ここで説明した何れの構造を有していてもよい。１つのそのような構造は、基板６０２、バッファ領域６０４、底部バリア領域６０６、実質的にゲルマニウムからなるチャネル領域６０８、スペーサ領域６１０、ドープト領域６１２、上部バリア領域６１４、ゲート誘電体６１６、ゲート電極６１８、ソース領域６２０及びドレイン領域６２２である。ゲルマニウム量子井戸チャネル領域６０８トランジスタと非量子井戸チャネルトランジスタとの間には、アイソレーション領域７８０が存在し得る。トレンチが、基板６０２内に形成され、その後、ゲルマニウム量子井戸チャネル領域６０８トランジスタの領域群によって充填されることで、図２３に示すデバイス８００がもたらされる。他の実施形態において、そのようなトレンチは使用しなくてもよく、その場合、ゲルマニウム量子井戸チャネル領域６０８トランジスタは、非量子井戸チャネルトランジスタの上方に延在し得る。
標準トランジスタは、技術的に知られているように、数多くの異なる構造のうちの１つを用いることができ、また、数多くの異なる材料を使用し得る。一実施形態において、標準トランジスタは、ゲート誘電体８０４と、ゲート誘電体８０４上のゲート電極８０６とを含む。スペーサ８１０がゲート誘電体８０４及びゲート電極８０６の側壁８０８に隣接している。ゲート誘電体８０４及びゲート電極８０６のそれぞれの側の基板６０２内に、ソース領域８１２及びドレイン領域８１４がある。基板６０２内のソース領域８１２とドレイン領域８１４との間に、チャネル領域８１６がある。標準トランジスタは、二酸化シリコンのゲート誘電体８０４及びポリシリコンゲート８０６、ｈｉｇｈ−ｋゲート誘電体８０４及び金属ゲート８０６を有することができ、プレーナトランジスタ又はマルチゲートトランジスタとすることができ、様々なその他の形態を取ることができ、且つ様々な材料を用い得る。
一部の実施形態において、ゲルマニウム量子井戸チャネルトランジスタは良好なＰＭＯＳ性能を提供し、標準トランジスタは良好なＮＭＯＳ性能を提供し得るので、双方のタイプのトランジスタを単一の基板６０２上で使用することは、仮に一方のみのタイプのトランジスタのみがＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に使用される場合より、良好な、デバイス８００の全体性能を提供し得る。
以上の本発明の実施形態の説明は、例示及び説明の目的で提示されたものである。これは、網羅的であることを意図したものではなく、また、開示した形態そのものに本発明を限定することを意図したものでもない。本明細書及び特許請求の範囲は、例えば左、右、頂部、底部、上、下、上側、下側、第１、第２などの用語を含んでいるが、これらは、単に説明目的で使用されており、限定として解釈されるべきでない。例えば、相対的な上下位置を指定する用語は、基板又は集積回路のデバイス側（又はアクティブ表面）が該基板の“頂部”表面であるような状況を参照している。基板は実際には、如何なる向きになることもあり、基板の“頂部”側は、標準的な地球基準座標系において“底部”側より低くなることもあり得るが、依然として用語“頂部”の意味の範囲内である。ここ（請求項を含む）で使用される用語“上（on）”は、特に断らない限り、必ずしも、第２の層“上”の第１の層が第２の層の直上にあって第２の層と直に接触することを指し示すわけではなく、第１の層と第２の層との間に第３の層又はその他の構造が存在してもよい。ここに記載されるデバイス又は品物の実施形態は、多数の位置及び向きで製造され、使用され、あるいは輸送されることができる。当業者に認識されるように、以上の教示を踏まえて数多くの変更及び変形を行うことが可能である。当業者は、図示した様々な構成要素の均等な組み合わせ及び代用を認識するであろう。故に、発明の範囲は、この詳細な説明によって限定されるものではなく、添付の請求項によって定められるものである。

Claims (38)

  1. 大バンドギャップ材料を有する下部バリア領域と、
    前記下部バリア領域上の、ゲルマニウムを有する量子井戸チャネル領域と、
    前記量子井戸チャネル領域上の、大バンドギャップ材料を有する上部バリア領域と、
    前記量子井戸チャネル領域上のスペーサ領域と、
    前記スペーサ領域上のエッチング停止領域であり、シリコンを有し且つゲルマニウムを実質的に有しないエッチング停止領域と、
    前記エッチング停止領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート電極と、
    を有するデバイス。
  2. 前記スペーサ領域はシリコンゲルマニウムを有する、請求項１に記載のデバイス。
  3. 前記ゲート誘電体は前記エッチング停止領域の直上にある、請求項１に記載のデバイス。
  4. 前記エッチング停止領域は、シリコンを有する第１部分と、該第１部分上の第２部分とを有する、請求項１に記載のデバイス。
  5. 前記第２部分は二酸化シリコンを有する、請求項４に記載のデバイス。
  6. 前記ゲート誘電体は前記エッチング停止領域の前記第２部分の直上にある、請求項５に記載のデバイス。
  7. 前記エッチング停止領域は２０Å未満の厚さを有する、請求項１に記載のデバイス。
  8. 前記ゲート電極の一方側に、且つ前記下部バリア領域、前記スペーサ領域及び前記エッチング停止領域の上に、第１のコンタクトスタックを更に有し、前記上部バリア領域は前記第１のコンタクトスタックの一部であり、
    該第１のコンタクトスタックは、
    前記エッチング停止領域上の、シリコンゲルマニウムを有する上部スペーサ領域と、
    前記上部スペーサ領域上のドープト領域であり、ボロンでドープされたシリコンゲルマニウムを有するドープト領域と、
    前記上部バリア領域上のコンタクト領域と
    を有する、
    請求項１に記載のデバイス。
  9. 前記上部バリア領域はシリコンゲルマニウムを有する、請求項８に記載のデバイス。
  10. 前記下部バリア領域はシリコンゲルマニウムを有する、請求項９に記載のデバイス。
  11. 前記下部バリア領域上のドープト領域であり、ボロンでドープされたシリコンゲルマニウムを有するドープト領域と、
    前記ドープト領域の上且つ前記量子井戸チャネル領域の下の、シリコンゲルマニウムを有する下部スペーサ領域と、
    を更に有する請求項１に記載のデバイス。
  12. 前記下部バリア領域及び前記上部バリア領域は各々、シリコンゲルマニウムを有する、請求項１に記載のデバイス。
  13. 前記下部バリア領域はＩＩＩ−Ｖ族材料を有する、請求項１に記載のデバイス。
  14. 前記下部バリア領域はＧａＡｓを有する、請求項１３に記載のデバイス。
  15. 前記上部バリア領域はＩＩＩ−Ｖ族材料を有する、請求項１３に記載のデバイス。
  16. 前記量子井戸チャネル領域の直上の領域と前記量子井戸チャネル領域の直下の領域との双方が、前記量子井戸チャネル領域から離れた側で、より高い割合のシリコンを有し且つ前記量子井戸チャネル領域に近い側で、より低い割合のシリコンを有したシリコンゲルマニウムを有する、請求項１に記載のデバイス。
  17. 前記下部バリア領域が、前記量子井戸チャネル領域の直下の領域である、請求項１６に記載のデバイス。
  18. 前記スペーサ領域が、前記量子井戸チャネル領域の直上の領域である、請求項１６に記載のデバイス。
  19. 前記ゲート誘電体は、第１の誘電率を有する第１の誘電体領域と、該第１の誘電体領域上の、第２の誘電率を有する第２の誘電体領域とを有し、前記第２の誘電率は前記第１の誘電率より高い、請求項１に記載のデバイス。
  20. 前記下部バリア領域、前記量子井戸チャネル領域、前記上部バリア領域、前記スペーサ領域、前記エッチング停止領域、前記ゲート誘電体、及び前記ゲート電極は全て、ｐ型トランジスタの部分であり、当該デバイスは更にｎ型トランジスタを有し、
    前記ｎ型トランジスタは、
    ＩＩＩ−Ｖ族材料を有する下部バリア領域と、
    該下部バリア領域上の、ＩＩＩ−Ｖ族材料を有する量子井戸チャネル領域と、
    該量子井戸チャネル領域上の、ＩＩＩ−Ｖ族材料を有する上部バリア領域と、
    該量子井戸チャネル領域上にあり且つ該量子井戸チャネル領域と接触しないゲート誘電体と、
    該ゲート誘電体上のゲート電極と
    を有する、
    請求項１に記載のデバイス。
  21. 前記下部バリア領域、前記量子井戸チャネル領域、前記上部バリア領域、前記スペーサ領域、前記エッチング停止領域、前記ゲート誘電体、及び前記ゲート電極は全て、ｐ型トランジスタの部分であり、当該デバイスは更にｎ型トランジスタを有し、
    前記ｎ型トランジスタは、
    基板内のソース領域と、
    前記基板内のドレイン領域であり、前記基板内且つ前記ソース領域と当該ドレイン領域との間にチャネル領域がある、ドレイン領域と、
    該チャネル領域上の、側壁を有するゲート誘電体と、
    該ゲート誘電体上の、側壁を有するゲート電極と、
    該ゲート誘電体と該ゲート電極との前記側壁に隣接するスペーサと
    を有する、
    請求項１に記載のデバイス。
  22. 大バンドギャップ材料を有する下部バリア領域と、
    前記下部バリア領域上の、ゲルマニウムを有する量子井戸チャネル領域と、
    前記量子井戸チャネル領域上の、大バンドギャップ材料を有する上部バリア領域と、
    前記量子井戸チャネル領域上にあり且つ前記量子井戸チャネル領域と接触しないゲート誘電体と、
    前記ゲート誘電体上のゲート電極と
    を有し、
    前記下部バリア領域及び前記上部バリア領域のうちの少なくとも一方はＩＩＩ−Ｖ族材料を有する、
    デバイス。
  23. 前記下部バリア領域はＩＩＩ−Ｖ族材料を有する、請求項２２に記載のデバイス。
  24. 前記下部バリア領域はＧａＡｓを有する、請求項２３に記載のデバイス。
  25. 前記下部バリア領域及び前記上部バリア領域のうちの一方は、シリコンゲルマニウムを有し、ＩＩＩ−Ｖ族材料を有しない、請求項２２に記載のデバイス。
  26. 前記下部バリア領域はシリコンゲルマニウムを有し、前記上部バリア領域はＩＩＩ−Ｖ族材料を有する、請求項２２に記載のデバイス。
  27. 前記下部バリア領域及び前記上部バリア領域の双方がＩＩＩ−Ｖ族材料を有する、請求項２２に記載のデバイス。
  28. 前記量子井戸チャネル領域の上且つ前記上部バリア領域の下のスペーサ領域と、
    前記スペーサ領域の上且つ前記上部バリア領域の下のドープト領域と、
    を更に有する請求項２２に記載のデバイス。
  29. 前記スペーサ領域、前記下部バリア領域、及び前記上部バリア領域は全て、ＩＩＩ−Ｖ族材料を有する、請求項２８に記載のデバイス。
  30. 前記ドープト領域は、ドープされたＩＩＩ−Ｖ族材料を有する、請求項２９に記載のデバイス。
  31. 前記量子井戸チャネル領域の下且つ前記下部バリア領域の上のスペーサ領域と、
    前記スペーサ領域の下且つ前記上部バリア領域の上のドープト領域と、
    を更に有する請求項２２に記載のデバイス。
  32. 大バンドギャップ材料を有する下部バリア領域と、
    前記下部バリア領域上の、ゲルマニウムを有する量子井戸チャネル領域と、
    前記量子井戸チャネル領域上の、大バンドギャップ材料を有する上部バリア領域と、
    前記量子井戸チャネル領域上にあり且つ前記量子井戸チャネル領域と接触しないゲート誘電体と、
    前記ゲート誘電体上のゲート電極と
    を有し、
    前記下部バリア領域は、前記量子井戸チャネル領域から離れた側の当該下部バリア領域の部分で、より高い割合のシリコンが存在し且つ前記量子井戸チャネル領域に近い側の当該下部バリア領域の部分で、より低い割合のシリコンが存在するシリコンゲルマニウムを有する、
    デバイス。
  33. 前記下部バリア領域内のシリコン割合の減少は実質的になだらかである、請求項３２に記載のデバイス。
  34. 前記下部バリア領域内のシリコン割合の減少は階段状である、請求項３２に記載のデバイス。
  35. 前記量子井戸チャネル領域の上且つ前記上部バリア領域の下のスペーサ領域と、
    前記スペーサ領域の上且つ前記上部バリア領域の下のドープト領域と、
    を更に有し、
    前記スペーサ領域は、前記量子井戸チャネル領域から離れた側の当該スペーサ領域の部分で、より高い割合のシリコンが存在し且つ前記量子井戸チャネル領域に近い側の当該スペーサ領域の部分で、より低い割合のシリコンが存在するシリコンゲルマニウムを有する、
    請求項３２に記載のデバイス。
  36. 大バンドギャップ材料を有する下部バリア領域と、
    前記下部バリア領域上の、ゲルマニウムを有する量子井戸チャネル領域と、
    前記量子井戸チャネル領域上の、大バンドギャップ材料を有する上部バリア領域と、
    前記量子井戸チャネル領域上の、第１の誘電率を有する第１の誘電体材料と、
    前記第１の誘電体材料上の、第２の誘電率を有する第２の誘電体材料であり、該第２の誘電率は前記第１の誘電率より高い、第２の誘電体材料と、
    前記第２の誘電体材料上のゲート電極と
    を有するデバイス。
  37. 前記第１の誘電体材料は、ＨｆＳｉＯ、Ａｌ２Ｏ３、ＴａＳｉＯ、ＴａＳｉＯＮ、及びＬａ２Ｏ３からなる群から選択された材料を有する、請求項３６に記載のデバイス。
  38. 前記第２の誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ｔｉ２Ｏ５、Ｔａ２Ｏ５、ＨｆＳｉＯＮ及びＨｆＳｉＯからなる群から選択された材料を有する、請求項３６に記載のデバイス。
JP2012544639A 2009-12-30 2010-12-09 ゲルマニウムベースの量子井戸デバイス Expired - Fee Related JP5670473B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/655,468 2009-12-30
US12/655,468 US8193523B2 (en) 2009-12-30 2009-12-30 Germanium-based quantum well devices
PCT/US2010/059620 WO2011090583A2 (en) 2009-12-30 2010-12-09 Germanium-based quantum well devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014081243A Division JP5755777B2 (ja) 2009-12-30 2014-04-10 ゲルマニウムベースの量子井戸デバイス

Publications (2)

Publication Number Publication Date
JP2013513975A true JP2013513975A (ja) 2013-04-22
JP5670473B2 JP5670473B2 (ja) 2015-02-18

Family

ID=44186313

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012544639A Expired - Fee Related JP5670473B2 (ja) 2009-12-30 2010-12-09 ゲルマニウムベースの量子井戸デバイス
JP2014081243A Expired - Fee Related JP5755777B2 (ja) 2009-12-30 2014-04-10 ゲルマニウムベースの量子井戸デバイス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014081243A Expired - Fee Related JP5755777B2 (ja) 2009-12-30 2014-04-10 ゲルマニウムベースの量子井戸デバイス

Country Status (8)

Country Link
US (5) US8193523B2 (ja)
EP (2) EP2519974A4 (ja)
JP (2) JP5670473B2 (ja)
KR (2) KR101374515B1 (ja)
CN (1) CN102687273B (ja)
HK (1) HK1175300A1 (ja)
TW (2) TWI609485B (ja)
WO (1) WO2011090583A2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
JP5506036B2 (ja) * 2010-03-02 2014-05-28 古河電気工業株式会社 半導体トランジスタ
US9099388B2 (en) * 2011-10-21 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. III-V multi-channel FinFETs
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US9240410B2 (en) 2011-12-19 2016-01-19 Intel Corporation Group III-N nanowire transistors
CN103999200B (zh) * 2011-12-23 2016-12-28 英特尔公司 具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件
EP2701198A3 (en) 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9166363B2 (en) * 2012-12-31 2015-10-20 Faquir C. Jain Enhanced optical gain and lasing in indirect gap semiconductor thin films and nanostructures
CN103390591B (zh) 2013-07-22 2015-11-25 中国科学院半导体研究所 硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法
KR20150025622A (ko) * 2013-08-29 2015-03-11 삼성전자주식회사 반도체 구조물 및 그 제조방법
EP3050112B1 (en) * 2013-09-27 2021-12-15 Google LLC Composite high-k metal gate stack for enhancement mode gan semiconductor devices
WO2015047341A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US9472667B2 (en) 2015-01-08 2016-10-18 International Business Machines Corporation III-V MOSFET with strained channel and semi-insulating bottom barrier
EP3125273A1 (en) 2015-07-31 2017-02-01 IMEC vzw Strained group iv channels
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
WO2017213646A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
WO2017213645A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
WO2017213659A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Quantum dot devices with gate interface materials
US10615160B2 (en) 2016-09-25 2020-04-07 Intel Corporation Quantum dot array devices
EP3520144B1 (en) 2016-09-30 2023-09-06 HRL Laboratories, LLC Doped gate dielectric materials
US10043941B1 (en) 2017-01-31 2018-08-07 International Business Machines Corporation Light emitting diode having improved quantum efficiency at low injection current
WO2019004990A1 (en) * 2017-06-25 2019-01-03 Intel Corporation QUANTIC POINT DEVICES
FR3080710B1 (fr) * 2018-04-25 2021-12-24 Commissariat Energie Atomique Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
US11749721B2 (en) * 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
CN113193041A (zh) * 2021-04-30 2021-07-30 陕西科技大学 一种锑化物量子阱cmos器件的结构及其制备方法
US20230085706A1 (en) * 2021-06-25 2023-03-23 Wisconsin Alumni Research Foundation Silicon-germanium alloy-based quantum dots with increased alloy disorder and enhanced valley splitting

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014A (en) * 1849-01-09 Stop-motion for drawing-frames
US7013A (en) * 1850-01-15 Gate for fences
US8014A (en) * 1851-04-01 Bran-duster
JPH04326734A (ja) * 1991-04-26 1992-11-16 Sumitomo Electric Ind Ltd 電界効果トランジスタ
JPH04352332A (ja) * 1991-05-29 1992-12-07 Sony Corp 電界効果トランジスタ
JPH11251575A (ja) * 1998-03-06 1999-09-17 Nec Corp 電界効果トランジスタ
JP2004221363A (ja) * 2003-01-16 2004-08-05 Hitachi Cable Ltd 高速電子移動度トランジスタ用エピタキシャルウェハ
JP2005251820A (ja) * 2004-03-02 2005-09-15 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタ
JP2006295170A (ja) * 2005-04-07 2006-10-26 Infineon Technologies Ag ゲート電極積層およびゲート電極積層を用いる方法
WO2008041277A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif à semi-conducteur a base de composé et processus de fabrication correspondant

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124762A (en) * 1990-12-31 1992-06-23 Honeywell Inc. Gaas heterostructure metal-insulator-semiconductor integrated circuit technology
KR100254005B1 (ko) * 1991-08-02 2000-04-15 가나이 쓰도무 반도체 장치 및 그 제조 방법
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
TW415103B (en) * 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
GB9907184D0 (en) * 1999-03-30 1999-05-26 Philips Electronics Nv A method of manufacturing a semiconductor device
US6133593A (en) * 1999-07-23 2000-10-17 The United States Of America As Represented By The Secretary Of The Navy Channel design to reduce impact ionization in heterostructure field-effect transistors
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
GB2409572B (en) * 2003-12-24 2006-02-15 Intense Photonics Ltd Generating multiple bandgaps using multiple epitaxial layers
US7791107B2 (en) 2004-06-16 2010-09-07 Massachusetts Institute Of Technology Strained tri-channel layer for semiconductor-based electronic devices
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
JP4352332B2 (ja) 2004-09-16 2009-10-28 富士フイルム株式会社 画像採点方法及び画像採点システム
US20060157732A1 (en) * 2004-11-09 2006-07-20 Epispeed Sa Fabrication of MOS-gated strained-Si and SiGe buried channel field effect transistors
US20060148182A1 (en) * 2005-01-03 2006-07-06 Suman Datta Quantum well transistor using high dielectric constant dielectric layer
US20080121932A1 (en) 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
WO2007035660A1 (en) * 2005-09-20 2007-03-29 Applied Materials, Inc. Method to form a device on a soi substrate
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US20080001173A1 (en) * 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US7573059B2 (en) * 2006-08-02 2009-08-11 Intel Corporation Dislocation-free InSb quantum well structure on Si using novel buffer architecture
JP2008060359A (ja) 2006-08-31 2008-03-13 Sony Corp 化合物半導体デバイス
US7531399B2 (en) * 2006-09-15 2009-05-12 Taiwan Semiconductor Manufacturing Company Semiconductor devices and methods with bilayer dielectrics
US7429747B2 (en) * 2006-11-16 2008-09-30 Intel Corporation Sb-based CMOS devices
US20080142786A1 (en) * 2006-12-13 2008-06-19 Suman Datta Insulated gate for group iii-v devices
US9006707B2 (en) * 2007-02-28 2015-04-14 Intel Corporation Forming arsenide-based complementary logic on a single substrate
US7566898B2 (en) * 2007-03-01 2009-07-28 Intel Corporation Buffer architecture formed on a semiconductor wafer
US7435987B1 (en) * 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor
US8124959B2 (en) * 2007-06-28 2012-02-28 Intel Corporation High hole mobility semiconductor device
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014A (en) * 1849-01-09 Stop-motion for drawing-frames
US7013A (en) * 1850-01-15 Gate for fences
US8014A (en) * 1851-04-01 Bran-duster
JPH04326734A (ja) * 1991-04-26 1992-11-16 Sumitomo Electric Ind Ltd 電界効果トランジスタ
JPH04352332A (ja) * 1991-05-29 1992-12-07 Sony Corp 電界効果トランジスタ
JPH11251575A (ja) * 1998-03-06 1999-09-17 Nec Corp 電界効果トランジスタ
JP2004221363A (ja) * 2003-01-16 2004-08-05 Hitachi Cable Ltd 高速電子移動度トランジスタ用エピタキシャルウェハ
JP2005251820A (ja) * 2004-03-02 2005-09-15 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタ
JP2006295170A (ja) * 2005-04-07 2006-10-26 Infineon Technologies Ag ゲート電極積層およびゲート電極積層を用いる方法
WO2008041277A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif à semi-conducteur a base de composé et processus de fabrication correspondant

Also Published As

Publication number Publication date
KR101640420B1 (ko) 2016-07-18
JP2014160847A (ja) 2014-09-04
US9478635B2 (en) 2016-10-25
EP2519974A4 (en) 2014-10-08
CN102687273B (zh) 2015-05-20
US20140061589A1 (en) 2014-03-06
EP2933839A2 (en) 2015-10-21
US9876014B2 (en) 2018-01-23
US20120193609A1 (en) 2012-08-02
US20160064520A1 (en) 2016-03-03
TWI609485B (zh) 2017-12-21
JP5755777B2 (ja) 2015-07-29
EP2933839A3 (en) 2016-01-20
HK1175300A1 (en) 2013-06-28
TWI467758B (zh) 2015-01-01
CN102687273A (zh) 2012-09-19
US8193523B2 (en) 2012-06-05
JP5670473B2 (ja) 2015-02-18
US20170012116A1 (en) 2017-01-12
TW201507150A (zh) 2015-02-16
TW201133834A (en) 2011-10-01
WO2011090583A3 (en) 2011-10-13
US9219135B2 (en) 2015-12-22
EP2519974A2 (en) 2012-11-07
KR20120089353A (ko) 2012-08-09
WO2011090583A2 (en) 2011-07-28
US8592803B2 (en) 2013-11-26
KR20140028147A (ko) 2014-03-07
KR101374515B1 (ko) 2014-03-13
US20110156005A1 (en) 2011-06-30

Similar Documents

Publication Publication Date Title
JP5755777B2 (ja) ゲルマニウムベースの量子井戸デバイス
TWI441337B (zh) 在通道區域下具有ｄｅｌｔａ摻雜層之第三-五族裝置
CN101924105B (zh) 集成电路结构
US8227833B2 (en) Dual layer gate dielectrics for non-silicon semiconductor devices
TWI623042B (zh) 量子井為基的半導體裝置及其形成方法
US20150162425A1 (en) III-V Device with Overlapped Extension Regions Using Replacement Gate
US7892902B1 (en) Group III-V devices with multiple spacer layers
CN106922201B (zh) 对于高迁移率沟道器件的载流子限制
US9337281B2 (en) Planar semiconductor growth on III-V material
WO2020047825A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140114

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141217

R150 Certificate of patent or registration of utility model

Ref document number: 5670473

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees