JPH11251575A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH11251575A
JPH11251575A JP10054569A JP5456998A JPH11251575A JP H11251575 A JPH11251575 A JP H11251575A JP 10054569 A JP10054569 A JP 10054569A JP 5456998 A JP5456998 A JP 5456998A JP H11251575 A JPH11251575 A JP H11251575A
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康則 尾藤
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Abstract

(57)【要約】 （修正有） 【課題】 キャップ層からチャネル層へのコンタクト抵
抗が低く、さらにＧａＡｓゲート埋込み層が表面に露出
した部分のシート抵抗が低く、その結果、低いオン抵抗
を有するヘテロ接合ＦＥＴ構造を提供する。 【解決手段】 Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト
層１０９上に，ＳｉドープＧａＡｓゲート埋め込み層１
１０，ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセスス
トッパ層１１１，アンドープＧａＡｓ層１１２，Ｓｉド
ープＧａＡｓキャップ層１１３を順次成長したエピタキ
シャルウェハーを用いて電界効果トランジスタを作製す
る。アンドープＧａＡｓ層１１２内に形成された電子蓄
積層の形成によりポテンシャルバリヤの降下が助長さ
れ、ＡｌＧａＡｓ層１１１のポテンシャルバリヤを通過
する確率が増加する。また、ＧａＡｓ層１１２には不純
物をドープしていないため、この層中での電子の不純物
散乱が抑えられ、電子の移動度が増加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ ； 「ＦＥＴ」）に関し、特にヘテロ接合ＦＥＴに
関するものである。
【０００２】
【従来の技術】ＧａＡｓ ＦＥＴは高周波素子として広
く一般に使用されている。特に高出力素子においてはソ
ース抵抗低減のためやゲート耐圧確保のために、多段リ
セス構造が採用されている。一例として、電子情報通信
学会１９９６年エレクトロニクスソサエティ大会講演論
文集２の３０頁の論文「ＨＥＭＴを用いたＰＤＣ用高出
力増幅器モジュール」（１９９６年８月３０日発行）が
ある。
【０００３】
【発明が解決しようとする課題】多段リセス構造は、例
えば、ＧａＡｓ／ＡｌＧａＡｓの積層構造と選択エッチ
ングとを用いて形成される。図３３に従来構造の素子断
面図を示す。図３３中の１１０１は半絶縁性ＧａＡｓ基
板，１１０２はアンドープＡｌ0.2 Ｇａ0.8 Ａｓバッ
ファー層，１１０３はＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ
電子供給層，１１０４はアンドープＡｌ0.2 Ｇａ0.8 Ａ
ｓスペーサー層，１１０５はアンドープＩｎ0.2 Ｇａ
0.8 Ａｓチャネル層，１１０６はアンドープＡｌ0.2 Ｇ
ａ0.8 Ａｓスペーサー層，１１０７はＳｉドープＡｌ
0.2 Ｇａ0.8 Ａｓ電子供給層，１１０８はアンドープＡ
ｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層，１１０９はＧ
ａＡｓゲート埋込み層，１１１０はＳｉドープＡｌ0.2
Ｇａ0.8 Ａｓワイドリセスストッパ層，１１１１はＳｉ
ドープＧａＡｓキャップ層である。このようなリセス構
造は、ワイドリセス部が開口したマスクを形成し、Ａｌ
ＧａＡｓ層１１１０をワイドリセスストッパ層としてＧ
ａＡｓ層１１１１を選択エッチングし、そのマスクを除
去後、ゲートリセス部が開口したマスクを形成し、Ａｌ
ＧａＡｓ層１１０８をゲートリセスストッパ層としてＧ
ａＡｓ層１１０９を選択エッチングすることにより形成
することができる。また、ゲート電極と横のＧａＡｓ層
とが接触しておらず、大きく隙間があいている構成が図
示されている。
【０００４】この図３３中に、従来構造を有するＦＥＴ
の各部分に生じる分布定数的な電気抵抗を模式的に示
す。Ｒ１はオーミック電極からキャップ層へのコンタク
ト抵抗，Ｒ２はキャップ層からチャネル層へのコンタク
ト抵抗，Ｒ３はゲート埋め込みＧａＡｓ層が露出した部
分のシート抵抗，Ｒ４はＡｌＧａＡｓゲートコンタクト
層が露出した部分のシート抵抗，Ｒ５はゲート電極直下
のシート抵抗である。また、ＦＥＴのオン抵抗はソース
電極からドレイン電極までの全抵抗であり、低いオン抵
抗は、低電圧動作において良好な出力及び効率特性を得
るために重要である。
【０００５】しかしながら、この従来技術は次のような
問題点があった。
【０００６】第１の問題点は、キャップ層からチャネル
層へのコンタクト抵抗Ｒ２が高く、その結果、オン抵抗
が高い。図３４に、図３３中のＸ１１−Ｙ１１方向の伝
導帯プロファイルを示す。
【０００７】コンタクト抵抗の高い理由は、この図３４
に示すように、多段リセス構造を形成するために用いて
いるＡｌＧａＡｓストッパ層のポテンシャルバリヤが高
く、キャップ層からチャネル層へのトンネル確率が小さ
いためである。
【０００８】第２の問題点は、ワイドリセス形成後の後
処理によりＡｌＧａＡｓストッパー層が除去されること
により、露出したＧａＡｓ表面とその直下のチャネルと
の距離が近くなり、露出したＧａＡｓ層部分のシート抵
抗Ｒ３が高い。その結果、オン抵抗が増加した。
【０００９】その理由は、露出したＧａＡｓ層表面から
の空乏層がチャネル層にまで伸びるためチャネル中の電
子が枯渇するためである。
【００１０】第３の問題点は、ＡｌＧａＡｓゲートコン
タクト層が露出した部分のシート抵抗Ｒ４が高いため、
その結果、オン抵抗が高い。
【００１１】その理由は、ゲート電極と横のＧａＡｓ層
が接触していないため、ゲート電極の横でＡｌＧａＡｓ
ゲートコンタクト層が表面に露出し、ＡｌＧａＡｓゲー
トコンタクト層からの表面空乏層がチャネル層中の電子
を枯渇させるためである。
【００１２】本発明の目的は、多段リセスを形成する部
分のエピタキシャル構造に変更を加えることにより、キ
ャップ層からチャネル層へのコンタクト抵抗Ｒ２の低減
及びＧａＡｓゲート埋め込み層が露出した部分のシート
抵抗Ｒ３の低減が可能なエピタキシャル層構造、及びゲ
ート電極とゲート埋め込みＧａＡｓ層とが接触してＡｌ
ＧａＡｓゲートコンタクト層が露出した高シート抵抗Ｒ
４が無いか、またはゲート耐圧確保のために必要な小さ
な隙間を有する電界効果トランジスタを提供するもので
ある。
【００１３】
【課題を解決するための手段】本発明の構成を以下に示
す。
【００１４】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第三のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層
に接する部分をアンドープ層、その上部をｎ型不純物を
高濃度ドープ層とし、第二のＧａＡｓゲート埋め込み層
とゲート電極とが接触し、隙間が無いことを特徴とする
電界効果トランジスタ。
【００１５】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第三のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第二のＧａＡｓ層の内第三のＡｌＧａＡｓ層
に接する部分をアンドープ層、第四のＧａＡｓ層の内第
三のＡｌＧａＡｓ層に接する部分をアンドープ層、その
上部を、ｎ型不純物を高濃度ドープした層とし、第二の
ＧａＡｓゲート埋め込み層とゲート電極とが接触し、隙
間が無いことを特徴とする電界効果トランジスタ。
【００１６】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第二のＧａＡｓ層の内第一のＡｌＧａＡｓ層
に接する部分をアンドープ層とし、第二のＧａＡｓゲー
ト埋め込み層とゲート電極とが接触し、隙間が無いこと
を特徴とする電界効果トランジスタ。
【００１７】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層の内第一のＡｌＧａ
Ａｓ層に接する部分をアンドープ層、第四のＧａＡｓ層
の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
層、その上部を、ｎ型不純物を高濃度ドープした層と
し、第二のＧａＡｓゲート埋め込み層とゲート電極とが
接触し、隙間が無いことを特徴とする電界効果トランジ
スタ。
【００１８】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層の内第一及び第三の
ＡｌＧａＡｓ層に接する部分をアンドープ層、第四のＧ
ａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分をアン
ドープ層、その上部を、ｎ型不純物を高濃度ドープした
層とし、第二のＧａＡｓゲート埋め込み層とゲート電極
とが接触し、隙間が無いことを特徴とする電界効果トラ
ンジスタ。
【００１９】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第二のＧａＡｓ層を、第一のＡｌＧａＡｓ
層に接する部分から順に、ｎ型ドープした層またはアン
ドープ層、ｎ型高濃度ドープ層、ｎ型ドープ層の三層構
造とし、さらに、第三のＡｌＧａＡｓ層をｎ型不純物高
濃度ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡ
ｓ層に接する部分をアンドープ層、その上部を、ｎ型不
純物を高濃度ドープした層とし、第二のＧａＡｓゲート
埋め込み層とゲート電極とが接触し、隙間が無いことを
特徴とする電界効果トランジスタ。
【００２０】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第二のＧａＡｓ層を、第一のＡｌＧａＡｓ
層に接する部分から順に、ｎ型ドープした層またはアン
ドープ層、ｎ型高濃度ドープ層、アンドープ層の三層構
造とし、さらに、第三のＡｌＧａＡｓ層をｎ型不純物高
濃度ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡ
ｓ層に接する部分をアンドープ層、その上部を、ｎ型不
純物を高濃度ドープした層とし、第二のＧａＡｓゲート
埋め込み層とゲート電極とが接触し、隙間が無いことを
特徴とする電界効果トランジスタ。
【００２１】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層を、第一のＡｌＧａ
Ａｓ層に接する部分から順にアンドープ層、ｎ型高濃度
ドープ層、ｎ型ドープ層の三層構造とし、さらに、第四
のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分を
アンドープ層、その上部を、ｎ型不純物を高濃度ドープ
した層とし、第二のＧａＡｓゲート埋め込み層とゲート
電極とが接触し、隙間が無いことを特徴とする電界効果
トランジスタ。
【００２２】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層を、第一のＡｌＧａ
Ａｓ層に接する部分から順にアンドープ層、ｎ型高濃度
ドープ層、アンドープ層の三層構造とし、さらに、第四
のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分を
アンドープ層、その上部をｎ型不純物を高濃度ドープし
た層とし、第二のＧａＡｓゲート埋め込み層とゲート電
極とが接触し、隙間が無いことを特徴とする電界効果ト
ランジスタ。
【００２３】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第三のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層
に接する部分をアンドープ層、その上部をｎ型不純物を
高濃度ドープ層とし、第二のＧａＡｓゲート埋め込み層
とゲート電極とが接触し、それらの間に隙間が無いこと
を特徴とする電界効果トランジスタ。
【００２４】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第三のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第二のＧａＡｓ層の内第三のＡｌＧａＡｓ層
に接する部分をアンドープ層、第四のＧａＡｓ層の内第
三のＡｌＧａＡｓ層に接する部分をアンドープ層、その
上部を、ｎ型不純物を高濃度ドープした層とし、第二の
ＧａＡｓゲート埋め込み層とゲート電極との間に、十分
なゲート耐圧が確保できる最小の隙間があることを特徴
とする電界効果トランジスタ。
【００２５】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層の内第一のＡｌＧａ
Ａｓ層に接する部分をアンドープ層、第四のＧａＡｓ層
の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
層、その上部を、ｎ型不純物を高濃度ドープした層と
し、第二のＧａＡｓゲート埋め込み層とゲート電極との
間に、十分なゲート耐圧が確保できる最小の隙間がある
ことを特徴とする電界効果トランジスタ。
【００２６】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一のＡｌＧａＡｓ層をｎ型不純物高濃度
ドープ層、第二のＧａＡｓ層の内第一のＡｌＧａＡｓ層
に接する部分をアンドープ層とし、第二のＧａＡｓゲー
ト埋め込み層とゲート電極との間に、十分なゲート耐圧
が確保できる最小の隙間があることを特徴とする電界効
果トランジスタ。
【００２７】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層の内第一及び第三の
ＡｌＧａＡｓ層に接する部分をアンドープ層、第四のＧ
ａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分をアン
ドープ層、その上部を、ｎ型不純物を高濃度ドープした
層とし、第二のＧａＡｓゲート埋め込み層とゲート電極
との間に、十分なゲート耐圧が確保できる最小の隙間が
あることを特徴とする電界効果トランジスタ。
【００２８】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第二のＧａＡｓ層を、第一のＡｌＧａＡｓ
層に接する部分から順に、ｎ型ドープした層またはアン
ドープ層、ｎ型高濃度ドープ層、ｎ型ドープ層の三層構
造とし、さらに、第三のＡｌＧａＡｓ層をｎ型不純物高
濃度ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡ
ｓ層に接する部分をアンドープ層、その上部を、ｎ型不
純物を高濃度ドープした層とし、第二のＧａＡｓゲート
埋め込み層とゲート電極との間に、十分なゲート耐圧が
確保できる最小の隙間があることを特徴とする電界効果
トランジスタ。
【００２９】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第二のＧａＡｓ層を、第一のＡｌＧａＡｓ
層に接する部分から順に、ｎ型ドープした層またはアン
ドープ層、ｎ型高濃度ドープ層、アンドープ層の三層構
造とし、さらに、第三のＡｌＧａＡｓ層をｎ型不純物高
濃度ドープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡ
ｓ層に接する部分をアンドープ層、その上部を、ｎ型不
純物を高濃度ドープした層とし、第二のＧａＡｓゲート
埋め込み層とゲート電極との間に、十分なゲート耐圧が
確保できる最小の隙間があることを特徴とする電界効果
トランジスタ。
【００３０】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層を、第一のＡｌＧａ
Ａｓ層に接する部分から順にアンドープ層、ｎ型高濃度
ドープ層、ｎ型ドープ層の三層構造とし、さらに、第四
のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分を
アンドープ層、その上部を、ｎ型不純物を高濃度ドープ
した層とし、第二のＧａＡｓゲート埋め込み層とゲート
電極との間に、十分なゲート耐圧が確保できる最小の隙
間があることを特徴とする電界効果トランジスタ。
【００３１】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一、第三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層、第二のＧａＡｓ層を、第一のＡｌＧａ
Ａｓ層に接する部分から順にアンドープ層、ｎ型高濃度
ドープ層、アンドープ層の三層構造とし、さらに、第四
のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接する部分を
アンドープ層、その上部をｎ型不純物を高濃度ドープし
た層とし、第二のＧａＡｓゲート埋め込み層とゲート電
極との間に、十分なゲート耐圧が確保できる最小の隙間
があることを特徴とする電界効果トランジスタ。
【００３２】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一及び三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層とし、第二のＧａＡｓゲート埋め込み層
とゲート電極とが接触し、隙間が無いことを特徴とする
電界効果トランジスタ。
【００３３】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一及び三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層とし、第二のＧａＡｓ層を、第一のＡｌ
ＧａＡｓ層に接する部分から順に、ｎ型ドープ層、ｎ型
高濃度ドープ層、ｎ型ドープ層の三層構造とし、第二の
ＧａＡｓゲート埋め込み層とゲート電極とが接触し、隙
間が無いことを特徴とする電界効果トランジスタ。
【００３４】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一及び三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層とし、第二のＧａＡｓゲート埋め込み層
とゲート電極との間に、十分なゲート耐圧が確保できる
最小の隙間があることを特徴とする電界効果トランジス
タ。
【００３５】アンドープのＩｎＧａＡｓチャネル層また
はアンドープのＧａＡｓチャネル層と、その上に第一の
ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
キャップ層を少なくとも有する半導体結晶を用いた電界
効果トランジスタであって、第一、第三のＡｌＧａＡｓ
層をエッチングストッパ層に用いて形成した二段リセス
構造を有し、第一及び三のＡｌＧａＡｓ層をｎ型不純物
高濃度ドープ層とし、第二のＧａＡｓ層を、第一のＡｌ
ＧａＡｓ層に接する部分から順に、ｎ型ドープ層、ｎ型
高濃度ドープ層、ｎ型ドープ層の三層構造とし、第二の
ＧａＡｓゲート埋め込み層とゲート電極との間に、十分
なゲート耐圧が確保できる最小の隙間があることを特徴
とする電界効果トランジスタ。
【００３６】（作用）本発明（請求項１，２，４，５，
６，７，８，９，１０，１１，１３，１４，１５，１
６，１７，１８）によれば、ワイドリセス形成時のスト
ッパ層である第三のＡｌＧａＡｓ層にｎ型不純物を高濃
度にドーピングし、第四のＧａＡｓキャップ層の内、第
三のＡｌＧａＡｓに接する部分をアンドープＧａＡｓ層
とすることにより、そのアンドープＧａＡｓ層に二次元
電子ガスが形成され、ＡｌＧａＡｓのポテンシャルバリ
ヤが低くなり、電子がポテンシャルバリヤを通過するト
ンネル確率が増加する。また、アンドープＧａＡｓ層は
不純物をドープしていないため、この層中での電子の不
純物散乱が抑えられ、電子の移動度が増加する。従っ
て、これらの効果により、キャップ層からチャネル層へ
のコンタクト抵抗が低減する。
【００３７】また、本発明（請求項２，５，７，９，１
１，１４，１６，１８）のように、第２のＧａＡｓゲー
ト埋め込み層の内、第三のｎ型高濃度ドープＡｌＧａＡ
ｓワイドリセスストッパ層と接する部分もアンドープＧ
ａＡｓ層とすることにより、第三のＡｌＧａＡｓ層のポ
テンシャルバリヤの上下に電子蓄積層が形成し、より一
層、ＡｌＧａＡｓのポテンシャルバリヤを通過するトン
ネル確率が高くなり、コンタクト抵抗が低減する。
【００３８】また、本発明（請求項３，４，５，８，
９，１２，１３，１４，１７，１８）のように、ＡｌＧ
ａＡｓゲートコンタクト層にもｎ型不純物をドーピング
し、第二のＧａＡｓゲート埋込み層の内、第一のＡｌＧ
ａＡｓ層に接する部分をアンドープＧａＡｓ層とするこ
とにより、第一のＡｌＧａＡｓ層のポテンシャルバリヤ
の上に電子蓄積層が形成し、ＡｌＧａＡｓゲートコンタ
クト層のポテンシャルバリヤを通過するトンネル確率が
高くなり、コンタクト抵抗が低減する。さらに、第二の
ＧａＡｓゲート埋込み層内のアンドープＧａＡｓ層に形
成された二次元電子ガスにより、チャネルと平行して電
流経路が形成され、この部分のシート抵抗が低減する。
【００３９】また、本発明（請求項６，７，８，９，１
５，１６，１７，１８）によれば、第二のゲート埋込み
ＧａＡｓ層の中程にｎ型高濃度ドープＧａＡｓ層を挿入
することにより、第二のワイドリセスストッパＡｌＧａ
Ａｓ層除去後にさらにゲート埋め込みＧａＡｓ層表面が
エッチングされることがあっても、高濃度ドープＧａＡ
ｓ層はエッチングされることが無い。また、ｎ型高濃度
ドープＧａＡｓ層の存在により表面空乏層がチャネル層
に伸びることを抑制して、チャネル内の電子が枯渇しな
いため、第二のゲート埋め込みＧａＡｓ層が表面に露出
した部分のシート抵抗が増加しない。また、そのｎ型高
濃度ドープＧａＡｓ層により、チャネルと平行して電流
経路が形成され、この部分のシート抵抗が低減する。
【００４０】また、本発明（請求項１，２，３，４，
５，６，７，８，９）によれば、また、ＡｌＧａＡｓゲ
ートコンタクト層が表面に露出していないため、シート
抵抗の増加が抑えられている。
【００４１】また、本発明（請求項１０，１１，１２，
１３，１４，１５，１６，１７，１８）によれば、ゲー
ト電極と横のＧａＡｓゲート埋め込み層との間に十分な
ゲート耐圧を確保する最小の隙間を有するため、オン抵
抗の増加が最小限に抑えられている。
【００４２】
【発明の実施の形態】本発明の実施例を説明する。実施
例１は請求項１記載の発明の実施例である。実施例２は
請求項２記載の発明の実施例である。実施例３は請求項
３記載の発明の実施例である。実施例４は請求項４記載
の発明の実施例である。実施例５及び６は請求項４記載
の発明の実施例である。実施例７は請求項６記載の発明
の実施例である。実施例８は請求項７記載の発明の実施
例である。実施例９は請求項８記載の発明の実施例であ
る。実施例１０は請求項９記載の発明の実施例である。
実施例１１は請求項１０記載の発明の実施例である。実
施例１２は請求項１３記載の発明の実施例である。実施
例１４は請求項１３記載の発明の実施例である。実施例
１５及び１６は請求項１４記載の発明の実施例である。
実施例１７は請求項１５記載の発明の実施例である。実
施例１８は請求項１６記載の発明の実施例である。実施
例１９は請求項１７記載の発明の実施例である。実施例
２０は請求項１８記載の発明の実施例である。実施例２
１−２４はそれぞれ請求項１９−２２に記載の発明の実
施例である。
【００４３】次に、本発明の実施の形態について図面を
参照して詳細に説明する。
【００４４】（実施例１）図１は本発明の第１の実施の
形態を示す断面図である。半絶縁性ＧａＡｓ基板１０１
上に、膜厚４００ｎｍのアンドープＧａＡｓバッファ層
１０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ0.8
Ａｓバッファ層１０３，膜厚４ｎｍの４×１０18ｃｍ-3
のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層１
０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓス
ペーサー層１０５，膜厚１５ｎｍのアンドープＩｎ0.2
Ｇａ0.8 Ａｓチャネル層１０６，膜厚２ｎｍのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層１０７，膜厚９ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層１０８，膜厚１０ｎｍのアンドープ
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層１０９，膜厚
３０ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧａＡ
ｓゲート埋め込み層１１０，膜厚６ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓワイドリ
セスストッパ層１１１，膜厚６ｎｍのアンドープＧａＡ
ｓ層１１２，膜厚１００ｎｍの４×１０18ｃｍ-3のＳｉ
をドープしたＧａＡｓキャップ層１１３を順次エピタキ
シャル成長する。このエピタキシャルウェハは分子線エ
ピタキシャル結晶成長法（ＭＢＥ法）または、有機金属
気相エピタキシャル結晶成長法（ＭＯＶＰＥ法）により
作製することができる。
【００４５】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓワイドリセスストッパ層１１１をストッパ層に用い
てＧａＡｓ層１１３と１１２を選択的にエッチングす
る。このような選択エッチングは、ＥＣＲエッチング装
置もしくはＲＩＥ装置を用い、ハロゲン元素として塩素
のみを含んだ塩化物ガスと弗素のみを含んだ弗化物ガス
との混合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を導入し
たドライエッチングにより可能である。そのマスクを除
去後、新たにゲートリセス部が開口したマスクを形成
し、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層１０９を
ストッパ層に用いてＧａＡｓゲート埋込み層１１０を選
択的にエッチングし、アンドープＡｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層１０９を露出させる。このとき、Ｇ
ａＡｓゲート埋込み層１１０をオーバーエッチしない。
こうして、表面に露出したアンドープＡｌ0.2 Ｇａ0.8
Ａｓゲートコンタクト層１０９上にゲート電極１１４を
形成すると、ゲート電極横に隙間の無い構造ができる。
次に、ＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４
００℃／１分間）を行い、オーミック電極として、ソー
ス電極１１５及びドレイン電極１１６を形成し、図１の
構造を得る。
【００４６】図２に、図１中のＸ１−Ｙ１方向の伝導帯
プロファイルを示す。比較のため、Ａｌ0.2 Ｇａ0.8 Ａ
ｓワイドリセスストッパ層１１１上にアンドープＧａＡ
ｓ層１１２を挿入していない従来構造の伝導帯プロファ
イルを同図中に点線で示した。本発明で提案した構造に
よれば、アンドープＧａＡｓ層１１２内に形成された二
次元電子ガスによりポテンシャルバリヤが低下し、Ａｌ
0.2 Ｇａ0.8 Ａｓ層１１１のポテンシャルバリヤを通過
する確率が増加する。また、ＧａＡｓ層１１２には不純
物をドープしていないため、この層中での電子の不純物
散乱が抑えられ、電子の移動度が増加する。これらの効
果により、キャップ層１１３からチャネル層１０６への
コンタクト抵抗を低減することができる。また、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層１０９が表面に露
出していないため、シート抵抗の増加が抑えられてい
る。以上の結果、１．４Ω・ｍｍのオン抵抗が得られ
た。これは従来構造と比較して、０．２Ω・ｍｍ低い。
【００４７】（実施例２）図３は本発明の第２の実施の
形態を示す断面図である。半絶縁性ＧａＡｓ基板２０１
上に、膜厚４００ｎｍのアンドープＧａＡｓバッファ層
２０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ0.8
Ａｓバッファ層２０３，膜厚４ｎｍの４×１０18ｃｍ-3
のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層２
０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓス
ペーサー層２０５，膜厚１５ｎｍのアンドープＩｎ0.2
Ｇａ0.8 Ａｓチャネル層２０６，膜厚２ｎｍのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層２０７，膜厚９ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層２０８，膜厚１０ｎｍのアンドープ
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２０９，膜厚
２４ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧａＡ
ｓゲート埋め込み層２１０，膜厚６ｎｍのアンドープＧ
ａＡｓ層２１１、膜厚６ｎｍの４×１０18ｃｍ-3のＳｉ
をドープしたＡｌ0.2 Ｇａ0.8 Ａｓワイドリセスストッ
パ層２１２，膜厚６ｎｍのアンドープＧａＡｓ層２１
３，膜厚１００ｎｍの４×１０18ｃｍ-3のＳｉをドープ
したＧａＡｓキャップ層２１４を順次エピタキシャル成
長する。このエピタキシャルウェハはＭＢＥ法または、
ＭＯＶＰＥ法により作製することができる。
【００４８】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層２１２をワイドリセスストッパ層に用いてＧａＡ
ｓ層２１４と２１３を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ6 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層２０９をストッパ
層に用いてアンドープＧａＡｓ層２１１とＧａＡｓゲー
ト埋込み層２１０を選択的にエッチングし、アンドープ
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２０９を露出
させる。このとき、ＧａＡｓゲート埋込み層２１２をオ
ーバーエッチしない。こうして、表面に露出したアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２０９に
ゲート電極２１５を形成すると、ゲート電極横に隙間の
無い構造ができる。次に、ＡｕＧｅを蒸着リフトオフ及
びアロイ（例えば４００℃／１分間）を行い、オーミッ
ク電極として、ソース電極２１６及びドレイン電極２１
７を形成し、図３の構造を得る。
【００４９】図４に、図３中のＸ２−Ｙ２方向の伝導帯
プロファイルを示す。比較のため、Ａｌ0.2 Ｇａ0.8 Ａ
ｓワイドリセスストッパ層２１２の上下にアンドープＧ
ａＡｓ層２１３と２１１を挿入していない従来構造の伝
導帯プロファイルを同図中に点線で示した。本発明で提
案した構造によれば、アンドープＧａＡｓ層２１３と２
１１内に形成された二次元電子ガスによりポテンシャル
バリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層２１２のポテ
ンシャルバリヤを通過する確率が増加する。また、Ｇａ
Ａｓ層２１３と２１１には不純物をドープしていないた
め、この層中での電子の不純物散乱が抑えられ、電子の
移動度が増加する。これらの効果により、キャップ層２
１４からチャネル層２０６へのコンタクト抵抗を低減す
ることができる。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲート
コンタクト層２０９が表面に露出していないため、シー
ト抵抗の増加が抑えられている。以上の結果、１．３Ω
・ｍｍのオン抵抗が得られた。これは従来構造と比較し
て、０．３Ω・ｍｍ低い。
【００５０】（実施例３）図５は本発明の第３の実施の
形態を示す断面図である。半絶縁性ＧａＡｓ基板３０１
上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ層
３０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ0.8
Ａｓバッファ層３０３，膜厚４ｎｍの４×１０18ｃｍ-3
のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層３
０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓス
ペーサー層３０５，膜厚１５ｎｍのアンドープＩｎ0.2
Ｇａ0.8 Ａｓチャネル層３０６，膜厚２ｎｍのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層３０７，膜厚９ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層３０８，膜厚１０ｎｍの５×１０17
ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓゲート
コンタクト層３０９，膜厚６ｎｍのアンドープＧａＡｓ
ゲート埋め込み層３１０，膜厚２４ｎｍの５×１０16ｃ
ｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層３１
１，膜厚６ｎｍの４×１０18ｃｍ-3のＳｉをドープした
Ａｌ0.2 Ｇａ0.8 Ａｓワイドリセスストッパ層３１２，
膜厚１００ｎｍの４×１０18ｃｍ-3のＳｉをドープした
ＧａＡｓキャップ層３１３を順次エピタキシャル成長す
る。このエピタキシャルウェハはＭＢＥ法または、ＭＯ
ＶＰＥ法により作製することができる。
【００５１】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層３１２をワイドリセスストッパ層に用いてＧａＡ
ｓ層３１３を選択的にエッチングする。このような選択
エッチングは、ハロゲン元素として塩素のみを含んだ塩
化物ガスと弗素のみを含んだ弗化物ガスとの混合ガス
（例えばＢＣｌ6 ＋ＳＦ6 など）を用いたドライエッチ
ングにより可能である。そのマスクを除去後、新たにゲ
ートリセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ
0.8 Ａｓゲートコンタクト層３０９をストッパ層に用い
てＧａＡｓ層３１１と３１０を選択的にエッチングし、
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層３０９を露出
させる。このとき、ＧａＡｓゲート埋込み層３１１，３
１０をオーバーエッチしない。こうして、表面に露出し
たＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層３０９にゲ
ート電極３１４を形成すると、ゲート電極３１４横に隙
間の無い構造ができる。次に、ＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１分間）を行い、オー
ミック電極として、ソース電極３１５及びドレイン電極
３１６を形成し、図５の構造を得る。
【００５２】図６に、図５中のＸ３−Ｙ３方向の伝導帯
プロファイルを示す。比較のため、ゲートコンタクト層
がアンドープで、アンドープＧａＡｓ層３１０を挿入し
ていない従来構造の伝導帯プロファイルを同図中に点線
で示した。本発明で提案した構造によれば、アンドープ
ＧａＡｓ層３１０内に形成された二次元電子ガスにより
ポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層
３０９，３０８，３０７からなるポテンシャルバリヤを
通過する確率が増加する。また、ＧａＡｓ層３１０には
不純物をドープしていないため、この層中での電子の不
純物散乱が抑えられ、電子の移動度が増加する。これら
の効果により、キャップ層３１３からチャネル層３０６
へのコンタクト抵抗を低減することができる。また、Ｉ
ｎ0.2 Ｇａ0.8 Ａｓチャネル層３０６の電流経路（図５
中のＰ１）だけでなく、電子移動度の大きなアンドープ
ＧａＡｓ層３１０に形成された二次元電子ガスにより、
低抵抗な電流経路（図５中のＰ２）が形成されるため、
ＧａＡｓゲート埋込み層が表面に露出した部分（図５中
のＳ）のシート抵抗が低減される。また、Ａｌ0.2Ｇａ
0.8 Ａｓゲートコンタクト層３０９が表面に露出してい
ないため、この部分のシート抵抗の増加が抑えられてい
る。以上の結果、１．３Ω・ｍｍのオン抵抗が得られ
た。これは従来構造と比較して、０．３Ω・ｍｍ低い。
【００５３】（実施例４）図７は本発明の第４の実施の
形態を示す断面図である。半絶縁性ＧａＡｓ基板４０１
上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ層
４０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ0.8
Ａｓバッファ層４０３，膜厚４ｎｍの４×１０18ｃｍ-3
のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層４
０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓス
ペーサー層４０５，膜厚１５ｎｍのアンドープＩｎ0.2
Ｇａ0.8 Ａｓチャネル層４０６，膜厚２ｎｍのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層４０７，膜厚９ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層４０８，膜厚１０ｎｍの５×１０17
ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓゲート
コンタクト層４０９，膜厚６ｎｍのアンドープＧａＡｓ
ゲート埋め込み層４１０，膜厚２４ｎｍの５×１０16ｃ
ｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層４１
１，膜厚６ｎｍの４×１０18ｃｍ-3のＳｉをドープした
Ａｌ0.2 Ｇａ0.8 Ａｓワイドリセスストッパ層４１２，
膜厚６ｎｍのアンドープＧａＡｓ層４１３，膜厚１００
ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＧａＡｓキ
ャップ層４１４を順次エピタキシャル成長する。このエ
ピタキシャルウェハはＭＢＥ法または、ＭＯＶＰＥ法に
より作製することができる。
【００５４】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層４１２をワイドリセスストッパ層に用いてＧａＡ
ｓ層４１４と４１３を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層４０９をストッパ
層に用いてＧａＡｓ層４１１と４１０を選択的にエッチ
ングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層４０
９を露出させる。このとき、ＧａＡｓゲート埋込み層４
１１，４１０をオーバーエッチしない。こうして、表面
に露出したＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層４
０９にゲート電極４１５を形成すると、ゲート電極横に
隙間の無い構造ができる。次に、ＡｕＧｅを蒸着リフト
オフ及びアロイ（例えば４００℃／１分間）を行い、オ
ーミック電極として、ソース電極４１６及びドレイン電
極４１７を形成し、図７の構造を得る。
【００５５】図８に、図７中のＸ４−Ｙ４方向の伝導帯
プロファイルを示す。比較のため、ゲートコンタクト層
がアンドープで、アンドープＧａＡｓ層４１０と４１３
を挿入していない従来構造の伝導帯プロファイルを同図
中に点線で示した。本発明で提案した構造によれば、ア
ンドープＧａＡｓ層４１０と４１３内に形成された二次
元電子ガスによりポテンシャルバリヤが低下し、Ａｌ
0.2 Ｇａ0.8 Ａｓ層４１２のポテンシャルバリヤ及びＡ
ｌ0.2 Ｇａ0.8 Ａｓ層４０９，４０８，４０７からなる
ポテンシャルバリヤを通過する確率が増加する。また、
ＧａＡｓ層４１０と４１３には不純物をドープしていな
いため、この層中での電子の不純物散乱が抑えられ、電
子の移動度が増加する。これらの効果により、キャップ
層４１４からチャネル層４０６へのコンタクト抵抗を低
減することができる。また、Ｉｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層４０６の電流経路（図７のＰ１）だけでなく、電
子移動度の大きなアンドープＧａＡｓ層４０に形成され
た二次元電子ガスにより、低抵抗な電流経路（図７のＰ
２）が形成されるため、ＧａＡｓゲート埋込み層が表面
に露出した部分（図７のＳ）のシート抵抗が低減され
る。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層４
０９が表面に露出していないため、この部分のシート抵
抗の増加が抑えられている。以上の結果、１．２Ω・ｍ
ｍのオン抵抗が得られた。これは従来構造と比較して、
０．４Ω・ｍｍ低い。
【００５６】（実施例５）図９に本発明の第５の実施の
形態を示す断面図である。半絶縁性ＧａＡｓ基板５０１
上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ層
５０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ0.8
Ａｓバッファ層５０３，膜厚４ｎｍの４×１０18ｃｍ-3
のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層５
０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓス
ペーサー層５０５，膜厚１５ｎｍのアンドープＩｎ0.2
Ｇａ0.8 Ａｓチャネル層５０６，膜厚２ｎｍのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層５０７，膜厚９ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層５０８，膜厚１０ｎｍの５×１０17
ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓゲート
コンタクト層５０９，膜厚６ｎｍのアンドープＧａＡｓ
ゲート埋め込み層５１０，膜厚１８ｎｍの５×１０16ｃ
ｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層５１
１，膜厚６ｎｍのアンドープＧａＡｓゲート埋め込み層
５１２，膜厚６ｎｍの４×１０18ｃｍ-3のＳｉをドープ
したＡｌ0.2 Ｇａ0.8 Ａｓワイドリセスストッパ層５１
３，膜厚６ｎｍのアンドープＧａＡｓ層５１４，膜厚１
００ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＧａＡ
ｓキャップ層５１５を順次エピタキシャル成長する。こ
のエピタキシャルウェハはＭＢＥ法または、ＭＯＶＰＥ
法により作製することができる。
【００５７】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層５１３をワイドリセスストッパ層に用いてＧａＡ
ｓ層５１５と５１４を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層５０９をストッパ
層に用いてＧａＡｓ層５１２，５１１と５１０を選択的
にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタク
ト層５０９を露出させる。このとき、ＧａＡｓゲート埋
込み層５１２，５１１と５１０をオーバーエッチしな
い。こうして、表面に露出したＡｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層５０９にゲート電極４１６を形成する
と、ゲート電極横に隙間の無い構造ができる。次に、Ａ
ｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／
１分間）を行い、オーミック電極として、ソース電極５
１７及びドレイン電極５１８を形成し、図９構造を得
る。
【００５８】図１０に、図９中のＸ５−Ｙ５方向の伝導
帯プロファイルを示す。比較のため、ゲートコンタクト
層がアンドープで、アンドープＧａＡｓ層５１０，５１
２及び５１４を挿入していない従来構造の伝導帯プロフ
ァイルを同図中に点線で示した。本発明で提案した構造
によれば、アンドープＧａＡｓ層５１０，５１２及び５
１４内に形成された二次元電子ガスによりポテンシャル
バリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層５１３のポテ
ンシャルバリヤ及びＡｌ0.2 Ｇａ0.8 Ａｓ層５０９，５
０８，５０７からなるポテンシャルバリヤを通過する確
率が増加する。また、ＧａＡｓ層５１０，５１２及び５
１４には不純物をドープしていないため、この層中での
電子の不純物散乱が抑えられ、電子の移動度が増加す
る。これらの効果により、キャップ層５１５からチャネ
ル層５０６へのコンタクト抵抗を低減することができ
る。また、Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層５０６の電
流経路（図９中のＰ１）だけでなく、電子移動度の大き
なアンドープＧａＡｓ層５１０に形成された二次元電子
ガスにより、低抵抗な電流経路（図９中のＰ２）が形成
されるため、ＧａＡｓゲート埋込み層が表面に露出した
部分（図９中のＳ）シート抵抗が低減される。また、Ａ
ｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層５０９が表面に
露出していないため、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層５０９が露出した部分のシート抵抗の増加が抑
えられている。以上の結果、１．１Ω・ｍｍのオン抵抗
が得られた。これは従来構造と比較して、０．５Ω・ｍ
ｍ低い。
【００５９】（実施例６）図１１は本発明の第６の実施
の形態を示す断面図である。半絶縁性ＧａＡｓ基板６０
１上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ
層６０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓバッファ層６０３，膜厚４ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給
層６０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａ
ｓスペーサー層６０５，膜厚１５ｎｍのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層６０６，膜厚２ｎｍのアン
ドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層６０７，膜厚
９ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2
Ｇａ0.8 Ａｓ電子供給層６０８，膜厚２５ｎｍの５×１
０17ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層６０９，膜厚１５ｎｍのアンドープＧ
ａＡｓゲート埋め込み層６１０，膜厚６ｎｍの４×１０
18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓワイ
ドリセスストッパ層６１１，膜厚６ｎｍのアンドープＧ
ａＡｓ層６１２，膜厚１００ｎｍの４×１０18ｃｍ-3の
ＳｉをドープしたＧａＡｓキャップ層６１３を順次エピ
タキシャル成長する。このエピタキシャルウェハはＭＢ
Ｅ法または、ＭＯＶＰＥ法により作製することができ
る。
【００６０】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層６１１をワイドリセスストッパ層に用いてＧａＡ
ｓ層６１３及び６１２を選択的にエッチングする。この
ような選択エッチングは、ハロゲン元素として塩素のみ
を含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの
混合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドラ
イエッチングにより可能である。そのマスクを除去後、
新たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層６０９をストッパ
層に用いてＧａＡｓ層６１０を選択的にエッチングし、
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層６０９を露出
させる。このとき、ＧａＡｓゲート埋込み層６１０をオ
ーバーエッチしない。こうして、表面に露出したＡｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層６０９にゲート電
極６１４形成すると、ゲート電極横に隙間の無い構造が
できる。次に、ＡｕＧｅを蒸着リフトオフ及びアロイ
（例えば４００℃／１分間）を行い、オーミック電極と
して、ソース電極６１５びドレイン電極６１６形成し、
図１１の構造を得る。
【００６１】図１２に、図１１中のＸ６−Ｙ６方向の伝
導帯プロファイルを示す。比較のため、ゲートコンタク
ト層がアンドープで、ＧａＡｓ層６１０にｎ型不純物を
ドープし、アンドープＧａＡｓ層６１２が挿入されてい
ない従来構造の伝導帯プロファイルを同図中に点線で示
した。本発明で提案した構造によれば、アンドープＧａ
Ａｓ層６１０と６１２内に形成された二次元電子ガスに
よりポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａ
ｓ層６１１のポテンシャルバリヤ及びＡｌ0.2Ｇａ0.8
Ａｓ層６０９，６０８及び６０７からなるポテンシャル
バリヤを通過する確率が増加する。また、ＧａＡｓ層６
１２と６１０には不純物をドープしていないため、この
層中での電子の不純物散乱が抑えられ、電子の移動度が
増加する。これらの効果により、キャップ層６１４から
チャネル層５０６へのコンタクト抵抗を低減することが
できる。また、Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層６０６
の電流経路（図１１中のＰ１）だけでなく、電子移動度
の大きなアンドープＧａＡｓ層６１０に形成された二次
元電子ガスにより、低抵抗な電流経路（図１１中のＰ
２）が形成されるため、ＧａＡｓゲート埋込み層が表面
に露出した部分（図１１中のＳ）のシート抵抗が低減さ
れる。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層
６０９が表面に露出していないため、この部分のシート
抵抗の増加が抑えられている。以上の結果、１．１Ω・
ｍｍのオン抵抗が得られた。これは従来構造と比較し
て、０．５Ω・ｍｍ低い。
【００６２】（実施例７）図１３は本発明の第７の実施
の形態を示す断面図である。半絶縁性ＧａＡｓ基板７０
１上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ
層７０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓバッファ層７０３，膜厚４ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給
層７０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａ
ｓスペーサー層７０５，膜厚１５ｎｍのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層７０６，膜厚２ｎｍのアン
ドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層７０７，膜厚
９ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2
Ｇａ0.8 Ａｓ電子供給層７０８，膜厚１０ｎｍのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層７０９，
膜厚２０ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧ
ａＡｓゲート埋め込み層７１０，膜厚６ｎｍの１×１０
18ｃｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層
７１１，膜厚４ｎｍの５×１０16ｃｍ-3のＳｉをドープ
したＧａＡｓゲート埋め込み層７１２，膜厚６ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓワイドリセスストッパ層７１３，膜厚６ｎｍのアンド
ープＧａＡｓ層７１４，膜厚１００ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＧａＡｓキャップ層７１５を順
次エピタキシャル成長する。このエピタキシャルウェハ
はＭＢＥ法または、ＭＯＶＰＥ法により作製することが
できる。
【００６３】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層７１３をワイドリセスストッパ層に用いてＧａＡ
ｓ層７１５と７１４を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層７０９をストッパ
層に用いてＧａＡｓ層７１２，７１１及び７１０を選択
的にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層７０９を露出させる。このとき、ＧａＡｓゲート
埋込み層７１２，７１１及び７１０をオーバーエッチし
ない。こうして、表面に露出したＡｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層７０９にゲート電極７１６を形成す
ると、ゲート電極横に隙間の無い構造ができる。次に、
ＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃
／１分間）を行い、オーミック電極として、ソース電極
７１７及びドレイン電極７１８を形成し、図１３の構造
を得る。
【００６４】図１４に、図１３中のＸ７−Ｙ７方向の伝
導帯プロファイルを示す。比較のため、高濃度にｎ型不
純物をドープしたＧａＡｓ層を挿入していない従来構造
の伝導帯プロファイルを同図中に点線で示した。本発明
で提案した構造によれば、ＧａＡｓ層７１２表面からチ
ャネル側への空乏層の伸びが、ＧａＡｓ層７１２，７１
１及び７１０内でとどまる。このため、チャネル内の表
面側伝導帯バンドの持ち上がりを抑え、この層に多くの
電子蓄積することができる。また、電流経路がチャネル
内（図１３中のＰ１）だけでなく、このゲート埋込み層
内にも形成される（図１３中のＰ２）。このため、表面
に露出したＧａＡｓゲート埋込み層部分（図１３中の
Ｓ）のシート抵抗が低減される。また、アンドープＧａ
Ａｓ層７１４内に形成された二次元電子ガスによりＡｌ
0.2 Ｇａ0.8 Ａｓ層７１３のポテンシャルバリヤが低下
し、Ａｌ0.2 Ｇａ0.8 Ａｓ層７１３のポテンシャルバリ
ヤを通過する確率が増加する。ＧａＡｓ層７１４には不
純物をドープしていないため、この層中での電子の不純
物散乱が抑えられ、電子の移動度が増加する。このた
め、キャップ層７１５からチャネル層７０６へのコンタ
クト抵抗が低減される。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層７０９が表面に露出していないため、
この部分のシート抵抗の増加が抑えられている。以上の
結果、１．２Ω・ｍｍのオン抵抗が得られた。これは従
来構造と比較して、０．４Ω・ｍｍ低い。
【００６５】（実施例８）図１５は本発明の第８の実施
の形態を示す断面図である。半絶縁性ＧａＡｓ基板８０
１上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ
層８０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓバッファ層８０３，膜厚４ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給
層８０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａ
ｓスペーサー層８０５，膜厚１５ｎｍのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層８０６，膜厚２ｎｍのアン
ドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層８０７，膜厚
９ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2
Ｇａ0.8 Ａｓ電子供給層８０８，膜厚１０ｎｍのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層８０９，
膜厚１８ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧ
ａＡｓゲート埋め込み層８１０，膜厚６ｎｍの１×１０
18ｃｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層
８１１，膜厚６ｎｍの５×１０16ｃｍ-3のＳｉをドープ
したＧａＡｓゲート埋め込み層８１２，膜厚６ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓワイドリセスストッパ層８１３，膜厚６ｎｍのアンド
ープＧａＡｓ層８１４，膜厚１００ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＧａＡｓキャップ層８１５を順
次エピタキシャル成長する。このエピタキシャルウェハ
はＭＢＥ法または、ＭＯＶＰＥ法により作製することが
できる。
【００６６】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層８１３をワイドリセスストッパ層に用いてＧａＡ
ｓ層８１５と８１４を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層８０９をストッパ
層に用いてＧａＡｓ層８１２，８１１及び８１０を選択
的にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層８０９を露出させる。このとき、ＧａＡｓゲート
埋込み層８１２，８１１及び８１０をオーバーエッチし
ない。こうして、表面に露出したＡｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層８０９にゲート電極８１６を形成す
ると、ゲート電極横に隙間の無い構造ができる。次に、
ＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃
／１分間）を行い、オーミック電極として、ソース電極
８１７及びドレイン電極８１８を形成し、図１５の構造
を得る。
【００６７】図１６に、図１５中のＸ８−Ｙ８方向の伝
導帯プロファイルを示す。比較のため、アンドープＧａ
Ａｓ層８１４，８１２及び、高濃度にｎ型不純物をドー
プしたＧａＡｓ層８１１を挿入していない従来構造の伝
導帯プロファイルを同図中に点線で示した。本発明で提
案した構造によれば、ＧａＡｓ層８１１への高濃度ドー
プにより、ＧａＡｓ層８１２表面からチャネル側への空
乏層の伸びが、ＧａＡｓ層８１２，８１１及び８１０内
でとどまる。このため、表面に露出したＧａＡｓ層直下
のチャネル内の表面側伝導帯バンドの持ち上がりを抑
え、この層に多くの電子蓄積することができる。また、
電流経路がチャネル内（図１６中のＰ１）だけでなく、
このゲート埋込み層内にも形成される（図１５中のＰ
２）。このため、表面に露出したＧａＡｓゲート埋込み
層部分（図１６中のＳ）のシート抵抗が低減される。ま
た、アンドープＧａＡｓ層８１２と８１４内に形成され
た二次元電子ガスによりポテンシャルバリヤが低下し、
Ａｌ0.2 Ｇａ0.8 Ａｓ層８１３のポテンシャルバリヤを
通過する確率が増加する。また、ＧａＡｓ層８１２と８
１４には不純物をドープしていないため、この層中での
電子の不純物散乱が抑えられ、電子の移動度が増加す
る。このため、キャップ層８１５からチャネル層８０６
へのコンタクト抵抗が低減される。また、Ａｌ0.2 Ｇａ
0.8 Ａｓゲートコンタクト層８０９が表面に露出してい
ないため、この部分のシート抵抗の増加が抑えられてい
る。以上の結果、１．１Ω・ｍｍのオン抵抗が得られ
た。これは従来構造と比較して、０．５Ω・ｍｍ低い。
【００６８】（実施例９）図１７は本発明の第９の実施
の形態を示す断面図である。半絶縁性ＧａＡｓ基板９０
１上に，膜厚４００ｎｍのアンドープＧａＡｓバッファ
層９０２，膜厚１００ｎｍのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓバッファ層９０３，膜厚４ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給
層９０４，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａ
ｓスペーサー層９０５，膜厚１５ｎｍのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層９０６，膜厚２ｎｍのアン
ドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層９０７，膜厚
９ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2
Ｇａ0.8 Ａｓ電子供給層９０８，膜厚１０ｎｍの５×１
０17ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層９０９，膜厚１５ｎｍのアンドープＧ
ａＡｓゲート埋め込み層９１０，膜厚６ｎｍの１×１０
18ｃｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み層
９１１，膜厚９ｎｍの５×１０16ｃｍ-3のＳｉをドープ
したＧａＡｓゲート埋め込み層９１２，膜厚６ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓワイドリセスストッパ層９１３，膜厚６ｎｍのアンド
ープＧａＡｓ層９１４，膜厚１００ｎｍの４×１０18ｃ
ｍ-3のＳｉをドープしたＧａＡｓキャップ層９１５を順
次エピタキシャル成長する。このエピタキシャルウェハ
はＭＢＥ法または、ＭＯＶＰＥ法により作製することが
できる。
【００６９】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層９１３をワイドリセスストッパ層に用いてＧａＡ
ｓ層９１５と９１４を選択的にエッチングする。このよ
うな選択エッチングは、ハロゲン元素として塩素のみを
含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混
合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライ
エッチングにより可能である。そのマスクを除去後、新
たにゲートリセス部が開口したマスクを形成し、Ａｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層９０９をストッパ
層に用いてＧａＡｓ層９１２，９１１及び９１０を選択
的にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層９０９を露出させる。このとき、ＧａＡｓゲート
埋込み層９１２，９１１及び９１０をオーバーエッチし
ない。こうして、表面に露出したＡｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層９０９にゲート電極９１６を形成す
ると、ゲート電極横に隙間の無い構造ができる。次に、
ＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃
／１分間）を行い、オーミック電極として、ソース電極
９１７及びドレイン電極９１８を形成し、図１７の構造
を得る。
【００７０】本発明で提案した構造によれば、ＧａＡｓ
層９１１への高濃度ドープにより、表面に露出したＧａ
Ａｓ層９１２表面からチャネル側への空乏層の伸びが、
ＧａＡｓ層９１２，９１１及び９１０内でとどまる。こ
のため、表面に露出したＧａＡｓ層９１２直下のチャネ
ル内の表面側伝導帯バンドの持ち上がりを抑え、この層
に多くの電子蓄積することができる。また、ＧａＡｓ層
９１０には二次元電子ガスが形成され、しかも、このＧ
ａＡｓ層９１０はアンドープであるため不純物散乱が少
なく移動度が高い。Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層９
０６の電流経路（図１７中のＰ１）だけでなく、アンド
ープＧａＡｓ層９１０も低抵抗な電流経路（図１７中の
Ｐ２）となるため、ＧａＡｓゲート埋込み層９１２が表
面に露出した部分（図１７中のＳ）シート抵抗が低減さ
れる。また、アンドープＧａＡｓ層９１０と９１４内に
形成された二次元電子ガスによりポテンシャルバリヤが
低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層９１３のポテンシャル
バリヤ及びＡｌ0.2 Ｇａ0.8 Ａｓ層９０９，９０８，９
０７からなるポテンシャルバリヤを通過する確率が増加
する。さらに、アンドープＧａＡｓ層９１０と９１４
は、電子移動度が大きい。このため、キャップ層９１５
からチャネル層９０６へのコンタクト抵抗が低減され
る。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層９
０９が表面に露出していないため、この部分のシート抵
抗の増加が抑えられている。以上の結果、１．１Ω・ｍ
ｍのオン抵抗が得られた。これは従来構造と比較して、
０．５Ω・ｍｍ低い。
【００７１】（実施例１０）図１８は本発明の第１０の
実施の形態を示す断面図である。半絶縁性ＧａＡｓ基板
１００１上に，膜厚４００ｎｍのアンドープＧａＡｓバ
ッファ層１００２，膜厚１００ｎｍのアンドープＡｌ
0.2 Ｇａ0.8 Ａｓバッファ層１００３，膜厚４ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層１００４，膜厚２ｎｍのアンドープＡｌ
0.2 Ｇａ0.8 Ａｓスペーサー層１００５，膜厚１５ｎｍ
のアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層１００
６，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓスペ
ーサー層１００７，膜厚９ｎｍの４×１０18ｃｍ-3のＳ
ｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層１００
８，膜厚１０ｎｍの５×１０17ｃｍ-3Ｓｉをドープした
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層１００９，膜
厚１５ｎｍのアンドープＧａＡｓゲート埋め込み層１０
１０，膜厚５ｎｍの１×１０18ｃｍ-3のＳｉをドープし
たＧａＡｓゲート埋め込み層１０１１，膜厚１０ｎｍの
アンドープＧａＡｓゲート埋め込み層１０１２，膜厚６
ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇ
ａ0.8 Ａｓワイドリセスストッパ層１０１３，膜厚６ｎ
ｍのアンドープＧａＡｓ層１０１４，膜厚１００ｎｍの
４×１０18ｃｍ-3のＳｉをドープしたＧａＡｓキャップ
層１０１５を順次エピタキシャル成長する。このエピタ
キシャルウェハはＭＢＥ法または、ＭＯＶＰＥ法により
作製することができる。
【００７２】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層１０１３をワイドリセスストッパ層に用いてＧａ
Ａｓ層１０１５と１０１４を選択的にエッチングする。
このような選択エッチングは、ハロゲン元素として塩素
のみを含んだ塩化物ガスと弗素のみを含んだ弗化物ガス
との混合ガス（例えばＢＣｌ3 ＋ＳＦ6など）を用いた
ドライエッチングにより可能である。そのマスクを除去
後、新たにゲートリセス部が開口したマスクを形成し、
Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層１００９をス
トッパ層に用いてＧａＡｓ層１０１２，１０１１及び１
０１０を選択的にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層１００９を露出させる。このとき、
ＧａＡｓゲート埋込み層３１１，３１０をオーバーエッ
チしない。こうして、表面に露出したＡｌ0.2 Ｇａ0.8
Ａｓゲートコンタクト層１００９にゲート電極１０１６
を形成すると、ゲート電極横に隙間の無い構造ができ
る。次に、ＡｕＧｅを蒸着リフトオフ及びアロイ（例え
ば４００℃／１分間）を行い、オーミック電極として、
ソース電極１０１７及びドレイン電極１０１８を形成
し、図１８の構造を得る。
【００７３】本発明で提案した構造によれば、ＧａＡｓ
層１０１１への高濃度ドープにより、表面に露出したＧ
ａＡｓ層１０１２表面からチャネル側への空乏層の伸び
が、ＧａＡｓ層１０１２，１０１１及び１０１０内でと
どまる。このため、表面に露出したＧａＡｓ層１０１２
直下のチャネル内の表面側電子蓄積層での伝導帯バンド
の持ち上がりを抑え、この層に多くの電子蓄積すること
ができる。また、ＧａＡｓ層１０１０には二次元電子ガ
スが形成され、しかも、このＧａＡｓ層１０１０はアン
ドープであるため不純物散乱が少なく移動度が高い。Ｉ
ｎ0.2 Ｇａ0.8Ａｓチャネル層１００６の電流経路（図
１８中のＰ１）だけでなく、アンドープＧａＡｓ層１０
１０も低抵抗な電流経路（図１８中のＰ２）となるた
め、ＧａＡｓゲート埋込み層１０１２が表面に露出した
部分（図１８中のＳ）シート抵抗が低減される。また、
アンドープＧａＡｓ層１０１０，１０１２及び１０１４
内に形成された二次元電子ガスによりポテンシャルバリ
ヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層１０１３のポテン
シャルバリヤ及びＡｌ0.2 Ｇａ0.8 Ａｓ層１００９，１
００８，１００７からなるポテンシャルバリヤを通過す
る確率が増加する。さらに、アンドープＧａＡｓ層１０
１０，１０１２及び１０１４は、電子移動度が大きい。
このため、キャップ層１０１５からチャネル層１００６
へのコンタクト抵抗が低減される。また、Ａｌ0.2 Ｇａ
0.8 Ａｓゲートコンタクト層１００９が表面に露出して
いないため、この部分のシート抵抗の増加が抑えられて
いる。以上の結果、１．０Ω・ｍｍのオン抵抗が得られ
た。これは従来構造と比較して、０．６Ω・ｍｍ低い。
【００７４】（実施例１１）図１９は本発明の第１１の
実施の形態を示す断面図である。実施例１と同じエピタ
キシャルウェハ上に、ワイドリセス部が開口したマスク
を形成し、Ａｌ0.2Ｇａ0.8 Ａｓワイドリセスストッパ
層１１１をストッパ層に用いてＧａＡｓ層１１３と１１
２を選択的にエッチングする。このような選択エッチン
グは、ＥＣＲエッチング装置もしくはＲＩＥ装置を用
い、ハロゲン元素として塩素のみを含んだ塩化物ガスと
弗素のみを含んだ弗化物ガスとの混合ガス（例えばＢＣ
ｌ3 ＋ＳＦ6 など）を導入したドライエッチングにより
可能である。そのマスクを除去後、新たにゲートリセス
部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層１０９をストッパ層に用いてＧａＡｓ
ゲート埋込み層１１０を選択的にエッチングし、アンド
ープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層１０９を
露出させる。このとき、ＧａＡｓゲート埋込み層１１０
をオーバーエッチングすることにより、ＧａＡｓゲート
埋込み層１１０の横方向にエッチングが進行する。こう
して、表面に露出したアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
ゲートコンタクト層１０９上にゲート電極１１４を形成
すると、ゲート電極１１４横に隙間が生じる。例えば、
ＢＣｌ3 ＋ＳＦ6 混合ガスを用いて、１００％オーバー
エッチングを施した場合、約２０ｎｍの隙間が形成され
る。このような隙間は、１０ｎｍから５０ｎｍ程度ある
ことが適当である。
【００７５】次に、ＡｕＧｅを蒸着リフトオフ及びアロ
イ（例えば４００℃／１分間）を行い、オーミック電極
として、ソース電極１１５及びドレイン電極１１６を形
成し、図１９構造を得る。
【００７６】本発明で提案した構造によれば、アンドー
プＧａＡｓ層１１２内に形成された二次元電子ガスによ
りポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ
層１１１１のポテンシャルバリヤを通過する確率が増加
する。また、ＧａＡｓ層１１２には不純物をドープして
いないため、この層中での電子の不純物散乱が抑えら
れ、電子の移動度が増加する。これらの効果により、キ
ャップ層１１３からチャネル層１０６へのコンタクト抵
抗を低減することができる。以上の結果、１．５Ω・ｍ
ｍのオン抵抗が得られた。これは従来構造と比較して、
０．１Ω・ｍｍ低い。
【００７７】また、ゲート電極１１４横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００７８】（実施例１２）図２０は本発明の第１２の
実施の形態を示す断面図である。実施例２と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極２１５横に隙間を有する
図２０構造を得る。
【００７９】本発明で提案した構造によれば、アンドー
プＧａＡｓ層２１３と２１１内に形成された二次元電子
ガスによりポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ
0.8Ａｓ層２１２のポテンシャルバリヤを通過する確率
が増加する。また、ＧａＡｓ層２１３と２１１には不純
物をドープしていないため、この層中での電子の不純物
散乱が抑えられ、電子の移動度が増加する。これらの効
果により、キャップ層２１４からチャネル層２０６への
コンタクト抵抗を低減することができる。以上の結果、
１．２Ω・ｍｍのオン抵抗が得られた。これは従来構造
と比較して、０．２Ω・ｍｍ低い。
【００８０】また、ゲート電極２１５横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００８１】（実施例１３）図２１は本発明の第１３の
実施の形態を示す断面図である。実施例３と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極３１４横に隙間を有する
素子構造を得る。
【００８２】本発明で提案した構造によれば、アンドー
プＧａＡｓ層３１０内に形成された二次元電子ガスによ
りポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ
層３０９，３０８，３０７からなるポテンシャルバリヤ
を通過する確率が増加する。また、ＧａＡｓ層３１３に
は不純物をドープしていないため、この層中での電子の
不純物散乱が抑えられ、電子の移動度が増加する。これ
らの効果により、キャップ層３１３からチャネル層３０
６へのコンタクト抵抗を低減することができる。また、
Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層３０６の電流経路（図
２１中のＰ１）だけでなく、電子移動度の大きなアンド
ープＧａＡｓ層３１０に形成された二次元電子ガスによ
り、低抵抗な電流経路（図２１中のＰ２）が形成される
ため、ＧａＡｓゲート埋込み層が表面に露出した部分
（図２１中のＳ）のシート抵抗が低減される。以上の結
果、１．４Ω・ｍｍのオン抵抗が得られた。これは従来
構造と比較して、０．２Ω・ｍｍ低い。
【００８３】また、ゲート電極３１４横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００８４】（実施例１４）図２２は本発明の第１４の
実施の形態を示す断面図である。実施例４と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極４１５横に隙間を有する
素子構造を得る。
【００８５】本発明で提案した構造によれば、アンドー
プＧａＡｓ層４１０と４１３内に形成された二次元電子
ガスによりポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ
0.8Ａｓ層１４１２のポテンシャルバリヤ及びＡｌ0.2
Ｇａ0.8 Ａｓ層４０９，４０８，４０７からなるポテン
シャルバリヤを通過する確率が増加する。また、ＧａＡ
ｓ層４１０と４１３には不純物をドープしていないた
め、この層中での電子の不純物散乱が抑えられ、電子の
移動度が増加する。これらの効果により、キャップ層４
１４からチャネル層４０６へのコンタクト抵抗を低減す
ることができる。また、Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル
層４０６の電流経路（図２２中のＰ１）だけでなく、電
子移動度の大きなアンドープＧａＡｓ層４１０に形成さ
れた二次元電子ガスにより、低抵抗な電流経路（図２２
中のＰ２）が形成されるため、ＧａＡｓゲート埋込み層
が表面に露出した部分（図２２中のＳ）のシート抵抗が
低減される。以上の結果、１．３Ω・ｍｍのオン抵抗が
得られた。これは従来構造と比較して、０．３Ω・ｍｍ
低い。
【００８６】また、ゲート電極４１５横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００８７】（実施例１５）図２３は本発明の第１５の
実施の形態を示す断面図である。実施例４と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極５１６横に隙間を有する
素子構造を得る。
【００８８】本発明で提案した構造によれば、アンドー
プＧａＡｓ層５１０，５１２及び１５１４内に形成され
た二次元電子ガスによりポテンシャルバリヤが低下し、
Ａｌ0.2 Ｇａ0.8 Ａｓ層５１３のポテンシャルバリヤ及
びＡｌ0.2 Ｇａ0.8 Ａｓ層５０９，５０８，５０７から
なるポテンシャルバリヤを通過する確率が増加する。ま
た、ＧａＡｓ層５１０，５１２及び５１４には不純物を
ドープしていないため、この層中での電子の不純物散乱
が抑えられ、電子の移動度が増加する。これらの効果に
より、キャップ層５１５からチャネル層５０６へのコン
タクト抵抗を低減することができる。また、Ｉｎ0.2 Ｇ
ａ0.8 Ａｓチャネル層５０６の電流経路（図２３中のＰ
１）だけでなく、電子移動度の大きなアンドープＧａＡ
ｓ層５１０に形成された二次元電子ガスにより、低抵抗
な電流経路（図２３中のＰ２）が形成されるため、Ｇａ
Ａｓゲート埋込み層が表面に露出した部分（図２３中の
Ｓ）シート抵抗が低減される。以上の結果、１．２Ω・
ｍｍのオン抵抗が得られた。これは従来構造と比較し
て、０．４Ω・ｍｍ低い。
【００８９】また、ゲート電極５１６横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００９０】（実施例１６）図２４は本発明の第１６の
実施の形態を示す断面図である。実施例６と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極６１４横に隙間を有する
素子構造を得る。
【００９１】本発明で提案した構造によれば、アンドー
プＧａＡｓ層６１０と６１２内に形成された二次元電子
ガスによりポテンシャルバリヤが低下し、Ａｌ0.2 Ｇａ
0.8Ａｓ層６１１のポテンシャルバリヤ及びＡｌ0.2 Ｇ
ａ0.8 Ａｓ層６０９，６０８及び６０７からなるポテン
シャルバリヤを通過する確率が増加する。また、ＧａＡ
ｓ層６１２と６１０には不純物をドープしていないた
め、この層中での電子の不純物散乱が抑えられ、電子の
移動度が増加する。これらの効果により、キャップ層６
１３からチャネル層６０６へのコンタクト抵抗を低減す
ることができる。また、Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル
層６０６の電流経路（図２４中のＰ１）だけでなく、電
子移動度の大きなアンドープＧａＡｓ層６１０に形成さ
れた二次元電子ガスにより、低抵抗な電流経路（図２４
中のＰ２）が形成されるため、ＧａＡｓゲート埋込み層
が表面に露出した部分（図２４中のＳ）のシート抵抗が
低減される。以上の結果、１．２Ω・ｍｍのオン抵抗が
得られた。これは従来構造と比較して、０．４Ω・ｍｍ
低い。
【００９２】また、ゲート電極６１４横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００９３】（実施例１７）図２５は本発明の第１７の
実施の形態を示す断面図である。実施例７と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極７１６横に隙間を有する
素子構造を得る。
【００９４】本発明で提案した構造によれば、ＧａＡｓ
層７１２表面からチャネル側への空乏層の伸びが、Ｇａ
Ａｓ層７１２，７１１及び７１０内でとどまる。このた
め、チャネル内の表面側伝導帯バンドの持ち上がりを抑
え、この層に多くの電子蓄積することができる。また、
電流経路がチャネル内（図２５中のＰ１）だけでなく、
このゲート埋込み層内にも形成される（図２５中のＰ
２）。このため、表面に露出したＧａＡｓゲート埋込み
層部分（図２５中のＳ）のシート抵抗が低減される。ま
た、アンドープＧａＡｓ層７１４内に形成された二次元
電子ガスによりＡｌ0.2 Ｇａ0.8 Ａｓ層７１３のポテン
シャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8Ａｓ層７１３
のポテンシャルバリヤを通過する確率が増加する。Ｇａ
Ａｓ層７１４には不純物をドープしていないため、この
層中での電子の不純物散乱が抑えられ、電子の移動度が
増加する。このため、キャップ層７１５からチャネル層
７０６へのコンタクト抵抗が低減される。以上の結果、
１．３Ω・ｍｍのオン抵抗が得られた。これは従来構造
と比較して、０．３Ω・ｍｍ低い。
【００９５】また、ゲート電極７１６横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００９６】（実施例１８）図２６は本発明の第１８の
実施の形態を示す断面図である。実施例８と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極８１６横に隙間を有する
素子構造を得る。
【００９７】本発明で提案した構造によれば、ＧａＡｓ
層１８１１への高濃度ドープにより、ＧａＡｓ層８１２
表面からチャネル側への空乏層の伸びが、ＧａＡｓ層８
１２，８１１及び８１０内でとどまる。このため、表面
に露出したＧａＡｓ層直下のチャネル内の表面側伝導帯
バンドの持ち上がりを抑え、この層に多くの電子蓄積す
ることができる。また、電流経路がチャネル内（図２６
中のＰ１）だけでなく、このゲート埋込み層内にも形成
される（図２６中のＰ２）。このため、表面に露出した
ＧａＡｓゲート埋込み層部分（図２６中のＳ）のシート
抵抗が低減される。また、アンドープＧａＡｓ層８１２
と８１４内に形成された二次元電子ガスによりポテンシ
ャルバリヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層８１３の
ポテンシャルバリヤを通過する確率が増加する。また、
ＧａＡｓ層８１２と８１４には不純物をドープしていな
いため、この層中での電子の不純物散乱が抑えられ、電
子の移動度が増加する。このため、キャップ層８１５か
らチャネル層８０６へのコンタクト抵抗が低減される。
以上の結果、１．２Ω・ｍｍのオン抵抗が得られた。こ
れは従来構造と比較して、０．４Ω・ｍｍ低い。
【００９８】また、ゲート電極８１６横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【００９９】（実施例１９）図２７は本発明の第１９の
実施の形態を示す断面図である。実施例９と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極９１６横に隙間を有する
素子構造を得る。
【０１００】本発明で提案した構造によれば、ＧａＡｓ
層９１１への高濃度ドープにより、表面に露出したＧａ
Ａｓ層９１２表面からチャネル側への空乏層の伸びが、
ＧａＡｓ層９１２，９１１及び９１０内でとどまる。こ
のため、表面に露出したＧａＡｓ層９１２直下のチャネ
ル内の表面側伝導帯バンドの持ち上がりを抑え、この層
に多くの電子蓄積することができる。また、ＧａＡｓ層
９１０には二次元電子ガスが形成され、しかも、このＧ
ａＡｓ層９１０はアンドープであるため不純物散乱が少
なく移動度が高い。Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層９
０６の電流経路（図１５中のＰ１）だけでなく、アンド
ープＧａＡｓ層９１０も低抵抗な電流経路（図２７中の
Ｐ２）となるため、ＧａＡｓゲート埋込み層９１２が表
面に露出した部分（図２７中のＳ）シート抵抗が低減さ
れる。また、アンドープＧａＡｓ層９１０と９１４内に
形成された二次元電子ガスによりポテンシャルバリヤが
低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層９１３のポテンシャル
バリヤ及びＡｌ0.2 Ｇａ0. 8 Ａｓ層９０９，９０８，９
０７からなるポテンシャルバリヤを通過する確率が増加
する。さらに、アンドープＧａＡｓ層９１０と９１４
は、電子移動度が大きい。このため、キャップ層９１５
からチャネル層９０６へのコンタクト抵抗が低減され
る。以上の結果、１．２Ω・ｍｍのオン抵抗が得られ
た。これは従来構造と比較して、０．４Ω・ｍｍ低い。
【０１０１】また、ゲート電極９１６横に隙間を施した
ことで、１５Ｖのゲート耐圧を得た。
【０１０２】（実施例２０）図２８は本発明の第９の実
施の形態を示す断面図である。実施例１０と同じエピタ
キシャルウェハを用いて、実施例１１と同様のプロセス
を行うことにより、ゲート電極１０１６横に隙間を有す
る素子構造を得る。
【０１０３】本発明で提案した構造によれば、ＧａＡｓ
層１０１１への高濃度ドープにより、表面に露出したＧ
ａＡｓ層１０１２表面からチャネル側への空乏層の伸び
が、ＧａＡｓ層１０１２，１０１１及び１０１０内でと
どまる。このため、表面に露出したＧａＡｓ層１０１２
直下のチャネル内の表面側電子蓄積層での伝導帯バンド
の持ち上がりを抑え、この層に多くの電子蓄積すること
ができる。また、ＧａＡｓ層１０１０には二次元電子ガ
スが形成され、しかも、このＧａＡｓ層１０１０はアン
ドープであるため不純物散乱が少なく移動度が高い。Ｉ
ｎ0.2 Ｇａ0.8Ａｓチャネル層１００６の電流経路（図
２８中のＰ１）だけでなく、アンドープＧａＡｓ層１０
１０も低抵抗な電流経路（図２８中のＰ２）となるた
め、ＧａＡｓゲート埋込み層１０１２が表面に露出した
部分（図２８中のＳ）シート抵抗が低減される。また、
アンドープＧａＡｓ層１０１０，１０１２及び１０１４
内に形成された二次元電子ガスによりポテンシャルバリ
ヤが低下し、Ａｌ0.2 Ｇａ0.8 Ａｓ層１０１３のポテン
シャルバリヤ及びＡｌ0.2 Ｇａ0.8 Ａｓ層１００９，１
００８，１００７からなるポテンシャルバリヤを通過す
る確率が増加する。さらに、アンドープＧａＡｓ層１０
１０，１０１２及び１０１４は、電子移動度が大きい。
このため、キャップ層１０１５からチャネル層１００６
へのコンタクト抵抗が低減される。以上の結果、１．１
Ω・ｍｍのオン抵抗が得られた。これは従来構造と比較
して、０．５Ω・ｍｍ低い。
【０１０４】また、ゲート電極１０１６横に隙間を施し
たことで、１５Ｖのゲート耐圧を得た。
【０１０５】（実施例２１）図２９は本発明の第２１の
実施の形態を示す断面図である。半絶縁性ＧａＡｓ基板
２１０１上に，膜厚４００ｎｍのアンドープＧａＡｓバ
ッファ層２１０２，膜厚１００ｎｍのアンドープＡｌ
0.2 Ｇａ0.8 Ａｓバッファ層２１０３，膜厚４ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層２１０４，膜厚２ｎｍのアンドープＡｌ
0.2 Ｇａ0.8 Ａｓスペーサー層２１０５，膜厚１５ｎｍ
のアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層２１０
６，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓスペ
ーサー層２１０７，膜厚９ｎｍの４×１０18ｃｍ-3のＳ
ｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層２１０
８，膜厚１０ｎｍの５×１０17ｃｍ-3のＳｉをドープし
たＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２１０９，
膜厚３０ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧ
ａＡｓゲート埋め込み層２１１０，膜厚６ｎｍの４×１
０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8Ａｓワ
イドリセスストッパ層２１１１，膜厚１００ｎｍの４×
１０18ｃｍ-3のＳｉをドープしたＧａＡｓキャップ層２
１１２を順次エピタキシャル成長する。このエピタキシ
ャルウェハはＭＢＥ法または、ＭＯＶＰＥ法により作製
することができる。
【０１０６】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層２１１１をワイドリセスストッパ層に用いてＧａ
Ａｓ層２１１２を選択的にエッチングする。このような
選択エッチングは、ハロゲン元素として塩素のみを含ん
だ塩化物ガスと弗素のみを含んだ弗化物ガスとの混合ガ
ス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライエッ
チングにより可能である。そのマスクを除去後、新たに
ゲートリセス部が開口したマスクを形成し、Ａｌ0.2 Ｇ
ａ0.8 Ａｓゲートコンタクト層２１０９をストッパ層に
用いてＧａＡｓ層２１１０を選択的にエッチングし、Ａ
ｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２１０９を露出
させる。このとき、ＧａＡｓゲート埋込み層２１１０を
オーバーエッチしない。こうして、表面に露出したＡｌ
0.2 Ｇａ0.8 Ａｓゲートコンタクト層２１０９にゲート
電極２１１３を形成すると、ゲート電極２１１３横に隙
間の無い構造ができる。次に、ＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１分間）を行い、オー
ミック電極として、ソース電極２１１４及びドレイン電
極２１１５を形成し、図２９の構造を得る。
【０１０７】本発明で提案した構造によれば、ＡｌＧａ
Ａｓゲートコンタクト層２１０９及びＡｌＧａＡｓワイ
ドリセスストッパ層２１１１へのｎ型不純物の高濃度ド
ーピングにより、ＧａＡｓゲート埋め込み層２１１０及
びＧａＡｓキャップ層と上記ＡｌＧａＡｓ層との界面近
傍の電子蓄積量が増加し、ＧａＡｓキャップ層２１１２
からＩｎＧａＡｓチャネル層２１０６へのコンタクト抵
抗が減少する。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層２１０９が表面に露出していないため、この部
分のシート抵抗の増加が抑えられている。以上の結果、
１．３Ω・ｍｍのオン抵抗が得られた。これは従来構造
と比較して、０．３Ω・ｍｍ低い。
【０１０８】（実施例２２）図３０は本発明の第２２の
実施の形態を示す断面図である。半絶縁性ＧａＡｓ基板
２２０１上に，膜厚４００ｎｍのアンドープＧａＡｓバ
ッファ層２２０２，膜厚１００ｎｍのアンドープＡｌ
0.2 Ｇａ0.8 Ａｓバッファ層２２０３，膜厚４ｎｍの４
×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層２２０４，膜厚２ｎｍのアンドープＡｌ
0.2 Ｇａ0.2 Ａｓスペーサー層２２０５，膜厚１５ｎｍ
のアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層２２０
６，膜厚２ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ａｓスペ
ーサー層２２０７，膜厚９ｎｍの４×１０18ｃｍ-3のＳ
ｉをドープしたＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層２２０
８，膜厚１０ｎｍの５×１０17ｃｍ-3のＳｉをドープし
たＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタクト層２２０９，
膜厚２０ｎｍの５×１０16ｃｍ-3のＳｉをドープしたＧ
ａＡｓゲート埋め込み層２２１０，膜厚６ｎｍの１×１
０18ｃｍ-3のＳｉをドープしたＧａＡｓゲート埋め込み
層２２１１，膜厚４ｎｍの５×１０16ｃｍ-3のＳｉをド
ープしたＧａＡｓゲート埋め込み層２２１２，膜厚６ｎ
ｍの４×１０18ｃｍ-3のＳｉをドープしたＡｌ0.2 Ｇａ
0.8 Ａｓワイドリセスストッパ層２２１３，膜厚１００
ｎｍの４×１０18ｃｍ-3のＳｉをドープしたＧａＡｓキ
ャップ層２２１４を順次エピタキシャル成長する。この
エピタキシャルウェハはＭＢＥ法または、ＭＯＶＰＥ法
により作製することができる。
【０１０９】作製したエピタキシャルウェハ上にワイド
リセス部が開口したマスクを形成し、Ａｌ0.2 Ｇａ0.8
Ａｓ層２２１３をワイドリセスストッパ層に用いてＧａ
Ａｓ層２２１４を選択的にエッチングする。このような
選択エッチングは、ハロゲン元素として塩素のみを含ん
だ塩化物ガスと弗素のみを含んだ弗化物ガスとの混合ガ
ス（例えばＢＣｌ3 ＋ＳＦ6 など）を用いたドライエッ
チングにより可能である。そのマスクを除去後、新たに
ゲートリセス部が開口したマスクを形成し、Ａｌ0.2 Ｇ
ａ0.8 Ａｓゲートコンタクト層２２０９をストッパ層に
用いてＧａＡｓ層２２１０，２２１１，２２１２を選択
的にエッチングし、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層２２０９を露出させる。このとき、ＧａＡｓゲー
ト埋込み層２２１０，２２１１，２２１２をオーバーエ
ッチしない。こうして、表面に露出したＡｌ0.2 Ｇａ
0.8 Ａｓゲートコンタクト層２２０９にゲート電極２２
１５を形成すると、ゲート電極２２１５横に隙間の無い
構造ができる。次に、ＡｕＧｅを蒸着リフトオフ及びア
ロイ（例えば４００℃／１分間）を行い、オーミック電
極として、ソース電極＄１６及びドレイン電極２２１７
を形成し、図３０の構造を得る。
【０１１０】本発明で提案した構造によれば、ＡｌＧａ
Ａｓゲートコンタクト層２２０９及びＡｌＧａＡｓワイ
ドリセスストッパ層２２１１へのｎ型不純物の高濃度ド
ーピングにより、ＧａＡｓゲート埋め込み層２２１０及
びＧａＡｓキャップ層と上記ＡｌＧａＡｓ層との界面近
傍の電子蓄積量が増加し、ＧａＡｓキャップ層２２１４
からＩｎＧａＡｓチャネル層２２０６へのコンタクト抵
抗が減少する。また、ＧａＡｓ層２２１２表面からチャ
ネル側への空乏層の伸びが、ＧａＡｓ層２２１２，２２
１１及び２２１０内でとどまる。このため、チャネル内
の表面側伝導帯バンドの持ち上がりを抑え、チャネル内
の電子の枯渇を防ぐ。また、電流経路がチャネル内（図
３０中のＰ１）だけでなく、このゲート埋込み層内にも
形成される（図３０中のＰ２）。このため、表面に露出
したＧａＡｓゲート埋込み層部分（図３０中のＳ）のシ
ート抵抗が低減される。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲ
ートコンタクト層２２０９が表面に露出していないた
め、この部分のシート抵抗の増加が抑えられている。以
上の結果、１．２Ω・ｍｍのオン抵抗が得られた。これ
は従来構造と比較して、０．４Ω・ｍｍ低い。
【０１１１】（実施例２３）図３１は本発明の第２３の
実施の形態を示す断面図である。実施例２１と同じエピ
タキシャルウェハを用いて、実施例１１と同様のプロセ
スを行うことにより、ゲート電極２３１３横に隙間を有
する素子構造を得る。
【０１１２】本発明で提案した構造によれば、ＡｌＧａ
Ａｓゲートコンタクト層２３０９及びＡｌＧａＡｓワイ
ドリセスストッパ層２３１１へのｎ型不純物の高濃度ド
ーピングにより、ＧａＡｓゲート埋め込み層２３１０及
びＧａＡｓキャップ層２３１２と上記ＡｌＧａＡｓ層と
の界面近傍の電子蓄積量が増加し、ＧａＡｓキャップ層
からＩｎＧａＡｓチャネル層２３０６へのコンタクト抵
抗が減少する。また、Ａｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層２３０９が表面に露出していないため、この部
分のシート抵抗の増加が抑えられている。以上の結果、
１．４Ω・ｍｍのオン抵抗が得られた。これは従来構造
と比較して、０．２Ω・ｍｍ低い。
【０１１３】また、ゲート電極２３１３横に隙間を施し
たことで、１５Ｖのゲート耐圧を得た。
【０１１４】（実施例２４）図３２は本発明の第２４の
実施の形態を示す断面図である。実施例２２と同じエピ
タキシャルウェハを用いて、実施例１１と同様のプロセ
スを行うことにより、ゲート電極２４１３横に隙間を有
する素子構造を得る。
【０１１５】本発明で提案した構造によれば、ＡｌＧａ
Ａｓゲートコンタクト層２４０９及びＡｌＧａＡｓワイ
ドリセスストッパ層２４１１へのｎ型不純物の高濃度ド
ーピングにより、ＧａＡｓゲート埋め込み層２４１０及
びＧａＡｓキャップ層２４１２と上記ＡｌＧａＡｓ層と
の界面近傍の電子蓄積量が増加し、ＧａＡｓキャップ層
からＩｎＧａＡｓチャネル層２４０６へのコンタクト抵
抗が減少する。また、ＧａＡｓ層２４１２表面からチャ
ネル側への空乏層の伸びが、ＧａＡｓ層２４１２，２４
１１及び２４１０内でとどまる。このため、チャネル内
の表面側伝導帯バンドの持ち上がりを抑え、チャネル内
の電子の枯渇を防ぐ。また、電流経路がチャネル内（図
３２中のＰ１）だけでなく、このゲート埋込み層内にも
形成される（図３２＆中のＰ２）。このため、表面に露
出したＧａＡｓゲート埋込み層部分（図３２中のＳ）の
シート抵抗が低減される。以上の結果、１．３Ω・ｍｍ
のオン抵抗が得られた。これは従来構造と比較して、
０．３Ω・ｍｍ低い。
【０１１６】また、ゲート電極２４１３横に隙間を施し
たことで、１５Ｖのゲート耐圧を得た。
【０１１７】また、本実施例においてはＧａＡｓ基板上
で一般的に用いられているＩｎ組成が０．２程度のＩｎ
ＧａＡｓチャネル層の例を示したが、これをＧａＡｓチ
ャネル層に置き換えても同様の結果が得られる。
【０１１８】また、本実施例においては、チャネル層の
上下にＡｌＧａＡｓ電子供給層を配したダブルドープ・
ダブルヘテロ構造の素子を示したが、これをシングルド
ープ・シングルヘテロ構造にしても同様の結果が得られ
る。
【０１１９】また、ＩｎＰ上で作製されるヘテロ接合Ｆ
ＥＴ、すなわち、ＡｌＧａＡｓ層をＩｎ0.5 Ａｌ0.5 Ａ
ｓ層に、またＩｎ0.2 Ｇａ0.8 Ａｓ層をＩｎ0.5 Ｇａ
0.5 Ａｓ層としたＦＥＴにおいても、同様の結果が得ら
れる。その場合、ＧａＡｓ系ヘテロ接合ＦＥＴで用いた
ＥＣＲエッチング装置もしくはＲＩＥ装置にハロゲン元
素として塩素のみを含んだ塩化物ガスと弗素のみを含ん
だ弗化物ガスとの混合ガス（例えばＢＣｌ3 ＋ＳＦ6 な
ど）を導入したドライエッチング法に代わり、ＩｎＰ系
ヘテロ接合ＦＥＴでは酒石酸系エッチャントを用いれば
よい。
【０１２０】
【発明の効果】本発明によれば、従来構造のようにＡｌ
ＧａＡｓワイドリセスストッパ層にｎ型不純物をドープ
するだけでなく、その上にアンドープのＧａＡｓ層を配
置し、この層内に二次元電子ガスを形成することによ
り、ＡｌＧａＡｓワイドリセスストッパ層のポテンシャ
ルバリヤが低下する。また、アンドープＧａＡｓ層内は
移動度が高い。このため、キャップ層からチャネル層へ
のコンタクト抵抗を低減することができる。また、Ａｌ
ＧａＡｓゲートコンタクト層が表面に露出していないた
め、この部分のシート抵抗の増加が抑えられている。こ
の結果、１．４Ω・ｍｍと低いオン抵抗が得られる。
【０１２１】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置し、この層内に二次元電子ガスを形成することによ
り、ＡｌＧａＡｓワイドリセスストッパ層のポテンシャ
ルバリヤが低下する。また、アンドープＧａＡｓ層内は
移動度が高い。このため、キャップ層からチャネル層へ
のコンタクト抵抗を低減することができる。また、Ａｌ
ＧａＡｓゲートコンタクト層が表面に露出していないた
め、この部分のシート抵抗の増加が抑えられている。
１．３Ω・ｍｍと低いオン抵抗が得られる。
【０１２２】本発明によれば、ＡｌＧａＡｓゲートコン
タクト層にもｎ型不純物をドープし、その上にアンドー
プＧａＡｓ層を配置することにより、このＧａＡｓ層内
に二次元電子ガスを形成し、ＡｌＧａＡｓゲートコンタ
クト層のポテンシャルバリヤが低下する。さらに、アン
ドープＧａＡｓ層内は移動度が高い。このため、キャッ
プ層からチャネル層へのコンタクト抵抗を低減すること
ができる。また、ＧａＡｓゲート埋込み層に形成された
電流経路により、この部分のシート抵抗も低減する。ま
た、ＡｌＧａＡｓゲートコンタクト層が表面に露出して
いないため、この部分のシート抵抗の増加が抑えられて
いる。これらの結果、１．３Ω・ｍｍと低いオン抵抗が
得られる。
【０１２３】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
するとともに、ＡｌＧａＡｓゲートコンタクト層にもｎ
型不純物をドープし、その上にアンドープＧａＡｓ層を
配置することにより、これら二つのＧａＡｓ層内に二次
元電子ガスを形成することにより、ＡｌＧａＡｓワイド
リセスストッパ層及びＡｌＧａＡｓゲートコンタクト層
のポテンシャルバリヤが低下する。さらに、アンドープ
ＧａＡｓ層内は移動度が高いため、キャップ層からチャ
ネル層へのコンタクト抵抗を低減することができる。ま
た、ＧａＡｓゲート埋込み層に形成された電流経路によ
り、この部分のシート抵抗も低減する。また、ＡｌＧａ
Ａｓゲートコンタクト層が表面に露出していないため、
この部分のシート抵抗の増加が抑えられている。これら
の結果、１．２Ω・ｍｍと低いオン抵抗が得られる。
【０１２４】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだだけでなく、その上下にアンドープのＧａＡｓ層を
配置するとともに、ＡｌＧａＡｓゲートコンタクト層に
もｎ型不純物をドープし、その上にアンドープＧａＡｓ
層を配置することにより、これら三つのＧａＡｓ層内に
二次元電子ガスを形成することにより、ＡｌＧａＡｓワ
イドリセスストッパ層及びＡｌＧａＡｓゲートコンタク
ト層のポテンシャルバリヤが低下する。さらに、アンド
ープＧａＡｓ層内は移動度が高いため、キャップ層から
チャネル層へのコンタクト抵抗を低減することができ
る。また、ＧａＡｓゲート埋込み層に形成された電流経
路により、この部分のシート抵抗も低減する。また、Ａ
ｌＧａＡｓゲートコンタクト層が表面に露出していない
ため、この部分のシート抵抗の増加が抑えられている。
これらの結果、１．１Ω・ｍｍと低いオン抵抗が得られ
る。
【０１２５】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
し、この層内に二次元電子ガスを形成することにより、
ＡｌＧａＡｓワイドリセスストッパ層のポテンシャルバ
リヤが低下する。また、アンドープＧａＡｓ層内は移動
度が高い。このため、キャップ層からチャネル層へのコ
ンタクト抵抗を低減することができる。また、ＧａＡｓ
ゲート埋込み層内に高濃度ドープＧａＡｓ層を挿入する
ことにより、表面空乏層がチャネル側に伸びることを防
ぎ、シート抵抗を低減する。また、ＡｌＧａＡｓゲート
コンタクト層が表面に露出していないため、この部分の
シート抵抗の増加が抑えられている。これらの結果、
１．２Ω・ｍｍと低いオン抵抗が得られる。
【０１２６】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置し、この層内に二次元電子ガスを形成することによ
り、ＡｌＧａＡｓワイドリセスストッパ層のポテンシャ
ルバリヤが低下する。また、アンドープＧａＡｓ層内は
移動度が高い。このため、キャップ層からチャネル層へ
のコンタクト抵抗を低減することができる。また、Ｇａ
Ａｓゲート埋込み層内に高濃度ドープＧａＡｓ層を挿入
することにより、表面空乏層がチャネル側に伸びること
を防ぎ、シート抵抗を低減する。また、ＡｌＧａＡｓゲ
ートコンタクト層が表面に露出していないため、この部
分のシート抵抗の増加が抑えられている。これらの結
果、１．１Ω・ｍｍと低いオン抵抗が得られる。
【０１２７】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
するとともに、ＡｌＧａＡｓゲートコンタクト層にもｎ
型不純物をドープし、その上にアンドープＧａＡｓ層を
配置することにより、この二つのＧａＡｓ層内に二次元
電子ガスを形成することにより、ＡｌＧａＡｓワイドリ
セスストッパ層及びＡｌＧａＡｓゲートコンタクト層の
ポテンシャルバリヤが低下する。また、アンドープＧａ
Ａｓ層内は移動度が高い。このため、キャップ層からチ
ャネル層へのコンタクト抵抗を低減することができる。
また、ＧａＡｓゲート埋込み層内に高濃度ドープＧａＡ
ｓ層を挿入することにより、表面空乏層がチャネル側に
伸びることを防ぎ、さらに、ＧａＡｓゲート埋込み層に
形成された電流経路により、シート抵抗を低減する。ま
た、ＡｌＧａＡｓゲートコンタクト層が表面に露出して
いないため、この部分のシート抵抗の増加が抑えられて
いる。これらの結果、１．１Ω・ｍｍと低いオン抵抗が
得られる。
【０１２８】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置するとともに、ＡｌＧａＡｓゲートコンタクト層にも
ｎ型不純物をドープし、その上にアンドープＧａＡｓ層
を配置することにより、この三つのＧａＡｓ層内に二次
元電子ガスを形成することにより、ＡｌＧａＡｓワイド
リセスストッパ層及びＡｌＧａＡｓゲートコンタクト層
のポテンシャルバリヤが低下する。また、アンドープＧ
ａＡｓ層内は移動度が高い。このため、キャップ層から
チャネル層へのコンタクト抵抗を低減することができ
る。また、ＧａＡｓゲート埋込み層内に高濃度ドープＧ
ａＡｓ層を挿入することにより、表面空乏層がチャネル
側に伸びることを防ぎ、さらに、ＧａＡｓゲート埋込み
層に形成された電流経路により、シート抵抗を低減す
る。また、ＡｌＧａＡｓゲートコンタクト層が表面に露
出していないため、この部分のシート抵抗の増加が抑え
られている。これらの結果、１．０Ω・ｍｍと低いオン
抵抗が得られる。
【０１２９】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
し、この層内に二次元電子ガスを形成することにより、
ＡｌＧａＡｓワイドリセスストッパ層のポテンシャルバ
リヤが低下する。また、アンドープＧａＡｓ層内は移動
度が高い。このため、キャップ層からチャネル層へのコ
ンタクト抵抗を低減することができる。また、ゲート電
極と横のＧａＡｓゲート埋め込み層との間に十分なゲー
ト耐圧を確保する最小の隙間を有するため、オン抵抗の
増加が最小限に抑えられている。これらの結果、１．５
Ω・ｍｍと低いオン抵抗が得られる。
【０１３０】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置し、この層内に二次元電子ガスを形成することによ
り、ＡｌＧａＡｓワイドリセスストッパ層のポテンシャ
ルバリヤが低下する。また、アンドープＧａＡｓ層内は
移動度が高い。このため、キャップ層からチャネル層へ
のコンタクト抵抗を低減することができる。また、ゲー
ト電極と横のＧａＡｓゲート埋め込み層との間に十分な
ゲート耐圧を確保する最小の隙間を有するため、オン抵
抗の増加が最小限に抑えられている。これらの結果、
１．４Ω・ｍｍと低いオン抵抗が得られる。
【０１３１】本発明によれば、ＡｌＧａＡｓゲートコン
タクト層にもｎ型不純物をドープし、その上にアンドー
プＧａＡｓ層を配置することにより、このＧａＡｓ層内
に二次元電子ガスを形成し、ＡｌＧａＡｓゲートコンタ
クト層のポテンシャルバリヤが低下する。さらに、アン
ドープＧａＡｓ層内は移動度が高い。このため、キャッ
プ層からチャネル層へのコンタクト抵抗を低減すること
ができる。また、ＧａＡｓゲート埋込み層に形成された
電流経路により、この部分のシート抵抗も低減する。ま
た、ゲート電極と横のＧａＡｓゲート埋め込み層との間
に十分なゲート耐圧を確保する最小の隙間を有するた
め、オン抵抗の増加が最小限に抑えられている。これら
の結果、１．４Ω・ｍｍと低いオン抵抗が得られる。
【０１３２】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
するとともに、ＡｌＧａＡｓゲートコンタクト層にもｎ
型不純物をドープし、その上にアンドープＧａＡｓ層を
配置することにより、これら二つのＧａＡｓ層内に二次
元電子ガスを形成することにより、ＡｌＧａＡｓワイド
リセスストッパ層及びＡｌＧａＡｓゲートコンタクト層
のポテンシャルバリヤが低下する。さらに、アンドープ
ＧａＡｓ層内は移動度が高いため、キャップ層からチャ
ネル層へのコンタクト抵抗を低減することができる。ま
た、ＧａＡｓゲート埋込み層に形成された電流経路によ
り、この部分のシート抵抗も低減する。また、ゲート電
極と横のＧａＡｓゲート埋め込み層との間に十分なゲー
ト耐圧を確保する最小の隙間を有するため、オン抵抗の
増加が最小限に抑えられている。これらの結果、１．３
Ω・ｍｍと低いオン抵抗が得られる。
【０１３３】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
だけでなく、その上下にアンドープのＧａＡｓ層を配置
するとともに、ＡｌＧａＡｓゲートコンタクト層にもｎ
型不純物をドープし、その上にアンドープＧａＡｓ層を
配置することにより、これら三つのＧａＡｓ層内に二次
元電子ガスを形成することにより、ＡｌＧａＡｓワイド
リセスストッパ層及びＡｌＧａＡｓゲートコンタクト層
のポテンシャルバリヤが低下する。さらに、アンドープ
ＧａＡｓ層内は移動度が高いため、キャップ層からチャ
ネル層へのコンタクト抵抗を低減することができる。ま
た、ＧａＡｓゲート埋込み層に形成された電流経路によ
り、この部分のシート抵抗も低減する。また、ゲート電
極と横のＧａＡｓゲート埋め込み層との間に十分なゲー
ト耐圧を確保する最小の隙間を有するため、オン抵抗の
増加が最小限に抑えられている。これらの結果、１．２
Ω・ｍｍと低いオン抵抗が得られる。
【０１３４】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
し、この層内に二次元電子ガスを形成することにより、
ＡｌＧａＡｓワイドリセスストッパ層のポテンシャルバ
リヤが低下する。また、アンドープＧａＡｓ層内は移動
度が高い。このため、キャップ層からチャネル層へのコ
ンタクト抵抗を低減することができる。また、ＧａＡｓ
ゲート埋込み層内に高濃度ドープＧａＡｓ層を挿入する
ことにより、表面空乏層がチャネル側に伸びることを防
ぎ、シート抵抗を低減する。また、ゲート電極と横のＧ
ａＡｓゲート埋め込み層との間に十分なゲート耐圧を確
保する最小の隙間を有するため、オン抵抗の増加が最小
限に抑えられている。これらの結果、１．３Ω・ｍｍと
低いオン抵抗が得られる。
【０１３５】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置し、この層内に二次元電子ガスを形成することによ
り、ＡｌＧａＡｓワイドリセスストッパ層のポテンシャ
ルバリヤが低下する。また、アンドープＧａＡｓ層内は
移動度が高い。このため、キャップ層からチャネル層へ
のコンタクト抵抗を低減することができる。また、Ｇａ
Ａｓゲート埋込み層内に高濃度ドープＧａＡｓ層を挿入
することにより、表面空乏層がチャネル側に伸びること
を防ぎ、シート抵抗を低減する。また、ゲート電極と横
のＧａＡｓゲート埋め込み層との間に十分なゲート耐圧
を確保する最小の隙間を有するため、オン抵抗の増加が
最小限に抑えられている。これらの結果、１．２Ω・ｍ
ｍと低いオン抵抗が得られる。
【０１３６】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上にアンドープのＧａＡｓ層を配置
するとともに、ＡｌＧａＡｓゲートコンタクト層にもｎ
型不純物をドープし、その上にアンドープＧａＡｓ層を
配置することにより、この二つのＧａＡｓ層内に二次元
電子ガスを形成することにより、ＡｌＧａＡｓワイドリ
セスストッパ層及びＡｌＧａＡｓゲートコンタクト層の
ポテンシャルバリヤが低下する。また、アンドープＧａ
Ａｓ層内は移動度が高い。このため、キャップ層からチ
ャネル層へのコンタクト抵抗を低減することができる。
また、ＧａＡｓゲート埋込み層内に高濃度ドープＧａＡ
ｓ層を挿入することにより、表面空乏層がチャネル側に
伸びることを防ぎ、さらに、ＧａＡｓゲート埋込み層に
形成された電流経路により、シート抵抗を低減する。ま
た、ゲート電極と横のＧａＡｓゲート埋め込み層との間
に十分なゲート耐圧を確保する最小の隙間を有するた
め、オン抵抗の増加が最小限に抑えられている。これら
の結果、１．２Ω・ｍｍと低いオン抵抗が得られる。
【０１３７】本発明によれば、従来構造のようにＡｌＧ
ａＡｓワイドリセスストッパ層にｎ型不純物をドープす
るだけでなく、その上下にアンドープのＧａＡｓ層を配
置するとともに、ＡｌＧａＡｓゲートコンタクト層にも
ｎ型不純物をドープし、その上にアンドープＧａＡｓ層
を配置することにより、この三つのＧａＡｓ層内に二次
元電子ガスを形成することにより、ＡｌＧａＡｓワイド
リセスストッパ層及びＡｌＧａＡｓゲートコンタクト層
のポテンシャルバリヤが低下する。また、アンドープＧ
ａＡｓ層内は移動度が高い。このため、キャップ層から
チャネル層へのコンタクト抵抗を低減することができ
る。また、ＧａＡｓゲート埋込み層内に高濃度ドープＧ
ａＡｓ層を挿入することにより、表面空乏層がチャネル
側に伸びることを防ぎ、さらに、ＧａＡｓゲート埋込み
層に形成された電流経路により、シート抵抗を低減す
る。また、ゲート電極と横のＧａＡｓゲート埋め込み層
との間に十分なゲート耐圧を確保する最小の隙間を有す
るため、オン抵抗の増加が最小限に抑えられている。こ
れらの結果、１．１Ω・ｍｍと低いオン抵抗が得られ
る。
【０１３８】低いオン抵抗は、低電圧動作における出力
及び効率特性の向上に有効であることから、本発明の電
界効果トランジスタは、移動体通信端末（携帯電話な
ど）の送信手段に用いられる高出力素子に適している。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】第１の実施例におけるキャップ層−チャネル層
間のポテンシャルエネルギー図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】第１の実施例におけるキャップ層−チャネル層
間のポテンシャルエネルギー図である。
【図５】本発明の第３の実施例を示す断面図である。
【図６】第３の実施例におけるキャップ層−チャネル層
間のポテンシャルエネルギー図である。
【図７】本発明の第４の実施例を示す断面図である。
【図８】第４の実施例におけるキャップ層−チャネル層
間のポテンシャルエネルギー図である。
【図９】本発明の第５の実施例を示す断面図である。
【図１０】第５の実施例におけるキャップ層−チャネル
層間のポテンシャルエネルギー図である。
【図１１】本発明の第６の実施例を示す断面図である。
【図１２】第６の実施例におけるキャップ層−チャネル
層間のポテンシャルエネルギー図である。
【図１３】本発明の第７の実施例を示す断面図である。
【図１４】第７の実施例における、表面に露出したＧａ
Ａｓ層−チャネル層間のポテンシャルエネルギー図であ
る。
【図１５】本発明の第８の実施例を示す断面図である。
【図１６】第８の実施例におけるキャップ層−チャネル
層間のポテンシャルエネルギー図である。
【図１７】本発明の第９の実施例を示す断面図である。
【図１８】本発明の第１０の実施例を示す断面図であ
る。
【図１９】本発明の第１１の実施例を示す断面図であ
る。
【図２０】本発明の第１２の実施例を示す断面図であ
る。
【図２１】本発明の第１３の実施例を示す断面図であ
る。
【図２２】本発明の第１４の実施例を示す断面図であ
る。
【図２３】本発明の第１５の実施例を示す断面図であ
る。
【図２４】本発明の第１６の実施例を示す断面図であ
る。
【図２５】本発明の第１７の実施例を示す断面図であ
る。
【図２６】本発明の第１８の実施例を示す断面図であ
る。
【図２７】本発明の第１９の実施例を示す断面図であ
る。
【図２８】本発明の第２０の実施例を示す断面図であ
る。
【図２９】本発明の第２１の実施例を示す断面図であ
る。
【図３０】本発明の第２２の実施例を示す断面図である
【図３１】本発明の第２３の実施例を示す断面図であ
る。
【図３２】本発明の第２４の実施例を示す断面図であ
る。
【図３３】従来構造の断面図である。
【図３４】従来構造におけるキャップ層−チャネル層間
のポテンシャルエネルギー図である。
【符号の説明】
１０１ 半絶縁性ＧａＡｓ基板 １０２ アンドープＧａＡｓバッファ層 １０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 １０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 １０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 １０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 １０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 １１０ ＳｉドープＧａＡｓゲート埋め込み層 １１１ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 １１２ アンドープＧａＡｓ層 １１３ ＳｉドープＧａＡｓキャップ層 １１４ ゲート電極 １１５ ソース電極 １１６ ドレイン電極 ２０１ 半絶縁性ＧａＡｓ基板 ２０２ アンドープＧａＡｓバッファ層 ２０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ２０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ２０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ２０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ２１０ ＳｉドープＧａＡｓゲート埋め込み層 ２１１ アンドープＧａＡｓ層 ２１２ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ２１３ アンドープＧａＡｓ層 ２１４ ＳｉドープＧａＡｓキャップ層 ２１５ ゲート電極 ２１６ ソース電極 ２１７ ドレイン電極 ３０１ 半絶縁性ＧａＡｓ基板 ３０２ アンドープＧａＡｓバッファ層 ３０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ３０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ３０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ３０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ３０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ３０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ３０９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ３１０ アンドープＧａＡｓゲート埋め込み層 ３１１ ＳｉドープＧａＡｓゲート埋め込み層 ３１２ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ３１３ ＳｉドープＧａＡｓキャップ層 ３１４ ゲート電極 ３１５ ソース電極 ３１６ ドレイン電極 ４０１ 半絶縁性ＧａＡｓ基板 ４０２ アンドープＧａＡｓバッファ層 ４０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ４０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ４０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ４０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ４０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ４０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ４０９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ４１０ アンドープＧａＡｓゲート埋め込み層 ４１１ ＳｉドープＧａＡｓゲート埋め込み層 ４１２ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ４１３ アンドープＧａＡｓ層 ４１４ ＳｉドープＧａＡｓキャップ層 ４１５ ゲート電極 ４１６ ソース電極 ４１７ ドレイン電極 ５０１ 半絶縁性ＧａＡｓ基板 ５０２ アンドープＧａＡｓバッファ層 ５０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ５０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ５０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ５０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ５０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ５０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ５０９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ５１０ アンドープＧａＡｓゲート埋め込み層 ５１１ ＳｉドープＧａＡｓゲート埋め込み層 ５１２ アンドープＧａＡｓゲート埋め込み層 ５１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ５１４ アンドープＧａＡｓ層 ５１５ ＳｉドープＧａＡｓキャップ層 ５１６ ゲート電極 ５１７ ソース電極 ５１８ ドレイン電極 ６０１ 半絶縁性ＧａＡｓ基板 ６０２ アンドープＧａＡｓバッファ層 ６０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ６０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ６０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ６０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ６０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ６０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ６０９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ６１０ アンドープＧａＡｓゲート埋め込み層 ６１１ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ６１２ アンドープＧａＡｓ層 ６１３ ＳｉドープＧａＡｓキャップ層 ６１４ ゲート電極 ６１５ ソース電極 ６１６ ドレイン電極 ７０１ 半絶縁性ＧａＡｓ基板 ７０２ アンドープＧａＡｓバッファ層 ７０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ７０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ７０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ７０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ７０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ７０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ７０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ７１０ ＳｉドープＧａＡｓゲート埋め込み層 ７１１ ＳｉドープＧａＡｓゲート埋め込み層 ７１２ ＳｉドープＧａＡｓゲート埋め込み層 ７１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ７１４ アンドープＧａＡｓ層 ７１５ ＳｉドープＧａＡｓキャップ層 ７１６ ゲート電極 ７１７ ソース電極 ７１８ ドレイン電極 ８０１ 半絶縁性ＧａＡｓ基板 ８０２ アンドープＧａＡｓバッファ層 ８０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ８０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ８０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ８０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ８０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ８０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ８０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ８１０ ＳｉドープＧａＡｓゲート埋め込み層 ８１１ ＳｉドープＧａＡｓゲート埋め込み層 ８１２ ＳｉドープＧａＡｓゲート埋め込み層 ８１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ８１４ アンドープＧａＡｓ層 ８１５ ＳｉドープＧａＡｓキャップ層 ８１６ ゲート電極 ８１７ ソース電極 ８１８ ドレイン電極 ９０１ 半絶縁性ＧａＡｓ基板 ９０２ アンドープＧａＡｓバッファ層 ９０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ９０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ９０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ９０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ９０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層 ９０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ９０９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコンタ
クト層 ９１０ アンドープＧａＡｓゲート埋め込み層 ９１１ ＳｉドープＧａＡｓゲート埋め込み層 ９１２ ＳｉドープＧａＡｓゲート埋め込み層 ９１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセス
ストッパ層 ９１４ アンドープＧａＡｓ層 ９１５ ＳｉドープＧａＡｓキャップ層 ９１６ ゲート電極 ９１７ ソース電極 ９１８ ドレイン電極 １００１ 半絶縁性ＧａＡｓ基板 １００２ アンドープＧａＡｓバッファ層 １００３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 １００４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １００５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 １００６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 １００７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 １００８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １００９ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 １０１０ アンドープＧａＡｓゲート埋め込み層 １０１１ ＳｉドープＧａＡｓゲート埋め込み層 １０１２ アンドープＧａＡｓゲート埋め込み層 １０１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 １０１４ アンドープＧａＡｓ層 １０１５ ＳｉドープＧａＡｓキャップ層 １０１６ ゲート電極 １０１７ ソース電極 １０１８ ドレイン電極 １１０１ 半絶縁性ＧａＡｓ基板 １１０２ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファー
層 １１０３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １１０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 １１０５ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 １１０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ スペーサ
ー層 １１０７ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １１０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 １１０９ ＧａＡｓゲート埋込み層 １１１０ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 １１１１ ＳｉドープＧａＡｓキャップ層 ２１０１ 半絶縁性ＧａＡｓ基板 ２１０２ アンドープＧａＡｓバッファ層 ２１０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ２１０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２１０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２１０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２１０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２１０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２１０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 ２１１０ ＳｉドープＧａＡｓゲート埋め込み層 ２１１１ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 ２１１２ ＳｉドープＧａＡｓキャップ層 ２１１３ ゲート電極 ２１１４ ソース電極 ２１１５ ドレイン電極 ２２０１ 半絶縁性ＧａＡｓ基板 ２２０２ アンドープＧａＡｓバッファ層 ２２０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ２２０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２２０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２２０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２２０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２２０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２２０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 ２２１０ ＳｉドープＧａＡｓゲート埋め込み層 ２２１１ ＳｉドープＧａＡｓゲート埋め込み層 ２２１２ ＳｉドープＧａＡｓゲート埋め込み層 ２２１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 ２２１４ ＳｉドープＧａＡｓキャップ層 ２２１５ ゲート電極 ２２１６ ソース電極 ２２１７ ドレイン電極 ２３０１ 半絶縁性ＧａＡｓ基板 ２３０２ アンドープＧａＡｓバッファ層 ２３０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ２３０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２３０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２３０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２３０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２３０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２３０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 ２３１０ ＳｉドープＧａＡｓゲート埋め込み層 ２３１１ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 ２３１２ ＳｉドープＧａＡｓキャップ層 ２３１３ ゲート電極 ２３１４ ソース電極 ２３１５ ドレイン電極 ２４０１ 半絶縁性ＧａＡｓ基板 ２４０２ アンドープＧａＡｓバッファ層 ２４０３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓバッファ層 ２４０４ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２４０５ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２４０６ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２４０７ アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー
層 ２４０８ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２４０９ アンドープＡｌ0.2 Ｇａ0.8 Ａｓゲートコン
タクト層 ２４１０ ＳｉドープＧａＡｓゲート埋め込み層 ２４１１ ＳｉドープＧａＡｓゲート埋め込み層 ２４１２ ＳｉドープＧａＡｓゲート埋め込み層 ２４１３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓワイドリセ
スストッパ層 ２４１４ ＳｉドープＧａＡｓキャップ層 ２４１５ ゲート電極 ２４１６ ソース電極 ２４１７ ドレイン電極

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第三のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡｓ層
    の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
    層、その上部をｎ型不純物を高濃度ドープ層とし、第二
    のＧａＡｓゲート埋め込み層とゲート電極とが接触し、
    隙間が無いことを特徴とする電界効果トランジスタ。
  2. 【請求項２】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第三のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第二のＧａＡｓ層
    の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
    層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接す
    る部分をアンドープ層、その上部を、ｎ型不純物を高濃
    度ドープした層とし、第二のＧａＡｓゲート埋め込み層
    とゲート電極とが接触し、隙間が無いことを特徴とする
    電界効果トランジスタ。
  3. 【請求項３】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第二のＧａＡｓ層
    の内第一のＡｌＧａＡｓ層に接する部分をアンドープ層
    とし、第二のＧａＡｓゲート埋め込み層とゲート電極と
    が接触し、隙間が無いことを特徴とする電界効果トラン
    ジスタ。
  4. 【請求項４】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層の内第一のＡｌＧａＡｓ層に接する部分をアンド
    ープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層に
    接する部分をアンドープ層、その上部を、ｎ型不純物を
    高濃度ドープした層とし、第二のＧａＡｓゲート埋め込
    み層とゲート電極とが接触し、隙間が無いことを特徴と
    する電界効果トランジスタ。
  5. 【請求項５】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層の内第一及び第三のＡｌＧａＡｓ層に接する部分
    をアンドープ層、第四のＧａＡｓ層の内第三のＡｌＧａ
    Ａｓ層に接する部分をアンドープ層、その上部を、ｎ型
    不純物を高濃度ドープした層とし、第二のＧａＡｓゲー
    ト埋め込み層とゲート電極とが接触し、隙間が無いこと
    を特徴とする電界効果トランジスタ。
  6. 【請求項６】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第二のＧａＡｓ
    層を、第一のＡｌＧａＡｓ層に接する部分から順に、ｎ
    型ドープした層またはアンドープ層、ｎ型高濃度ドープ
    層、ｎ型ドープ層の三層構造とし、さらに、第三のＡｌ
    ＧａＡｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡ
    ｓ層の内第三のＡｌＧａＡｓ層に接する部分をアンドー
    プ層、その上部を、ｎ型不純物を高濃度ドープした層と
    し、第二のＧａＡｓゲート埋め込み層とゲート電極とが
    接触し、隙間が無いことを特徴とする電界効果トランジ
    スタ。
  7. 【請求項７】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第二のＧａＡｓ
    層を、第一のＡｌＧａＡｓ層に接する部分から順に、ｎ
    型ドープした層またはアンドープ層、ｎ型高濃度ドープ
    層、アンドープ層の三層構造とし、さらに、第三のＡｌ
    ＧａＡｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡ
    ｓ層の内第三のＡｌＧａＡｓ層に接する部分をアンドー
    プ層、その上部を、ｎ型不純物を高濃度ドープした層と
    し、第二のＧａＡｓゲート埋め込み層とゲート電極とが
    接触し、隙間が無いことを特徴とする電界効果トランジ
    スタ。
  8. 【請求項８】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層を、第一のＡｌＧａＡｓ層に接する部分から順に
    アンドープ層、ｎ型高濃度ドープ層、ｎ型ドープ層の三
    層構造とし、さらに、第四のＧａＡｓ層の内第三のＡｌ
    ＧａＡｓ層に接する部分をアンドープ層、その上部を、
    ｎ型不純物を高濃度ドープした層とし、第二のＧａＡｓ
    ゲート埋め込み層とゲート電極とが接触し、隙間が無い
    ことを特徴とする電界効果トランジスタ。
  9. 【請求項９】アンドープのＩｎＧａＡｓチャネル層また
    はアンドープのＧａＡｓチャネル層と、その上に第一の
    ＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲー
    ト埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡｓ
    キャップ層を少なくとも有する半導体結晶を用いた電界
    効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層を、第一のＡｌＧａＡｓ層に接する部分から順に
    アンドープ層、ｎ型高濃度ドープ層、アンドープ層の三
    層構造とし、さらに、第四のＧａＡｓ層の内第三のＡｌ
    ＧａＡｓ層に接する部分をアンドープ層、その上部をｎ
    型不純物を高濃度ドープした層とし、第二のＧａＡｓゲ
    ート埋め込み層とゲート電極とが接触し、隙間が無いこ
    とを特徴とする電界効果トランジスタ。
  10. 【請求項１０】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第三のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡｓ層
    の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
    層、その上部をｎ型不純物を高濃度ドープ層とし、第二
    のＧａＡｓゲート埋め込み層とゲート電極とが接触し、
    それらの間に隙間が無いことを特徴とする電界効果トラ
    ンジスタ。
  11. 【請求項１１】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第三のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第二のＧａＡｓ層
    の内第三のＡｌＧａＡｓ層に接する部分をアンドープ
    層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層に接す
    る部分をアンドープ層、その上部を、ｎ型不純物を高濃
    度ドープした層とし、第二のＧａＡｓゲート埋め込み層
    とゲート電極との間に、十分なゲート耐圧が確保できる
    最小の隙間があることを特徴とする電界効果トランジス
    タ。
  12. 【請求項１２】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層の内第一のＡｌＧａＡｓ層に接する部分をアンド
    ープ層、第四のＧａＡｓ層の内第三のＡｌＧａＡｓ層に
    接する部分をアンドープ層、その上部を、ｎ型不純物を
    高濃度ドープした層とし、第二のＧａＡｓゲート埋め込
    み層とゲート電極との間に、十分なゲート耐圧が確保で
    きる最小の隙間があることを特徴とする電界効果トラン
    ジスタ。
  13. 【請求項１３】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一のＡｌＧａ
    Ａｓ層をｎ型不純物高濃度ドープ層、第二のＧａＡｓ層
    の内第一のＡｌＧａＡｓ層に接する部分をアンドープ層
    とし、第二のＧａＡｓゲート埋め込み層とゲート電極と
    の間に、十分なゲート耐圧が確保できる最小の隙間があ
    ることを特徴とする電界効果トランジスタ。
  14. 【請求項１４】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層の内第一及び第三のＡｌＧａＡｓ層に接する部分
    をアンドープ層、第四のＧａＡｓ層の内第三のＡｌＧａ
    Ａｓ層に接する部分をアンドープ層、その上部を、ｎ型
    不純物を高濃度ドープした層とし、第二のＧａＡｓゲー
    ト埋め込み層とゲート電極との間に、十分なゲート耐圧
    が確保できる最小の隙間があることを特徴とする電界効
    果トランジスタ。
  15. 【請求項１５】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第二のＧａＡｓ
    層を、第一のＡｌＧａＡｓ層に接する部分から順に、ｎ
    型ドープした層またはアンドープ層、ｎ型高濃度ドープ
    層、ｎ型ドープ層の三層構造とし、さらに、第三のＡｌ
    ＧａＡｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡ
    ｓ層の内第三のＡｌＧａＡｓ層に接する部分をアンドー
    プ層、その上部を、ｎ型不純物を高濃度ドープした層と
    し、第二のＧａＡｓゲート埋め込み層とゲート電極との
    間に、十分なゲート耐圧が確保できる最小の隙間がある
    ことを特徴とする電界効果トランジスタ。
  16. 【請求項１６】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第二のＧａＡｓ
    層を、第一のＡｌＧａＡｓ層に接する部分から順に、ｎ
    型ドープした層またはアンドープ層、ｎ型高濃度ドープ
    層、アンドープ層の三層構造とし、さらに、第三のＡｌ
    ＧａＡｓ層をｎ型不純物高濃度ドープ層、第四のＧａＡ
    ｓ層の内第三のＡｌＧａＡｓ層に接する部分をアンドー
    プ層、その上部を、ｎ型不純物を高濃度ドープした層と
    し、第二のＧａＡｓゲート埋め込み層とゲート電極との
    間に、十分なゲート耐圧が確保できる最小の隙間がある
    ことを特徴とする電界効果トランジスタ。
  17. 【請求項１７】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層を、第一のＡｌＧａＡｓ層に接する部分から順に
    アンドープ層、ｎ型高濃度ドープ層、ｎ型ドープ層の三
    層構造とし、さらに、第四のＧａＡｓ層の内第三のＡｌ
    ＧａＡｓ層に接する部分をアンドープ層、その上部を、
    ｎ型不純物を高濃度ドープした層とし、第二のＧａＡｓ
    ゲート埋め込み層とゲート電極との間に、十分なゲート
    耐圧が確保できる最小の隙間があることを特徴とする電
    界効果トランジスタ。
  18. 【請求項１８】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一、第三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層、第二のＧａ
    Ａｓ層を、第一のＡｌＧａＡｓ層に接する部分から順に
    アンドープ層、ｎ型高濃度ドープ層、アンドープ層の三
    層構造とし、さらに、第四のＧａＡｓ層の内第三のＡｌ
    ＧａＡｓ層に接する部分をアンドープ層、その上部をｎ
    型不純物を高濃度ドープした層とし、第二のＧａＡｓゲ
    ート埋め込み層とゲート電極との間に、十分なゲート耐
    圧が確保できる最小の隙間があることを特徴とする電界
    効果トランジスタ。
  19. 【請求項１９】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一及び三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層とし、第二の
    ＧａＡｓゲート埋め込み層とゲート電極とが接触し、隙
    間が無いことを特徴とする電界効果トランジスタ。
  20. 【請求項２０】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一及び三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層とし、第二の
    ＧａＡｓ層を、第一のＡｌＧａＡｓ層に接する部分から
    順に、ｎ型ドープ層、ｎ型高濃度ドープ層、ｎ型ドープ
    層の三層構造とし、第二のＧａＡｓゲート埋め込み層と
    ゲート電極とが接触し、隙間が無いことを特徴とする電
    界効果トランジスタ。
  21. 【請求項２１】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一及び三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層とし、第二の
    ＧａＡｓゲート埋め込み層とゲート電極との間に、十分
    なゲート耐圧が確保できる最小の隙間があることを特徴
    とする電界効果トランジスタ。
  22. 【請求項２２】アンドープのＩｎＧａＡｓチャネル層ま
    たはアンドープのＧａＡｓチャネル層と、その上に第一
    のＡｌＧａＡｓゲートコンタクト層、第二のＧａＡｓゲ
    ート埋め込み層、第三のＡｌＧａＡｓ層、第四のＧａＡ
    ｓキャップ層を少なくとも有する半導体結晶を用いた電
    界効果トランジスタであって、 第一、第三のＡｌＧａＡｓ層をエッチングストッパ層に
    用いて形成した二段リセス構造を有し、第一及び三のＡ
    ｌＧａＡｓ層をｎ型不純物高濃度ドープ層とし、第二の
    ＧａＡｓ層を、第一のＡｌＧａＡｓ層に接する部分から
    順に、ｎ型ドープ層、ｎ型高濃度ドープ層、ｎ型ドープ
    層の三層構造とし、第二のＧａＡｓゲート埋め込み層と
    ゲート電極との間に、十分なゲート耐圧が確保できる最
    小の隙間があることを特徴とする電界効果トランジス
    タ。
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