JP3196297B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特に２次元に量子化された電子を用いる高電子移動度電
界効果トランジスタ（ＨＥＭＴ）の改善に関する。
特に２次元に量子化された電子を用いる高電子移動度電
界効果トランジスタ（ＨＥＭＴ）の改善に関する。
【０００２】
【従来の技術】高周波の増幅，高速スイッチング等の高
速動作に適したトランジスタとして、Ｓｉよりも高移動
度材料であるＧａＡｓ等の化合物半導体より構成され、
２次元電子ガス（２ＤＥＧ）層を用いるようにした高移
動度電界効果トランジスタ（ＨＥＭＴ）が知られてい
る。ＨＥＭＴは電子の走行する層（チャネル層）と電子
を供給する層（ドープ層）とを分離する点が特徴であ
り、電子はチャネル層とドープ層とのヘテロ界面に形成
される量子井戸に２次元電子ガスとして蓄積される。な
お、電子の散乱を防ぐために、チャネル層とドープ層と
の間にスペーサ層を挟む構造もある。
速動作に適したトランジスタとして、Ｓｉよりも高移動
度材料であるＧａＡｓ等の化合物半導体より構成され、
２次元電子ガス（２ＤＥＧ）層を用いるようにした高移
動度電界効果トランジスタ（ＨＥＭＴ）が知られてい
る。ＨＥＭＴは電子の走行する層（チャネル層）と電子
を供給する層（ドープ層）とを分離する点が特徴であ
り、電子はチャネル層とドープ層とのヘテロ界面に形成
される量子井戸に２次元電子ガスとして蓄積される。な
お、電子の散乱を防ぐために、チャネル層とドープ層と
の間にスペーサ層を挟む構造もある。
【０００３】そして、このＨＥＭＴをさらに高性能化す
るために、チャネル材料にＧａＡｓに比べ電子移動度の
高いＩｎＧａＡｓを用いた，Pseudomorphic ＨＥＭＴと
呼ばれる構造が提案されている。
るために、チャネル材料にＧａＡｓに比べ電子移動度の
高いＩｎＧａＡｓを用いた，Pseudomorphic ＨＥＭＴと
呼ばれる構造が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＧａＡ
ｓにＩｎを添加することにより電子移動度は確かに向上
されるが、格子定数が大きくなりＩｎＧａＡｓ層の結晶
格子に歪みが入ることが知られている。
ｓにＩｎを添加することにより電子移動度は確かに向上
されるが、格子定数が大きくなりＩｎＧａＡｓ層の結晶
格子に歪みが入ることが知られている。
【０００５】基板材料上に格子定数の異なる層を結晶成
長させると、結晶成長層に歪みが加わり、歪みによって
原子同士の結合が切れて転位が発生する。転位の発生す
る方向にはある一定の規則性があることが知られてお
り、たとえば文献“Journal ofCrystal Growth 111 (19
91) pp479-483”によれば、［１００］軸方向の結晶成
長の場合、結晶成長層が圧縮歪みを受けている場合には
［０１１］軸に沿った転位が優先的に発生し、逆に結晶
成長層が拡張歪みを受けている場合には［０１−１］軸
に沿った方向に優先的に転位が発生すると報告されてい
る。
長させると、結晶成長層に歪みが加わり、歪みによって
原子同士の結合が切れて転位が発生する。転位の発生す
る方向にはある一定の規則性があることが知られてお
り、たとえば文献“Journal ofCrystal Growth 111 (19
91) pp479-483”によれば、［１００］軸方向の結晶成
長の場合、結晶成長層が圧縮歪みを受けている場合には
［０１１］軸に沿った転位が優先的に発生し、逆に結晶
成長層が拡張歪みを受けている場合には［０１−１］軸
に沿った方向に優先的に転位が発生すると報告されてい
る。
【０００６】ここで、チャネル層内を走行する電子が転
位面を横切ると、散乱を受け、電子の移動度は低下す
る。また、ドープ層あるいはスペーサ層に存在する転位
面がチャネル層と接する部分では電子の蓄積量が局所的
に少なくなるため、転位面を横切る電子の流れは阻害さ
れる。これらの理由によりいずれの場合でも抵抗の増大
が招来される。このように、歪みのある結晶層において
特定の結晶軸方向に優先的に転位が発生していると、抵
抗が結晶軸によって異なる現象すなわち抵抗異方性が発
生する。抵抗異方性がある半導体動作層上に素子を形成
する場合に、抵抗の高い方向に沿って電子を流すように
素子を配置すると、寄生抵抗の増大，散乱による移動度
の低下といった抵抗異方性の影響をうけ、素子性能が低
下することになる。
位面を横切ると、散乱を受け、電子の移動度は低下す
る。また、ドープ層あるいはスペーサ層に存在する転位
面がチャネル層と接する部分では電子の蓄積量が局所的
に少なくなるため、転位面を横切る電子の流れは阻害さ
れる。これらの理由によりいずれの場合でも抵抗の増大
が招来される。このように、歪みのある結晶層において
特定の結晶軸方向に優先的に転位が発生していると、抵
抗が結晶軸によって異なる現象すなわち抵抗異方性が発
生する。抵抗異方性がある半導体動作層上に素子を形成
する場合に、抵抗の高い方向に沿って電子を流すように
素子を配置すると、寄生抵抗の増大，散乱による移動度
の低下といった抵抗異方性の影響をうけ、素子性能が低
下することになる。
【０００７】一方、近年、上述したような高周波特性に
優れたＨＥＭＴ素子を集積化したマイクロ波モノリシッ
クＩＣ（ＭＭＩＣ）が注目を集めている。しかしなが
ら、素子の高集積化を図る場合、半導体ウエハに上述し
た歪みが潜在していると抵抗異方性の問題が生じること
になる。この抵抗異方性の影響を避けるために、全ての
素子のソース，ゲート，ドレイン各電極を抵抗の低い結
晶軸方向に沿って順に配置するというように電極の配置
方向に制約を設けては、素子の集積化の妨げになった
り、回路設計の自由度を低下させる要因となる。
優れたＨＥＭＴ素子を集積化したマイクロ波モノリシッ
クＩＣ（ＭＭＩＣ）が注目を集めている。しかしなが
ら、素子の高集積化を図る場合、半導体ウエハに上述し
た歪みが潜在していると抵抗異方性の問題が生じること
になる。この抵抗異方性の影響を避けるために、全ての
素子のソース，ゲート，ドレイン各電極を抵抗の低い結
晶軸方向に沿って順に配置するというように電極の配置
方向に制約を設けては、素子の集積化の妨げになった
り、回路設計の自由度を低下させる要因となる。
【０００８】本発明は上記問題に鑑みなされたものであ
り、抵抗異方性にともなう素子性能の劣化の影響を抑え
ることのでき、電流の流れる結晶軸方向に注意をはらう
ことなく電極配置や回路設計を行うことができる電界効
果トランジスタを提供することを目的とする。
り、抵抗異方性にともなう素子性能の劣化の影響を抑え
ることのでき、電流の流れる結晶軸方向に注意をはらう
ことなく電極配置や回路設計を行うことができる電界効
果トランジスタを提供することを目的とする。
【０００９】
【発明の概要】そこで、本発明者らは結晶成長層に歪み
が入ったときに優先的に発生する転位の方向が歪みの方
向に応じて異なる，即ち歪みの方向が圧縮の場合と拡張
の場合とでは９０゜異なることに着目し、チャネル層
と、スペーサ層あるいはドープ層とに互いに逆方向の歪
みが加わるように素子を設計するようにし、かつ、圧縮
歪みが加わる層と拡張歪みが加わる層との膜厚の比率を
調節することにより抵抗異方性を打ち消すことを検討し
た。
が入ったときに優先的に発生する転位の方向が歪みの方
向に応じて異なる，即ち歪みの方向が圧縮の場合と拡張
の場合とでは９０゜異なることに着目し、チャネル層
と、スペーサ層あるいはドープ層とに互いに逆方向の歪
みが加わるように素子を設計するようにし、かつ、圧縮
歪みが加わる層と拡張歪みが加わる層との膜厚の比率を
調節することにより抵抗異方性を打ち消すことを検討し
た。
【００１０】本発明の電界効果トランジスタは、上記目
的を達成するために、具体的には、半導体基板上に形成
された（１００）面を結晶成長面とする半導体層が、電
子が走行するチャネル層と、電子を供給するドープ層と
を有する電界効果トランジスタにおいて、チャネル層の
材質は基板材質あるいは基板とチャネル層との間に挟ん
だバッファ層の最表面の材質よりも格子定数の大きな材
質として該チャネル層には圧縮歪みが与えられており、
一方、チャネル層とドープ層との間に形成されるスペー
サ層あるいはドープ層の材質はチャネル層より格子定数
の小さな材質として該スペーサ層あるいはドープ層ある
いはその双方の層には拡張歪みが与えられており、さら
に、この拡張歪みを与えられた層の膜厚は、チャネル層
に与えられた圧縮歪みをその拡張歪みにて［０１１］軸
方向の抵抗値と［０１−１］軸方向の抵抗値がほぼ同一
となるように補償する厚さに設定されていることを特徴
としている。
的を達成するために、具体的には、半導体基板上に形成
された（１００）面を結晶成長面とする半導体層が、電
子が走行するチャネル層と、電子を供給するドープ層と
を有する電界効果トランジスタにおいて、チャネル層の
材質は基板材質あるいは基板とチャネル層との間に挟ん
だバッファ層の最表面の材質よりも格子定数の大きな材
質として該チャネル層には圧縮歪みが与えられており、
一方、チャネル層とドープ層との間に形成されるスペー
サ層あるいはドープ層の材質はチャネル層より格子定数
の小さな材質として該スペーサ層あるいはドープ層ある
いはその双方の層には拡張歪みが与えられており、さら
に、この拡張歪みを与えられた層の膜厚は、チャネル層
に与えられた圧縮歪みをその拡張歪みにて［０１１］軸
方向の抵抗値と［０１−１］軸方向の抵抗値がほぼ同一
となるように補償する厚さに設定されていることを特徴
としている。
【００１１】また、半導体基板上に形成された（１０
０）面を結晶成長面とする半導体層が、電子が走行する
チャネル層と、電子を供給するドープ層とを有する電界
効果トランジスタにおいて、チャネル層の材質は基板材
質あるいは基板とチャネル層との間に挟んだバッファ層
の最表面の材質よりも格子定数の小さな材質として該チ
ャネル層には拡張歪みが与えられており、一方、チャネ
ル層とドープ層との間に形成されるスペーサ層あるいは
ドープ層の材質はチャネル層より格子定数の大きな材質
として該スペーサ層あるいはドープ層あるいはその双方
の層には圧縮歪みが与えられており、さらに、この圧縮
歪みを与えられた層の膜厚は、チャネル層に与えられた
拡張歪みをその圧縮歪みにて［０１１］軸方向の抵抗値
と［０１−１］軸方向の抵抗値がほぼ同一となるように
補償する厚さに設定されていることを特徴としている。
０）面を結晶成長面とする半導体層が、電子が走行する
チャネル層と、電子を供給するドープ層とを有する電界
効果トランジスタにおいて、チャネル層の材質は基板材
質あるいは基板とチャネル層との間に挟んだバッファ層
の最表面の材質よりも格子定数の小さな材質として該チ
ャネル層には拡張歪みが与えられており、一方、チャネ
ル層とドープ層との間に形成されるスペーサ層あるいは
ドープ層の材質はチャネル層より格子定数の大きな材質
として該スペーサ層あるいはドープ層あるいはその双方
の層には圧縮歪みが与えられており、さらに、この圧縮
歪みを与えられた層の膜厚は、チャネル層に与えられた
拡張歪みをその圧縮歪みにて［０１１］軸方向の抵抗値
と［０１−１］軸方向の抵抗値がほぼ同一となるように
補償する厚さに設定されていることを特徴としている。
【００１２】以上により、圧縮歪みの加わった層と拡張
歪みの加わった層との膜厚比が調節され、全体として半
導体層における歪みが補償される。従って、歪みにより
転位が優先的に発生する［０１１］軸方向と［０１−
１］軸方向とにおいて、その抵抗はほぼ等しくされるこ
とになる。この結果、半導体層内のいずれの方向の抵抗
も等しくなるため、電流の流れる結晶軸方向に特に注意
を払うことなく電極配置やＭＭＩＣの回路設計を行うこ
とができ、設計の自由度が向上するとともにＩＣ化する
ときの集積度を向上させることが可能となる。
歪みの加わった層との膜厚比が調節され、全体として半
導体層における歪みが補償される。従って、歪みにより
転位が優先的に発生する［０１１］軸方向と［０１−
１］軸方向とにおいて、その抵抗はほぼ等しくされるこ
とになる。この結果、半導体層内のいずれの方向の抵抗
も等しくなるため、電流の流れる結晶軸方向に特に注意
を払うことなく電極配置やＭＭＩＣの回路設計を行うこ
とができ、設計の自由度が向上するとともにＩＣ化する
ときの集積度を向上させることが可能となる。
【００１３】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１は本発明の構造の一例を示す膜構造図であ
る。以下、図１に示した構造を例にあげて、その抵抗異
方性を打ち消すための設計方法について説明する。
明する。図１は本発明の構造の一例を示す膜構造図であ
る。以下、図１に示した構造を例にあげて、その抵抗異
方性を打ち消すための設計方法について説明する。
【００１４】まず、図１に示すように半絶縁性のＧａＡ
ｓ（１００）基板１上に、ＭＢＥ法等を用いて順次、Ｉ
ｎＡｌＡｓバッファ層２，ＩｎＧａＡｓチャネル層３，
ＩｎＡｌＡｓスペーサ層４，ｎ型のＩｎＡｌＡｓドープ
層５およびｎ型ＩｎＧａＡｓキャップ層６を結晶成長さ
せる。本例では各層の形成条件を、ＩｎＡｌＡｓバッフ
ァ層２はＩｎ組成８０％で２μｍ、ＩｎＧａＡｓチャネ
ル層３はＩｎ組成８０％で４０ｎｍ、ＩｎＡｌＡｓスペ
ーサ層４はＩｎ組成６５％で５ｎｍ、ＩｎＡｌＡｓドー
プ層５はＩｎ組成６５％で５〜４０ｎｍ、ＩｎＧａＡｓ
キャップ層６はＩｎ組成６５％で５ｎｍとし、ドープ層
５とキャップ層６の不純物密度は２×１０18cm-3として
いる。この構成によりＩｎＧａＡｓチャネル層３内部の
ＩｎＡｌＡｓスペーサ層４界面側に２次元電子ガスが生
成される。なお、スペーサ層４はドープ層５に添加した
ｎ型不純物と２次元電子ガスとの空間的分離を大きくし
て移動度を高くする役割をもち、キャップ層６はドープ
層５が酸化するのを防ぐ役割をもっている。
ｓ（１００）基板１上に、ＭＢＥ法等を用いて順次、Ｉ
ｎＡｌＡｓバッファ層２，ＩｎＧａＡｓチャネル層３，
ＩｎＡｌＡｓスペーサ層４，ｎ型のＩｎＡｌＡｓドープ
層５およびｎ型ＩｎＧａＡｓキャップ層６を結晶成長さ
せる。本例では各層の形成条件を、ＩｎＡｌＡｓバッフ
ァ層２はＩｎ組成８０％で２μｍ、ＩｎＧａＡｓチャネ
ル層３はＩｎ組成８０％で４０ｎｍ、ＩｎＡｌＡｓスペ
ーサ層４はＩｎ組成６５％で５ｎｍ、ＩｎＡｌＡｓドー
プ層５はＩｎ組成６５％で５〜４０ｎｍ、ＩｎＧａＡｓ
キャップ層６はＩｎ組成６５％で５ｎｍとし、ドープ層
５とキャップ層６の不純物密度は２×１０18cm-3として
いる。この構成によりＩｎＧａＡｓチャネル層３内部の
ＩｎＡｌＡｓスペーサ層４界面側に２次元電子ガスが生
成される。なお、スペーサ層４はドープ層５に添加した
ｎ型不純物と２次元電子ガスとの空間的分離を大きくし
て移動度を高くする役割をもち、キャップ層６はドープ
層５が酸化するのを防ぐ役割をもっている。
【００１５】一般にＩｎＡｌＡｓとＩｎＧａＡｓはＩｎ
組成が同じ場合格子定数はほぼ等しく、Ｉｎ組成が大き
くなるに従ってＧａＡｓよりも格子定数が大きくなる性
質がある。図１の構造ではチャネル層３はＩｎＧａＡｓ
（Ｉｎ組成８０％）を用いて作成しており、バッファ層
２を介しているもののチャネル層３内には圧縮歪みが残
留している。一方、スペーサ層４，ドープ層５，キャッ
プ層６はいずれもＩｎ組成６５％のＩｎＧａＡｓおよび
ＩｎＡｌＡｓを用いているためこれらの層内にはチャネ
ル層３に対して拡張歪みが加わる。
組成が同じ場合格子定数はほぼ等しく、Ｉｎ組成が大き
くなるに従ってＧａＡｓよりも格子定数が大きくなる性
質がある。図１の構造ではチャネル層３はＩｎＧａＡｓ
（Ｉｎ組成８０％）を用いて作成しており、バッファ層
２を介しているもののチャネル層３内には圧縮歪みが残
留している。一方、スペーサ層４，ドープ層５，キャッ
プ層６はいずれもＩｎ組成６５％のＩｎＧａＡｓおよび
ＩｎＡｌＡｓを用いているためこれらの層内にはチャネ
ル層３に対して拡張歪みが加わる。
【００１６】この構造においてＩｎＡｌＡｓドープ層５
の膜厚を５〜４０ｎｍ変化させた試料をいくつか作製
し、図１に示すように表面にオーミック電極１０を形成
し、一定電流を流す電流源１１と電極間電位を測定する
電圧計１２を接続する。２ヵ所に設けた切替えスイッチ
１３の接点を（ａ）に切り替えて［０１１］軸方向の抵
抗Ｒ[011] を、また接点（ｂ）に切り替えて［０１−
１］軸方向の抵抗Ｒ[01-1]を各々求め、両者の比をとっ
たものを図２に示す。
の膜厚を５〜４０ｎｍ変化させた試料をいくつか作製
し、図１に示すように表面にオーミック電極１０を形成
し、一定電流を流す電流源１１と電極間電位を測定する
電圧計１２を接続する。２ヵ所に設けた切替えスイッチ
１３の接点を（ａ）に切り替えて［０１１］軸方向の抵
抗Ｒ[011] を、また接点（ｂ）に切り替えて［０１−
１］軸方向の抵抗Ｒ[01-1]を各々求め、両者の比をとっ
たものを図２に示す。
【００１７】図２よりドープ層５が１０ｎｍ以下（すな
わち拡張歪みが加えられたスペーサ＋ドープ＋キャップ
層２０ｎｍ以下）の場合では、［０１１］軸方向の抵抗
Ｒ[011] と［０１−１］軸方向の抵抗Ｒ[01-1]とを比較
すると、Ｒ[011] ＜Ｒ[01-1]であるが、ドープ層厚さが
それ以上の場合には異方性を持つ方向が入れ替わり、Ｒ
[011] ＞Ｒ[01-1]となる。
わち拡張歪みが加えられたスペーサ＋ドープ＋キャップ
層２０ｎｍ以下）の場合では、［０１１］軸方向の抵抗
Ｒ[011] と［０１−１］軸方向の抵抗Ｒ[01-1]とを比較
すると、Ｒ[011] ＜Ｒ[01-1]であるが、ドープ層厚さが
それ以上の場合には異方性を持つ方向が入れ替わり、Ｒ
[011] ＞Ｒ[01-1]となる。
【００１８】すなわち、図１に示す膜構造においては、
圧縮歪みが残留するチャネル層３に対してキャリア供給
側層のＩｎ組成比を小さくして格子定数を小さくし、そ
れによって拡張歪みを発生させ、かつ、ドープ層５の膜
厚をほぼ１０ｎｍ（すなわち拡張歪みの加わっているス
ペーサ層４，ドープ層５およびキャップ層６の合計膜厚
をほぼ２０ｎｍ）に調節すれば、Ｒ[011] ＝Ｒ[01-1]と
なり抵抗異方性を打ち消すことができることがわかる。
圧縮歪みが残留するチャネル層３に対してキャリア供給
側層のＩｎ組成比を小さくして格子定数を小さくし、そ
れによって拡張歪みを発生させ、かつ、ドープ層５の膜
厚をほぼ１０ｎｍ（すなわち拡張歪みの加わっているス
ペーサ層４，ドープ層５およびキャップ層６の合計膜厚
をほぼ２０ｎｍ）に調節すれば、Ｒ[011] ＝Ｒ[01-1]と
なり抵抗異方性を打ち消すことができることがわかる。
【００１９】図３に図１に示す構造を実際にＨＥＭＴに
適用した第１実施例を示す。半導体各層の構成は図１に
示したものと同じであり、半絶縁性ＧａＡｓ（１００）
基板１上にＭＢＥ法を用いて、ＩｎＡｌＡｓバッファ層
２，ＩｎＧａＡｓチャネル層３（以上Ｉｎ組成８０
％）、およびＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌ
Ａｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６（以上
Ｉｎ組成６５％）を順次積み重ねた構造をとる。なお、
キャップ層６の膜厚については製造工程中にドープ層５
に含まれるＡｌ原子が酸化されない程度のごく薄い膜
厚，例えば１〜２ｎｍとしている。
適用した第１実施例を示す。半導体各層の構成は図１に
示したものと同じであり、半絶縁性ＧａＡｓ（１００）
基板１上にＭＢＥ法を用いて、ＩｎＡｌＡｓバッファ層
２，ＩｎＧａＡｓチャネル層３（以上Ｉｎ組成８０
％）、およびＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌ
Ａｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６（以上
Ｉｎ組成６５％）を順次積み重ねた構造をとる。なお、
キャップ層６の膜厚については製造工程中にドープ層５
に含まれるＡｌ原子が酸化されない程度のごく薄い膜
厚，例えば１〜２ｎｍとしている。
【００２０】また、上述したように、図１，図３に示す
膜構造条件では、拡張歪みの加わった層の合計膜厚をほ
ぼ２０ｎｍとしたときに抵抗異方性を打ち消すことが可
能となる。そこで、本実施例ではスペーサ層４を５ｎ
ｍ、ドープ層５を１５ｎｍに設定している。なお、２次
元電子ガスの濃度を調節したい場合は、ドープ層５に添
加するドナーの不純物濃度を変更するようにすればよ
い。
膜構造条件では、拡張歪みの加わった層の合計膜厚をほ
ぼ２０ｎｍとしたときに抵抗異方性を打ち消すことが可
能となる。そこで、本実施例ではスペーサ層４を５ｎ
ｍ、ドープ層５を１５ｎｍに設定している。なお、２次
元電子ガスの濃度を調節したい場合は、ドープ層５に添
加するドナーの不純物濃度を変更するようにすればよ
い。
【００２１】この半導体基板を用いてＨＥＭＴ素子を形
成する場合、図３にしめすように、ソース電極７および
ドレイン電極９はキャップ層６の上に直接形成するが、
ゲート電極８については最表面のキャップ層６のみを除
去した後に形成することにより、ゲートバイアスを加え
た場合の漏れ電流を小さくすることができる。なお、キ
ャップ層６の膜厚はあらかじめごく薄く設定してあるた
め、ゲート電極８の直下とその他の部分との拡張歪みの
加わっている層の合計の膜厚はほとんど同じに保つこと
ができ、抵抗異方性は問題とならない。
成する場合、図３にしめすように、ソース電極７および
ドレイン電極９はキャップ層６の上に直接形成するが、
ゲート電極８については最表面のキャップ層６のみを除
去した後に形成することにより、ゲートバイアスを加え
た場合の漏れ電流を小さくすることができる。なお、キ
ャップ層６の膜厚はあらかじめごく薄く設定してあるた
め、ゲート電極８の直下とその他の部分との拡張歪みの
加わっている層の合計の膜厚はほとんど同じに保つこと
ができ、抵抗異方性は問題とならない。
【００２２】このように、本実施例では抵抗異方性を打
ち消すことができるため、ソース電極７，ゲート電極８
およびドレイン電極９の配置に制約を受けることもな
く、回路設計の自由度が向上するとともにＩＣ化すると
きの集積度を向上させることが可能となる。なお、抵抗
異方性はほぼ無くすことができればよく、たとえば拡張
歪みの加わった層の合計膜厚に上述の２０ｎｍからある
程度許容範囲をもたせるようにしてもよく、１５〜２５
ｎｍでも同等の効果が期待できる。
ち消すことができるため、ソース電極７，ゲート電極８
およびドレイン電極９の配置に制約を受けることもな
く、回路設計の自由度が向上するとともにＩＣ化すると
きの集積度を向上させることが可能となる。なお、抵抗
異方性はほぼ無くすことができればよく、たとえば拡張
歪みの加わった層の合計膜厚に上述の２０ｎｍからある
程度許容範囲をもたせるようにしてもよく、１５〜２５
ｎｍでも同等の効果が期待できる。
【００２３】さらに、電子の走行する２次元電子ガスは
Ｉｎ組成８０％とＩｎ組成比の高いＩｎＧａＡｓチャネ
ル層３に生成されることから、その電子移動度はより高
く、しかもキャリア供給側のドープ層５等はＩｎ組成６
５％としてチャネル層３とのバンド不連続量を大きく保
つことにより、２次元電子ガスの電子密度を大きく保つ
ことができる。
Ｉｎ組成８０％とＩｎ組成比の高いＩｎＧａＡｓチャネ
ル層３に生成されることから、その電子移動度はより高
く、しかもキャリア供給側のドープ層５等はＩｎ組成６
５％としてチャネル層３とのバンド不連続量を大きく保
つことにより、２次元電子ガスの電子密度を大きく保つ
ことができる。
【００２４】なお、素子の性能、特にマイクロ波素子に
要求される高周波特性は、ゲート電極が接している直下
の部分の２次元電子ガスの特性が最も大きく影響する。
したがって、本実施例をリセスゲート構造に適用する場
合には、リセスエッチングした後に残存する部分、即ち
ゲート電極直下の部分の拡張歪みを受けている層の合計
の膜厚（本実施例ではドープ層＋スペーサ層の膜厚）が
ほぼ２０ｎｍとなるように設計することによって、異方
性の影響をほぼなくすことが出来る。
要求される高周波特性は、ゲート電極が接している直下
の部分の２次元電子ガスの特性が最も大きく影響する。
したがって、本実施例をリセスゲート構造に適用する場
合には、リセスエッチングした後に残存する部分、即ち
ゲート電極直下の部分の拡張歪みを受けている層の合計
の膜厚（本実施例ではドープ層＋スペーサ層の膜厚）が
ほぼ２０ｎｍとなるように設計することによって、異方
性の影響をほぼなくすことが出来る。
【００２５】なお、上記第１実施例ではＧａＡｓ基板１
上に直接Ｉｎ組成８０％のＩｎＡｌＡｓバッファ層を形
成する構造としたが、チャネル層３とスペーサ層４ある
いはドープ層５とに互いに逆方向の歪みを加えて歪みを
補償しあい、素子全体としての抵抗異方性を打ち消すこ
とができればよく、他にもいくつかの実施例が考えられ
る。
上に直接Ｉｎ組成８０％のＩｎＡｌＡｓバッファ層を形
成する構造としたが、チャネル層３とスペーサ層４ある
いはドープ層５とに互いに逆方向の歪みを加えて歪みを
補償しあい、素子全体としての抵抗異方性を打ち消すこ
とができればよく、他にもいくつかの実施例が考えられ
る。
【００２６】図４は本発明の第２実施例における膜構造
を模式的に示す図であり、半絶縁性ＧａＡｓ（１００）
基板１上に形成するバッファ層２としてＩｎ組成を０％
から徐々に増やしてゆくいわゆるグレーティッドバッフ
ァ層を用いている。この構造では、グレーティッドバッ
ファ層２の最表面でのＩｎ組成とチャネル層３のＩｎ組
成とを変えることにより、チャネル層３に加わる歪みの
量，歪みの方向をより幅広く調整できるという特徴を持
つ。図４（ａ）に示す構造ではチャネル層３に加える歪
みを圧縮歪みとして、ＩｎＡｌＡｓグレーティッドバッ
ファ層２の最表面でのＩｎ組成を７０％，ＩｎＧａＡｓ
チャネル層３のＩｎ組成を８０％とし、さらに上層のＩ
ｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓドープ層
５，ｎ−ＩｎＧａＡｓキャップ層６はＩｎ組成を６５％
として拡張歪みを与えるようにしている。また、図４
（ｂ）に示す構造ではチャネル層３に加える歪みを拡張
歪みとしてＩｎＡｌＡｓグレーティッドバッファ層２の
最表面でのＩｎ組成を７０％，ＩｎＧａＡｓチャネル層
３のＩｎ組成を６５％とし、さらに上層のＩｎＡｌＡｓ
スペーサ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−Ｉｎ
ＧａＡｓキャップ層６はＩｎ組成を８０％として圧縮歪
みを与えるようにしている。本実施例においても上記第
１実施例と同様にチャネル層３に発生する歪みに対して
キャリア供給側のスペーサ，ドープ，キャップ層の逆方
向への歪み量をその膜厚を制御するようにして調整すれ
ば、抵抗異方性を打ち消すことが可能となる。
を模式的に示す図であり、半絶縁性ＧａＡｓ（１００）
基板１上に形成するバッファ層２としてＩｎ組成を０％
から徐々に増やしてゆくいわゆるグレーティッドバッフ
ァ層を用いている。この構造では、グレーティッドバッ
ファ層２の最表面でのＩｎ組成とチャネル層３のＩｎ組
成とを変えることにより、チャネル層３に加わる歪みの
量，歪みの方向をより幅広く調整できるという特徴を持
つ。図４（ａ）に示す構造ではチャネル層３に加える歪
みを圧縮歪みとして、ＩｎＡｌＡｓグレーティッドバッ
ファ層２の最表面でのＩｎ組成を７０％，ＩｎＧａＡｓ
チャネル層３のＩｎ組成を８０％とし、さらに上層のＩ
ｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓドープ層
５，ｎ−ＩｎＧａＡｓキャップ層６はＩｎ組成を６５％
として拡張歪みを与えるようにしている。また、図４
（ｂ）に示す構造ではチャネル層３に加える歪みを拡張
歪みとしてＩｎＡｌＡｓグレーティッドバッファ層２の
最表面でのＩｎ組成を７０％，ＩｎＧａＡｓチャネル層
３のＩｎ組成を６５％とし、さらに上層のＩｎＡｌＡｓ
スペーサ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−Ｉｎ
ＧａＡｓキャップ層６はＩｎ組成を８０％として圧縮歪
みを与えるようにしている。本実施例においても上記第
１実施例と同様にチャネル層３に発生する歪みに対して
キャリア供給側のスペーサ，ドープ，キャップ層の逆方
向への歪み量をその膜厚を制御するようにして調整すれ
ば、抵抗異方性を打ち消すことが可能となる。
【００２７】以上の実施例では基板の材質にＧａＡｓを
用いた例を示したが、結晶成長が可能な他の材質の基
板、例えばＩｎＰやＩｎＡｓ等を用いてそれぞれの基板
の格子定数に対応したバッファ層あるいはグレーティッ
ドバッファ層を介することによっても同様の構造が作成
可能である。
用いた例を示したが、結晶成長が可能な他の材質の基
板、例えばＩｎＰやＩｎＡｓ等を用いてそれぞれの基板
の格子定数に対応したバッファ層あるいはグレーティッ
ドバッファ層を介することによっても同様の構造が作成
可能である。
【００２８】図５は本発明の第３実施例における膜構造
を模式的に示す図であり、基板１の材料に半絶縁性Ｉｎ
Ｐ（１００）を用い、バッファ層２をＩｎＰに格子整合
するＩｎ組成５２％のＩｎＡｌＡｓで作製した例であ
る。この構造では、上記第１，第２実施例とは異なりバ
ッファ層２は基板１に対して格子整合しており、バッフ
ァ層２にはなんら歪みは加わっていない。従って、Ｉｎ
ＧａＡｓチャネル層３に加わる歪みはチャネル層のＩｎ
組成のみによって決定することになり、チャネル層の歪
みの量を精密に規定できるという特徴を持つ。即ち、図
５（ａ）に示すように、ＩｎＧａＡｓチャネル層３のＩ
ｎ組成をバッファ層２より高い８０％とすることにより
チャネル層３には圧縮歪みが加わり、その膜厚に応じて
その歪み量が規定される。そして、ＩｎＡｌＡｓスペー
サ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡ
ｓキャップ層６はそのＩｎ組成をチャネル層３のそれよ
り低い例えば５０％とすることにより拡張歪みが与えら
れ、その膜厚をチャネル層３の圧縮歪み量に対して調整
することにより補償することができ、抵抗異方性を打ち
消すことができることになる。また、図５（ｂ）に示す
ように、ＩｎＧａＡｓチャネル層３のＩｎ組成をバッフ
ァ層２より低い５０％とすることによりチャネル層３に
は拡張歪みが加わり、その膜厚に応じてその歪み量が規
定される。そして、ＩｎＡｌＡｓスペーサ層４，ｎ−Ｉ
ｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６
はそのＩｎ組成をチャネル層３のそれより高い例えば６
０％とすることにより圧縮歪みが与えられ、その膜厚を
チャネル層３の拡張歪み量に対して調整することにより
補償することができ、抵抗異方性を打ち消すことができ
ることになる。
を模式的に示す図であり、基板１の材料に半絶縁性Ｉｎ
Ｐ（１００）を用い、バッファ層２をＩｎＰに格子整合
するＩｎ組成５２％のＩｎＡｌＡｓで作製した例であ
る。この構造では、上記第１，第２実施例とは異なりバ
ッファ層２は基板１に対して格子整合しており、バッフ
ァ層２にはなんら歪みは加わっていない。従って、Ｉｎ
ＧａＡｓチャネル層３に加わる歪みはチャネル層のＩｎ
組成のみによって決定することになり、チャネル層の歪
みの量を精密に規定できるという特徴を持つ。即ち、図
５（ａ）に示すように、ＩｎＧａＡｓチャネル層３のＩ
ｎ組成をバッファ層２より高い８０％とすることにより
チャネル層３には圧縮歪みが加わり、その膜厚に応じて
その歪み量が規定される。そして、ＩｎＡｌＡｓスペー
サ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡ
ｓキャップ層６はそのＩｎ組成をチャネル層３のそれよ
り低い例えば５０％とすることにより拡張歪みが与えら
れ、その膜厚をチャネル層３の圧縮歪み量に対して調整
することにより補償することができ、抵抗異方性を打ち
消すことができることになる。また、図５（ｂ）に示す
ように、ＩｎＧａＡｓチャネル層３のＩｎ組成をバッフ
ァ層２より低い５０％とすることによりチャネル層３に
は拡張歪みが加わり、その膜厚に応じてその歪み量が規
定される。そして、ＩｎＡｌＡｓスペーサ層４，ｎ−Ｉ
ｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６
はそのＩｎ組成をチャネル層３のそれより高い例えば６
０％とすることにより圧縮歪みが与えられ、その膜厚を
チャネル層３の拡張歪み量に対して調整することにより
補償することができ、抵抗異方性を打ち消すことができ
ることになる。
【図１】抵抗異方性を打ち消す膜構造を説明するために
供する図である。
供する図である。
【図２】図１においてＩｎＡｌＡｓドープ層の膜厚を変
化させたときの抵抗異方性を示す特性図である。
化させたときの抵抗異方性を示す特性図である。
【図３】本発明の第１実施例を用いたＨＥＭＴ素子の構
造模式図である。
造模式図である。
【図４】図（ａ），（ｂ）は本発明の第２実施例におけ
る膜構造の模式図である。
る膜構造の模式図である。
【図５】図（ａ），（ｂ）は本発明の第３実施例におけ
る膜構造の模式図である。
る膜構造の模式図である。
１ 基板 ２ バッファ層 ３ チャネル層 ４ スペーサ層 ５ ドープ層 ６ キャップ層 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−205326（ＪＰ，Ａ) 特開 平２−125434（ＪＰ，Ａ) 特開 昭61−3464（ＪＰ，Ａ) 特開 平２−192737（ＪＰ，Ａ) 特開 平４−298050（ＪＰ，Ａ) 特開 平４−332135（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 半導体基板上に形成された（１００）面
を結晶成長面とする半導体層が、電子が走行するチャネ
ル層と、電子を供給するドープ層とを有する電界効果ト
ランジスタにおいて、 チャネル層の材質は基板材質あるいは基板とチャネル層
との間に挟んだバッファ層の最表面の材質よりも格子定
数の大きな材質として該チャネル層には圧縮歪みが与え
られており、一方、チャネル層とドープ層との間に形成
されるスペーサ層あるいはドープ層の材質はチャネル層
より格子定数の小さな材質として該スペーサ層あるいは
ドープ層あるいはその双方の層には拡張歪みが与えられ
ており、さらに、この拡張歪みを与えられた層の膜厚
は、チャネル層に与えられた圧縮歪みをその拡張歪みに
て［０１１］軸方向の抵抗値と［０１−１］軸方向の抵
抗値がほぼ同一となるように補償する厚さに設定されて
いることを特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上に形成された（１００）面
を結晶成長面とする半導体層が、電子が走行するチャネ
ル層と、電子を供給するドープ層とを有する電界効果ト
ランジスタにおいて、 チャネル層の材質は基板材質あるいは基板とチャネル層
との間に挟んだバッファ層の最表面の材質よりも格子定
数の小さな材質として該チャネル層には拡張歪みが与え
られており、一方、チャネル層とドープ層との間に形成
されるスペーサ層あるいはドープ層の材質はチャネル層
より格子定数の大きな材質として該スペーサ層あるいは
ドープ層あるいはその双方の層には圧縮歪みが与えられ
ており、さらに、この圧縮歪みを与えられた層の膜厚
は、チャネル層に与えられた拡張歪みをその圧縮歪みに
て［０１１］軸方向の抵抗値と［０１−１］軸方向の抵
抗値がほぼ同一となるように補償する厚さに設定されて
いることを特徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06722792A JP3196297B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
| US08/035,754 US5367182A (en) | 1992-03-25 | 1993-03-24 | Compound semiconductor device for reducing the influence of resistance anisotropy on operating characteristics thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06722792A JP3196297B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275471A JPH05275471A (ja) | 1993-10-22 |
| JP3196297B2 true JP3196297B2 (ja) | 2001-08-06 |
Family
ID=13338821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06722792A Expired - Lifetime JP3196297B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196297B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100148153A1 (en) * | 2008-12-16 | 2010-06-17 | Hudait Mantu K | Group III-V devices with delta-doped layer under channel region |
-
1992
- 1992-03-25 JP JP06722792A patent/JP3196297B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275471A (ja) | 1993-10-22 |
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