JP3196298B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP3196298B2 JP3196298B2 JP06723592A JP6723592A JP3196298B2 JP 3196298 B2 JP3196298 B2 JP 3196298B2 JP 06723592 A JP06723592 A JP 06723592A JP 6723592 A JP6723592 A JP 6723592A JP 3196298 B2 JP3196298 B2 JP 3196298B2
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特に２次元に量子化された電子を用いる高電子移動度電
界効果トランジスタ（ＨＥＭＴ）の改善に関する。
特に２次元に量子化された電子を用いる高電子移動度電
界効果トランジスタ（ＨＥＭＴ）の改善に関する。
【０００２】
【従来の技術】高周波の増幅，高速スイッチング等の高
速動作に適したトランジスタとして、Ｓｉよりも高移動
度材料であるＧａＡｓ等の化合物半導体より構成され、
２次元電子ガス（２ＤＥＧ）層を用いるようにした高移
動度電界効果トランジスタ（ＨＥＭＴ）が知られてい
る。ＨＥＭＴは電子の走行する層（チャネル層）と電子
を供給する層（ドープ層）とを分離する点が特徴であ
り、電子はチャネル層とドープ層とのヘテロ界面に形成
される量子井戸に２次元電子ガスとして蓄積される。な
お、電子の散乱を防ぐために、チャネル層とドープ層と
の間にスペーサ層を挟む構造もある。
速動作に適したトランジスタとして、Ｓｉよりも高移動
度材料であるＧａＡｓ等の化合物半導体より構成され、
２次元電子ガス（２ＤＥＧ）層を用いるようにした高移
動度電界効果トランジスタ（ＨＥＭＴ）が知られてい
る。ＨＥＭＴは電子の走行する層（チャネル層）と電子
を供給する層（ドープ層）とを分離する点が特徴であ
り、電子はチャネル層とドープ層とのヘテロ界面に形成
される量子井戸に２次元電子ガスとして蓄積される。な
お、電子の散乱を防ぐために、チャネル層とドープ層と
の間にスペーサ層を挟む構造もある。
【０００３】また、ＧａＡｓ等の化合物半導体ではエッ
チング加工を行う場合、原子の結合状態の違いによって
［０１１］軸方向と［０１−１］軸方向とで異なる形状
にエッチングされるという性質があり、この結晶異方性
を利用してデバイスの使用目的に応じた素子形成を行う
ようにしている。例えば結晶異方性エッチングを行うこ
とにより窪んだ部分にゲート電極を形成しようとする場
合、［０１１］軸方向からながめた断面では溝の側面が
逆方向に傾斜（逆メサ）することから、［０１１］軸に
平行にゲート電極を形成する構造ではソース，ドレイン
電極を半導体層に極力接近させることができ、寄生抵抗
低減に有利となる。また、［０１−１］方向からながめ
た断面では順メサとなり電極頭部から半導体層を遠ざけ
ることができるため、絶縁耐圧の向上に有利な構造とな
る。このように用途に応じて特定の結晶軸方向に電極を
配置するようにしている。
チング加工を行う場合、原子の結合状態の違いによって
［０１１］軸方向と［０１−１］軸方向とで異なる形状
にエッチングされるという性質があり、この結晶異方性
を利用してデバイスの使用目的に応じた素子形成を行う
ようにしている。例えば結晶異方性エッチングを行うこ
とにより窪んだ部分にゲート電極を形成しようとする場
合、［０１１］軸方向からながめた断面では溝の側面が
逆方向に傾斜（逆メサ）することから、［０１１］軸に
平行にゲート電極を形成する構造ではソース，ドレイン
電極を半導体層に極力接近させることができ、寄生抵抗
低減に有利となる。また、［０１−１］方向からながめ
た断面では順メサとなり電極頭部から半導体層を遠ざけ
ることができるため、絶縁耐圧の向上に有利な構造とな
る。このように用途に応じて特定の結晶軸方向に電極を
配置するようにしている。
【０００４】そして、このＨＥＭＴをさらに高性能化す
るために、チャネル材料にＧａＡｓに比べ電子移動度の
高いＩｎＧａＡｓを用いた，Pseudomorphic ＨＥＭＴと
呼ばれる構造が提案されている。
るために、チャネル材料にＧａＡｓに比べ電子移動度の
高いＩｎＧａＡｓを用いた，Pseudomorphic ＨＥＭＴと
呼ばれる構造が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＧａＡ
ｓにＩｎを添加することにより電子移動度は確かに向上
されるが、格子定数が大きくなりＩｎＧａＡｓ層の結晶
格子に歪みが入ることが知られている。
ｓにＩｎを添加することにより電子移動度は確かに向上
されるが、格子定数が大きくなりＩｎＧａＡｓ層の結晶
格子に歪みが入ることが知られている。
【０００６】基板材料上に格子定数の異なる層を結晶成
長させると、結晶成長層に歪みが加わり、歪みによって
原子同士の結合が切れて転位が発生する。転位の発生す
る方向にはある一定の規則性があることが知られてお
り、たとえば文献“Journal ofCrystal Growth 111 (19
91) pp479-483”によれば、［１００］軸方向の結晶成
長の場合、結晶成長層が圧縮歪みを受けている場合には
［０１１］軸に沿った転位が優先的に発生し、逆に結晶
成長層が拡張歪みを受けている場合には［０１−１］軸
に沿った方向に優先的に転位が発生すると報告されてい
る。
長させると、結晶成長層に歪みが加わり、歪みによって
原子同士の結合が切れて転位が発生する。転位の発生す
る方向にはある一定の規則性があることが知られてお
り、たとえば文献“Journal ofCrystal Growth 111 (19
91) pp479-483”によれば、［１００］軸方向の結晶成
長の場合、結晶成長層が圧縮歪みを受けている場合には
［０１１］軸に沿った転位が優先的に発生し、逆に結晶
成長層が拡張歪みを受けている場合には［０１−１］軸
に沿った方向に優先的に転位が発生すると報告されてい
る。
【０００７】ここで、チャネル層内を走行する電子が転
位面を横切ると、散乱を受け、電子の移動度は低下す
る。また、ドープ層あるいはスペーサ層に存在する転位
面がチャネル層と接する部分では電子の蓄積量が局所的
に少なくなるため、転位面を横切る電子の流れは阻害さ
れる。これらの理由によりいずれの場合でも抵抗の増大
が招来される。従って、歪みのある結晶層において特定
の結晶軸方向に優先的に転位が発生していると、抵抗が
結晶軸によって異なる現象すなわち抵抗異方性が発生す
る。従来技術では、抵抗異方性に注意を払うことなく素
子を形成するか、あるいはこの抵抗異方性の発生する結
晶軸の方向は結晶成長層の構造により一義的に決まるも
のとして素子を設計していた。
位面を横切ると、散乱を受け、電子の移動度は低下す
る。また、ドープ層あるいはスペーサ層に存在する転位
面がチャネル層と接する部分では電子の蓄積量が局所的
に少なくなるため、転位面を横切る電子の流れは阻害さ
れる。これらの理由によりいずれの場合でも抵抗の増大
が招来される。従って、歪みのある結晶層において特定
の結晶軸方向に優先的に転位が発生していると、抵抗が
結晶軸によって異なる現象すなわち抵抗異方性が発生す
る。従来技術では、抵抗異方性に注意を払うことなく素
子を形成するか、あるいはこの抵抗異方性の発生する結
晶軸の方向は結晶成長層の構造により一義的に決まるも
のとして素子を設計していた。
【０００８】本発明は、従来技術では結晶成長層の構造
によって一義的に決まるものとして考えられていた抵抗
の異方性を、デバイスの用途に応じて積極的に制御する
ようにして、抵抗異方性にともなう素子性能の劣化の影
響を抑えることのできる電界効果トランジスタを提供す
ることを目的とする。
によって一義的に決まるものとして考えられていた抵抗
の異方性を、デバイスの用途に応じて積極的に制御する
ようにして、抵抗異方性にともなう素子性能の劣化の影
響を抑えることのできる電界効果トランジスタを提供す
ることを目的とする。
【０００９】
【発明の概要】そこで、本発明者らは結晶成長層に歪み
が入ったときに優先的に発生する転位の方向が歪みの方
向に応じて異なる，即ち歪みの方向が圧縮の場合と拡張
の場合とでは９０゜異なることに着目し、チャネル層
と、スペーサ層あるいはドープ層とに互いに逆方向の歪
みが加わるように素子を設計するようにして圧縮歪みが
加わる層と拡張歪みが加わる層との膜厚の比率を調節
し、それにより抵抗異方性を制御することを検討した。
が入ったときに優先的に発生する転位の方向が歪みの方
向に応じて異なる，即ち歪みの方向が圧縮の場合と拡張
の場合とでは９０゜異なることに着目し、チャネル層
と、スペーサ層あるいはドープ層とに互いに逆方向の歪
みが加わるように素子を設計するようにして圧縮歪みが
加わる層と拡張歪みが加わる層との膜厚の比率を調節
し、それにより抵抗異方性を制御することを検討した。
【００１０】すなわち、本発明は、歪みの加わった結晶
成長層を持つＨＥＭＴにおいて、チャネル層とスペーサ
層あるいはドープ層とを互いに反対方向の歪みを持つよ
うに形成し、材料や組成を選定して全体としての歪み量
を調節することにより抵抗異方性が生ずる結晶軸方向を
任意に制御し、抵抗の低い軸方向に沿ってソース，ゲー
ト，ドレイン電極を配置することにより、転位による散
乱の影響を最小限にして所望の結晶軸方向に電極を配置
した素子を形成するものである。
成長層を持つＨＥＭＴにおいて、チャネル層とスペーサ
層あるいはドープ層とを互いに反対方向の歪みを持つよ
うに形成し、材料や組成を選定して全体としての歪み量
を調節することにより抵抗異方性が生ずる結晶軸方向を
任意に制御し、抵抗の低い軸方向に沿ってソース，ゲー
ト，ドレイン電極を配置することにより、転位による散
乱の影響を最小限にして所望の結晶軸方向に電極を配置
した素子を形成するものである。
【００１１】具体的には、半導体基板上に形成された
（１００）面を結晶成長面とする半導体層が、電子が走
行するチャネル層と、電子を供給するドープ層とを有す
る電界効果トランジスタにおいて、チャネル層の材質を
基板材質あるいは基板とチャネル層との間に挟んだバッ
ファ層の最表面の材質よりも格子定数の大きな材質とし
てチャネル層に圧縮歪みを与え、スペーサ層あるいはド
ープ層の材質をチャネル層より格子定数の小さな材質と
してスペーサ層あるいはドープ層あるいはその双方の層
に拡張歪みを与えた構造であって、スペーサ層あるいは
ドープ層が薄く［０１１］軸方向の抵抗が［０１−１］
軸方向の抵抗に比べて小さい場合には、ソース，ゲー
ト，ドレイン電極が順に［０１１］軸ないしはこれにほ
ぼ沿う方向に配置されており、スペーサ層あるいはドー
プ層が厚く［０１−１］軸方向の抵抗が［０１１］軸方
向の抵抗に比べて小さい場合には、ソース，ゲート，ド
レイン電極が順に［０１−１］軸ないしはこれにほぼ沿
う方向に配置されていることを特徴とする。
（１００）面を結晶成長面とする半導体層が、電子が走
行するチャネル層と、電子を供給するドープ層とを有す
る電界効果トランジスタにおいて、チャネル層の材質を
基板材質あるいは基板とチャネル層との間に挟んだバッ
ファ層の最表面の材質よりも格子定数の大きな材質とし
てチャネル層に圧縮歪みを与え、スペーサ層あるいはド
ープ層の材質をチャネル層より格子定数の小さな材質と
してスペーサ層あるいはドープ層あるいはその双方の層
に拡張歪みを与えた構造であって、スペーサ層あるいは
ドープ層が薄く［０１１］軸方向の抵抗が［０１−１］
軸方向の抵抗に比べて小さい場合には、ソース，ゲー
ト，ドレイン電極が順に［０１１］軸ないしはこれにほ
ぼ沿う方向に配置されており、スペーサ層あるいはドー
プ層が厚く［０１−１］軸方向の抵抗が［０１１］軸方
向の抵抗に比べて小さい場合には、ソース，ゲート，ド
レイン電極が順に［０１−１］軸ないしはこれにほぼ沿
う方向に配置されていることを特徴とする。
【００１２】また、半導体基板上に形成された（１０
０）面を結晶成長面とする半導体層が、電子が走行する
チャネル層と、電子を供給するドープ層とを有する電界
効果トランジスタにおいて、チャネル層の材質を基板材
質あるいは基板とチャネル層との間に挟んだバッファ層
の最表面の材質よりも格子定数の小さな材質としてチャ
ネル層に拡張歪みを与え、スペーサ層あるいはドープ層
の材質をチャネル層より格子定数の大きな材質としてス
ペーサ層あるいはドープ層あるいはその双方の層に圧縮
歪みを与えた構造であって、スペーサ層あるいはドープ
層が薄く［０１−１］軸方向の抵抗が［０１１］軸方向
の抵抗に比べて小さい場合には、ソース，ゲート，ドレ
イン電極が順に［０１−１］軸ないしはこれにほぼ沿う
方向に配置されており、スペーサ層あるいはドープ層が
厚く［０１１］軸方向の抵抗が［０１−１］軸方向の抵
抗に比べて小さい場合には、ソース，ゲート，ドレイン
電極が順に［０１１］軸ないしはこれにほぼ沿う方向に
配置されていることを特徴とする。
０）面を結晶成長面とする半導体層が、電子が走行する
チャネル層と、電子を供給するドープ層とを有する電界
効果トランジスタにおいて、チャネル層の材質を基板材
質あるいは基板とチャネル層との間に挟んだバッファ層
の最表面の材質よりも格子定数の小さな材質としてチャ
ネル層に拡張歪みを与え、スペーサ層あるいはドープ層
の材質をチャネル層より格子定数の大きな材質としてス
ペーサ層あるいはドープ層あるいはその双方の層に圧縮
歪みを与えた構造であって、スペーサ層あるいはドープ
層が薄く［０１−１］軸方向の抵抗が［０１１］軸方向
の抵抗に比べて小さい場合には、ソース，ゲート，ドレ
イン電極が順に［０１−１］軸ないしはこれにほぼ沿う
方向に配置されており、スペーサ層あるいはドープ層が
厚く［０１１］軸方向の抵抗が［０１−１］軸方向の抵
抗に比べて小さい場合には、ソース，ゲート，ドレイン
電極が順に［０１１］軸ないしはこれにほぼ沿う方向に
配置されていることを特徴とする。
【００１３】以上により、基板材質，バッファ層，チャ
ネル層，ドープ層の材質、組成等を適宜選択することに
より歪みに起因する抵抗異方性が制御できる。また、抵
抗異方性に伴う素子性能の劣化の影響は、抵抗の小さく
なる軸方向に沿ってソース，ゲート，ドレイン各電極を
配置することにより防ぐことができる。
ネル層，ドープ層の材質、組成等を適宜選択することに
より歪みに起因する抵抗異方性が制御できる。また、抵
抗異方性に伴う素子性能の劣化の影響は、抵抗の小さく
なる軸方向に沿ってソース，ゲート，ドレイン各電極を
配置することにより防ぐことができる。
【００１４】すなわち、用途に応じて所望の結晶軸方向
に電極が配置された素子を形成する場合、本発明によれ
ば、素子性能に与える影響が最小限になるようにその抵
抗異方性を制御することが可能となる。
に電極が配置された素子を形成する場合、本発明によれ
ば、素子性能に与える影響が最小限になるようにその抵
抗異方性を制御することが可能となる。
【００１５】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１は本発明の構造の一例を示す構造図であ
る。以下、図１に示した構造を例にあげて、その抵抗異
方性の制御方法について説明する。
明する。図１は本発明の構造の一例を示す構造図であ
る。以下、図１に示した構造を例にあげて、その抵抗異
方性の制御方法について説明する。
【００１６】まず、図１に示すように半絶縁性のＧａＡ
ｓ（１００）基板１上に、ＭＢＥ法等を用いて順次、Ｉ
ｎＡｌＡｓバッファ層２，ＩｎＧａＡｓチャネル層３，
ＩｎＡｌＡｓスペーサ層４，ｎ型のＩｎＡｌＡｓドープ
層５およびｎ型ＩｎＧａＡｓキャップ層６を結晶成長さ
せる。本例では各層の条件を、ＩｎＡｌＡｓバッファ層
２はＩｎ組成８０％で２μｍ、ＩｎＧａＡｓチャネル層
３はＩｎ組成８０％で４０ｎｍ、ＩｎＡｌＡｓスペーサ
層４はＩｎ組成６５％で５ｎｍ、ＩｎＡｌＡｓドープ層
５はＩｎ組成６５％で５〜４０ｎｍ、ＩｎＧａＡｓキャ
ップ層６はＩｎ組成６５％で５ｎｍとし、ドープ層５と
キャップ層６の不純物密度は２×１０18cm-3としてい
る。この構成によりＩｎＧａＡｓチャネル層３内部のＩ
ｎＡｌＡｓスペーサ層４界面側に２次元電子ガスが生成
される。なお、スペーサ層４はドープ層５に添加したｎ
型不純物と２次元電子ガスとの空間的分離を大きくして
移動度を高くする役割をもち、キャップ層６はドープ層
５が酸化するのを防ぐ役割をもっている。
ｓ（１００）基板１上に、ＭＢＥ法等を用いて順次、Ｉ
ｎＡｌＡｓバッファ層２，ＩｎＧａＡｓチャネル層３，
ＩｎＡｌＡｓスペーサ層４，ｎ型のＩｎＡｌＡｓドープ
層５およびｎ型ＩｎＧａＡｓキャップ層６を結晶成長さ
せる。本例では各層の条件を、ＩｎＡｌＡｓバッファ層
２はＩｎ組成８０％で２μｍ、ＩｎＧａＡｓチャネル層
３はＩｎ組成８０％で４０ｎｍ、ＩｎＡｌＡｓスペーサ
層４はＩｎ組成６５％で５ｎｍ、ＩｎＡｌＡｓドープ層
５はＩｎ組成６５％で５〜４０ｎｍ、ＩｎＧａＡｓキャ
ップ層６はＩｎ組成６５％で５ｎｍとし、ドープ層５と
キャップ層６の不純物密度は２×１０18cm-3としてい
る。この構成によりＩｎＧａＡｓチャネル層３内部のＩ
ｎＡｌＡｓスペーサ層４界面側に２次元電子ガスが生成
される。なお、スペーサ層４はドープ層５に添加したｎ
型不純物と２次元電子ガスとの空間的分離を大きくして
移動度を高くする役割をもち、キャップ層６はドープ層
５が酸化するのを防ぐ役割をもっている。
【００１７】一般にＩｎＡｌＡｓとＩｎＧａＡｓはＩｎ
組成が同じ場合格子定数はほぼ等しく、Ｉｎ組成が大き
くなるに従ってＧａＡｓよりも格子定数が大きくなる性
質がある。図１の構造ではチャネル層３はＩｎＧａＡｓ
（Ｉｎ組成８０％）を用いて作成しており、バッファ層
２を介しているもののチャネル層３内には圧縮歪みが残
留している。一方、スペーサ層４，ドープ層５，キャッ
プ層６はいずれもＩｎ組成６５％のＩｎＧａＡｓおよび
ＩｎＡｌＡｓを用いているためこれらの層内にはチャネ
ル層３に対して拡張歪みが加わる。
組成が同じ場合格子定数はほぼ等しく、Ｉｎ組成が大き
くなるに従ってＧａＡｓよりも格子定数が大きくなる性
質がある。図１の構造ではチャネル層３はＩｎＧａＡｓ
（Ｉｎ組成８０％）を用いて作成しており、バッファ層
２を介しているもののチャネル層３内には圧縮歪みが残
留している。一方、スペーサ層４，ドープ層５，キャッ
プ層６はいずれもＩｎ組成６５％のＩｎＧａＡｓおよび
ＩｎＡｌＡｓを用いているためこれらの層内にはチャネ
ル層３に対して拡張歪みが加わる。
【００１８】この構造においてＩｎＡｌＡｓドープ層５
の膜厚を変化させ、［０１１］軸方向の抵抗Ｒ[011] と
［０１−１］軸方向の抵抗Ｒ[01-1]とを測定し、両者の
比をとったものを図２に示す。
の膜厚を変化させ、［０１１］軸方向の抵抗Ｒ[011] と
［０１−１］軸方向の抵抗Ｒ[01-1]とを測定し、両者の
比をとったものを図２に示す。
【００１９】図２よりドープ層５が１０ｎｍ以下（すな
わちスペーサ＋ドープ＋キャップ層２０ｎｍ以下）の場
合では、［０１１］軸方向の抵抗Ｒ[011] と［０１−
１］軸方向の抵抗Ｒ[01-1]とを比較すると、Ｒ[011] ＜
Ｒ[01-1]であるが、ドープ層厚さがそれ以上の場合には
異方性を持つ方向が入れ替わり、Ｒ[011] ＞Ｒ[01-1]と
なる。
わちスペーサ＋ドープ＋キャップ層２０ｎｍ以下）の場
合では、［０１１］軸方向の抵抗Ｒ[011] と［０１−
１］軸方向の抵抗Ｒ[01-1]とを比較すると、Ｒ[011] ＜
Ｒ[01-1]であるが、ドープ層厚さがそれ以上の場合には
異方性を持つ方向が入れ替わり、Ｒ[011] ＞Ｒ[01-1]と
なる。
【００２０】すなわち素子全体に加わる歪みが、圧縮歪
みの方が主となる場合にはＲ[011]＜Ｒ[01-1]である
が、拡張歪みの方が主となる場合にはＲ[011] ＞Ｒ[01-
1]であり、圧縮歪みと拡張歪みとの量を調整することに
より抵抗の低くなる結晶軸の方向を制御できることがわ
かる。
みの方が主となる場合にはＲ[011]＜Ｒ[01-1]である
が、拡張歪みの方が主となる場合にはＲ[011] ＞Ｒ[01-
1]であり、圧縮歪みと拡張歪みとの量を調整することに
より抵抗の低くなる結晶軸の方向を制御できることがわ
かる。
【００２１】従って、［０１１］軸方向に沿ってソー
ス，ゲート，ドレイン電極を順に配置したい場合にはＲ
[011] が小さくなる条件，即ちドープ層を１０ｎｍ以下
に形成すればよく、この場合、表面層を異方性エッチン
グしていわゆるリセスゲートを形成した場合、ゲート電
極の幅方向が［０１−１］軸と平行となるためエッチン
グ断面は順メサとなり絶縁耐圧に優れた構造とすること
ができる。一方、［０１−１］軸方向に沿ってソース，
ゲート，ドレイン電極を順に配置したい場合にはＲ[01-
1]が小さくなる条件，即ちドープ層を１０ｎｍ以上に形
成すればよく、この場合リセスゲートのエッチング断面
は逆メサとなって寄生抵抗軽減に効果がある構造にする
ことができる。
ス，ゲート，ドレイン電極を順に配置したい場合にはＲ
[011] が小さくなる条件，即ちドープ層を１０ｎｍ以下
に形成すればよく、この場合、表面層を異方性エッチン
グしていわゆるリセスゲートを形成した場合、ゲート電
極の幅方向が［０１−１］軸と平行となるためエッチン
グ断面は順メサとなり絶縁耐圧に優れた構造とすること
ができる。一方、［０１−１］軸方向に沿ってソース，
ゲート，ドレイン電極を順に配置したい場合にはＲ[01-
1]が小さくなる条件，即ちドープ層を１０ｎｍ以上に形
成すればよく、この場合リセスゲートのエッチング断面
は逆メサとなって寄生抵抗軽減に効果がある構造にする
ことができる。
【００２２】図３に図１に示す構造を実際にＨＥＭＴに
適用した第１実施例を示す。半導体各層の構成は図１に
示したものと同じであり、半絶縁性ＧａＡｓ（１００）
基板１上にＭＢＥ法を用いて、ＩｎＡｌＡｓバッファ層
２，ＩｎＧａＡｓチャネル層３（以上Ｉｎ組成８０
％）、およびＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌ
Ａｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６（以上
Ｉｎ組成６５％）を順次積み重ねた構造をとる。
適用した第１実施例を示す。半導体各層の構成は図１に
示したものと同じであり、半絶縁性ＧａＡｓ（１００）
基板１上にＭＢＥ法を用いて、ＩｎＡｌＡｓバッファ層
２，ＩｎＧａＡｓチャネル層３（以上Ｉｎ組成８０
％）、およびＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌ
Ａｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層６（以上
Ｉｎ組成６５％）を順次積み重ねた構造をとる。
【００２３】ドープ層５を例えば５ｎｍと薄くした場合
には、素子全体に加わる歪みは圧縮歪みが主となること
から抵抗異方性はＲ[011] ＜Ｒ[01-1]となる。この半導
体基板を用いてＨＥＭＴ素子を形成する場合、ソース電
極７，ゲート電極８，ドレイン電極９を抵抗の小さい
［０１１］軸方向に沿って順に配置すれば抵抗異方性の
影響は最小限に抑えることができる。しかも、ゲート電
極８をキャップ層６のエッチング除去した溝内に形成し
たいわゆるリセスゲート構造にした場合、エッチング断
面は図３（ａ）に示すように順メサ形状となり絶縁耐圧
に優れた構造とすることができる。
には、素子全体に加わる歪みは圧縮歪みが主となること
から抵抗異方性はＲ[011] ＜Ｒ[01-1]となる。この半導
体基板を用いてＨＥＭＴ素子を形成する場合、ソース電
極７，ゲート電極８，ドレイン電極９を抵抗の小さい
［０１１］軸方向に沿って順に配置すれば抵抗異方性の
影響は最小限に抑えることができる。しかも、ゲート電
極８をキャップ層６のエッチング除去した溝内に形成し
たいわゆるリセスゲート構造にした場合、エッチング断
面は図３（ａ）に示すように順メサ形状となり絶縁耐圧
に優れた構造とすることができる。
【００２４】逆にドープ層５を例えば３０ｎｍと厚くし
た場合には、素子全体に加わる歪みは拡張歪みが主とな
り抵抗異方性はＲ[011] ＞Ｒ[01-1]となる。従ってＨＥ
ＭＴ素子を形成する場合には、ソース電極７，ゲート電
極８，ドレイン電極９を抵抗の小さい［０１−１］軸方
向に沿って配置すればよく、リセスゲートを形成した場
合のエッチング断面は図３（ｂ）に示すように逆メサと
なり寄生抵抗軽減に有利な構造となる。なお、この場合
のエッチング深さは２０ｎｍ以下とし、ゲート電極直下
のスペーサ層とドープ層との合計が２０ｎｍ以上となる
ようにする。
た場合には、素子全体に加わる歪みは拡張歪みが主とな
り抵抗異方性はＲ[011] ＞Ｒ[01-1]となる。従ってＨＥ
ＭＴ素子を形成する場合には、ソース電極７，ゲート電
極８，ドレイン電極９を抵抗の小さい［０１−１］軸方
向に沿って配置すればよく、リセスゲートを形成した場
合のエッチング断面は図３（ｂ）に示すように逆メサと
なり寄生抵抗軽減に有利な構造となる。なお、この場合
のエッチング深さは２０ｎｍ以下とし、ゲート電極直下
のスペーサ層とドープ層との合計が２０ｎｍ以上となる
ようにする。
【００２５】さらに、電子の走行する２次元電子ガスは
Ｉｎ組成８０％とＩｎ組成比の高いＩｎＧａＡｓチャネ
ル層３に生成されることから、その電子移動度はより高
く、しかもキャリア供給側のドープ層５等はＩｎ組成６
５％としてチャネル層３とのバンド不連続量を大きく保
つことにより、２次元電子ガスの電子密度を大きく保つ
ことができる。
Ｉｎ組成８０％とＩｎ組成比の高いＩｎＧａＡｓチャネ
ル層３に生成されることから、その電子移動度はより高
く、しかもキャリア供給側のドープ層５等はＩｎ組成６
５％としてチャネル層３とのバンド不連続量を大きく保
つことにより、２次元電子ガスの電子密度を大きく保つ
ことができる。
【００２６】なお、上記第１実施例ではＧａＡｓ基板１
上に直接Ｉｎ組成８０％のＩｎＡｌＡｓバッファ層を形
成する構造としたが、チャネル層３とスペーサ層４ある
いはドープ層５とに互いに逆方向の歪みを加えることに
より素子全体としての抵抗異方性が制御できればよく、
他にもいくつかの実施例が考えられる。
上に直接Ｉｎ組成８０％のＩｎＡｌＡｓバッファ層を形
成する構造としたが、チャネル層３とスペーサ層４ある
いはドープ層５とに互いに逆方向の歪みを加えることに
より素子全体としての抵抗異方性が制御できればよく、
他にもいくつかの実施例が考えられる。
【００２７】図４は本発明の第２実施例における膜構造
を模式的に示す図であり、半絶縁性ＧａＡｓ（１００）
基板１上に形成するバッファ層２としてＩｎ組成を０％
から徐々に増やしてゆくいわゆるグレーティッドバッフ
ァ層を用いている。この構造では、グレーティッドバッ
ファ層２の最表面でのＩｎ組成とチャネル層３のＩｎ組
成とを変えることにより、チャネル層３に加わる歪みの
量，歪みの方向をより幅広く調整できるという特徴を持
つ。図４に示す構造ではチャネル層３に加える歪みを圧
縮歪みとして、ＩｎＡｌＡｓグレーティッドバッファ層
２の最表面でのＩｎ組成を７０％，ＩｎＧａＡｓチャネ
ル層３のＩｎ組成を８０％とし、さらに上層のＩｎＡｌ
Ａｓスペーサ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−
ＩｎＧａＡｓキャップ層６はＩｎ組成を６５％として拡
張歪みを与えるようにしている。本実施例においても上
記第１実施例と同様にチャネル層３の圧縮歪み量とキャ
リア供給側のスペーサ，ドープ，キャップ層の拡張歪み
量との関係を制御すれば、抵抗異方性が制御でき、用途
に応じた素子設計が可能となる。
を模式的に示す図であり、半絶縁性ＧａＡｓ（１００）
基板１上に形成するバッファ層２としてＩｎ組成を０％
から徐々に増やしてゆくいわゆるグレーティッドバッフ
ァ層を用いている。この構造では、グレーティッドバッ
ファ層２の最表面でのＩｎ組成とチャネル層３のＩｎ組
成とを変えることにより、チャネル層３に加わる歪みの
量，歪みの方向をより幅広く調整できるという特徴を持
つ。図４に示す構造ではチャネル層３に加える歪みを圧
縮歪みとして、ＩｎＡｌＡｓグレーティッドバッファ層
２の最表面でのＩｎ組成を７０％，ＩｎＧａＡｓチャネ
ル層３のＩｎ組成を８０％とし、さらに上層のＩｎＡｌ
Ａｓスペーサ層４，ｎ−ＩｎＡｌＡｓドープ層５，ｎ−
ＩｎＧａＡｓキャップ層６はＩｎ組成を６５％として拡
張歪みを与えるようにしている。本実施例においても上
記第１実施例と同様にチャネル層３の圧縮歪み量とキャ
リア供給側のスペーサ，ドープ，キャップ層の拡張歪み
量との関係を制御すれば、抵抗異方性が制御でき、用途
に応じた素子設計が可能となる。
【００２８】以上の実施例では基板の材質にＧａＡｓを
用いた例を示したが、結晶成長が可能な他の材質の基
板、例えばＩｎＰやＩｎＡｓ等を用いてそれぞれの基板
の格子定数に対応したバッファ層あるいはグレーティッ
ドバッファ層を介することによっても同様の構造が作成
可能である。
用いた例を示したが、結晶成長が可能な他の材質の基
板、例えばＩｎＰやＩｎＡｓ等を用いてそれぞれの基板
の格子定数に対応したバッファ層あるいはグレーティッ
ドバッファ層を介することによっても同様の構造が作成
可能である。
【００２９】図５は本発明の第３実施例における膜構造
を模式的に示す図であり、基板１の材料に半絶縁性Ｉｎ
Ｐ（１００）を用い、バッファ層２をＩｎＰに格子整合
するＩｎ組成５２％のＩｎＡｌＡｓで作製した例であ
る。この構造では、上記第１，第２実施例とは異なりバ
ッファ層２は基板１に対して格子整合しており、バッフ
ァ層２にはなんら歪みは加わっていない。従って、Ｉｎ
ＧａＡｓチャネル層３に加わる歪みはチャネル層のＩｎ
組成のみによって決定することになり、チャネル層の歪
みの量を精密に規定できるという特徴を持つ。即ち、Ｉ
ｎＧａＡｓチャネル層３のＩｎ組成をバッファ層２より
高い８０％とすることによりチャネル層３には圧縮歪み
が加わり、その膜厚に応じてその歪み量を制御できる。
一方、ＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓド
ープ層５，ｎ−ＩｎＧａＡｓキャップ層６はそのＩｎ組
成をチャネル層３のそれより低い例えば５０％とするこ
とにより拡張歪みが与えられ、その膜厚をチャネル層３
の圧縮歪み量に対して調整することにより圧縮歪み量に
対する拡張歪み量が制御でき、抵抗異方性が制御できる
ことになる。
を模式的に示す図であり、基板１の材料に半絶縁性Ｉｎ
Ｐ（１００）を用い、バッファ層２をＩｎＰに格子整合
するＩｎ組成５２％のＩｎＡｌＡｓで作製した例であ
る。この構造では、上記第１，第２実施例とは異なりバ
ッファ層２は基板１に対して格子整合しており、バッフ
ァ層２にはなんら歪みは加わっていない。従って、Ｉｎ
ＧａＡｓチャネル層３に加わる歪みはチャネル層のＩｎ
組成のみによって決定することになり、チャネル層の歪
みの量を精密に規定できるという特徴を持つ。即ち、Ｉ
ｎＧａＡｓチャネル層３のＩｎ組成をバッファ層２より
高い８０％とすることによりチャネル層３には圧縮歪み
が加わり、その膜厚に応じてその歪み量を制御できる。
一方、ＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓド
ープ層５，ｎ−ＩｎＧａＡｓキャップ層６はそのＩｎ組
成をチャネル層３のそれより低い例えば５０％とするこ
とにより拡張歪みが与えられ、その膜厚をチャネル層３
の圧縮歪み量に対して調整することにより圧縮歪み量に
対する拡張歪み量が制御でき、抵抗異方性が制御できる
ことになる。
【００３０】また、図６に示すのは本発明の第４実施例
における膜構造の模式図である。基板１の材料およびバ
ッファ層２については上記第３実施例と同じであるが、
第４実施例ではチャネル層３に拡張歪みが、ドープ層５
には圧縮歪みがそれぞれ加わるように、ＩｎＧａＡｓチ
ャネル層３のＩｎ組成はバッファ層２のそれより低い５
０％とし、さらには、ＩｎＡｌＡｓスペーサ層４，ｎ−
ＩｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層
６のＩｎ組成はチャネル層３のそれより高い例えば６０
％としている。従って、ドープ層５の膜厚を変えた場合
の抵抗の小さくなる軸方向は上述した第１〜第３実施例
とは９０゜入れ替わり、ドープ層５が薄いときにＲ[01
1] ＞Ｒ[01-1]、ドープ層５が厚いときにＲ[011] ＜Ｒ
[01-1]となる。このため、図３（ａ），（ｂ）に示すよ
うに実際にＨＥＭＴ素子を作製する場合は、用途に応じ
てリセスゲートのエッチング形状を逆メサ形状としたい
ときにはドープ層５を薄く、一方、順メサ形状としたい
ときにはドープ層５を厚くするというように、上記第１
実施例で説明した場合と逆の形状とすることにより、用
途に応じた素子を形成する場合、素子性能に与える影響
が最小限になるようにその抵抗異方性が制御可能であ
る。
における膜構造の模式図である。基板１の材料およびバ
ッファ層２については上記第３実施例と同じであるが、
第４実施例ではチャネル層３に拡張歪みが、ドープ層５
には圧縮歪みがそれぞれ加わるように、ＩｎＧａＡｓチ
ャネル層３のＩｎ組成はバッファ層２のそれより低い５
０％とし、さらには、ＩｎＡｌＡｓスペーサ層４，ｎ−
ＩｎＡｌＡｓドープ層５，ｎ−ＩｎＧａＡｓキャップ層
６のＩｎ組成はチャネル層３のそれより高い例えば６０
％としている。従って、ドープ層５の膜厚を変えた場合
の抵抗の小さくなる軸方向は上述した第１〜第３実施例
とは９０゜入れ替わり、ドープ層５が薄いときにＲ[01
1] ＞Ｒ[01-1]、ドープ層５が厚いときにＲ[011] ＜Ｒ
[01-1]となる。このため、図３（ａ），（ｂ）に示すよ
うに実際にＨＥＭＴ素子を作製する場合は、用途に応じ
てリセスゲートのエッチング形状を逆メサ形状としたい
ときにはドープ層５を薄く、一方、順メサ形状としたい
ときにはドープ層５を厚くするというように、上記第１
実施例で説明した場合と逆の形状とすることにより、用
途に応じた素子を形成する場合、素子性能に与える影響
が最小限になるようにその抵抗異方性が制御可能であ
る。
【００３１】なお、上記第４実施例に相当する構造はＩ
ｎＰ基板に限定するものでは当然なく、例えばＧａＡｓ
基板上にグレーティッドバッファ層を介してでも作製可
能であることはいうまでもない。
ｎＰ基板に限定するものでは当然なく、例えばＧａＡｓ
基板上にグレーティッドバッファ層を介してでも作製可
能であることはいうまでもない。
【図面の簡単な説明】
【図１】抵抗異方性を確認するための試料の構造および
エッチング形状を説明するために供する図である。
エッチング形状を説明するために供する図である。
【図２】図１においてＩｎＡｌＡｓドープ層の膜厚を変
化させたときの抵抗異方性を示す特性図である。
化させたときの抵抗異方性を示す特性図である。
【図３】本発明の第１実施例を用いたＨＥＭＴ素子の構
造模式図である。
造模式図である。
【図４】本発明の第２実施例における膜構造の模式図で
ある。
ある。
【図５】本発明の第３実施例における膜構造の模式図で
ある。
ある。
【図６】本発明の第４実施例における膜構造の模式図で
ある。
ある。
１ 基板 ２ バッファ層 ３ チャネル層 ４ スペーサ層 ５ ドープ層 ６ キャップ層 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−205326（ＪＰ，Ａ) 特開 平２−125434（ＪＰ，Ａ) 特開 平２−192737（ＪＰ，Ａ) 特開 昭61−3464（ＪＰ，Ａ) 特開 平１−158779（ＪＰ，Ａ) 特開 昭61−210675（ＪＰ，Ａ) 特開 平４−206739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 半導体基板上に形成された（１００）面
を結晶成長面とする半導体層が、電子が走行するチャネ
ル層と、電子を供給するドープ層とを有する電界効果ト
ランジスタにおいて、 チャネル層の材質を基板材質あるいは基板とチャネル層
との間に挟んだバッファ層の最表面の材質よりも格子定
数の大きな材質としてチャネル層に圧縮歪みを与え、ス
ペーサ層あるいはドープ層の材質をチャネル層より格子
定数の小さな材質としてスペーサ層あるいはドープ層あ
るいはその双方の層に拡張歪みを与えた構造であって、 スペーサ層あるいはドープ層が薄く［０１１］軸方向の
抵抗が［０１−１］軸方向の抵抗に比べて小さい場合に
は、ソース，ゲート，ドレイン電極が順に［０１１］軸
ないしはこれにほぼ沿う方向に配置されており、 スペーサ層あるいはドープ層が厚く［０１−１］軸方向
の抵抗が［０１１］軸方向の抵抗に比べて小さい場合に
は、ソース，ゲート，ドレイン電極が順に［０１−１］
軸ないしはこれにほぼ沿う方向に配置されていることを
特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上に形成された（１００）面
を結晶成長面とする半導体層が、電子が走行するチャネ
ル層と、電子を供給するドープ層とを有する電界効果ト
ランジスタにおいて、 チャネル層の材質を基板材質あるいは基板とチャネル層
との間に挟んだバッファ層の最表面の材質よりも格子定
数の小さな材質としてチャネル層に拡張歪みを与え、ス
ペーサ層あるいはドープ層の材質をチャネル層より格子
定数の大きな材質としてスペーサ層あるいはドープ層あ
るいはその双方の層に圧縮歪みを与えた構造であって、 スペーサ層あるいはドープ層が薄く［０１−１］軸方向
の抵抗が［０１１］軸方向の抵抗に比べて小さい場合に
は、ソース，ゲート，ドレイン電極が順に［０１−１］
軸ないしはこれにほぼ沿う方向に配置されており、 スペーサ層あるいはドープ層が厚く［０１１］軸方向の
抵抗が［０１−１］軸方向の抵抗に比べて小さい場合に
は、ソース，ゲート，ドレイン電極が順に［０１１］軸
ないしはこれにほぼ沿う方向に配置されていることを特
徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06723592A JP3196298B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
| US08/035,754 US5367182A (en) | 1992-03-25 | 1993-03-24 | Compound semiconductor device for reducing the influence of resistance anisotropy on operating characteristics thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06723592A JP3196298B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275472A JPH05275472A (ja) | 1993-10-22 |
| JP3196298B2 true JP3196298B2 (ja) | 2001-08-06 |
Family
ID=13339056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06723592A Expired - Lifetime JP3196298B2 (ja) | 1992-03-25 | 1992-03-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196298B2 (ja) |
-
1992
- 1992-03-25 JP JP06723592A patent/JP3196298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275472A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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