KR20110051271A - 델타 도핑된 영역을 갖는 디바이스 및 트랜지스터 - Google Patents
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Abstract
Ⅲ-Ⅴ 족 재료 디바이스는 채널 영역 아래에 델타 도핑된 영역을 갖는다. 이로써, 게이트와 채널 영역 간의 거리가 작아짐으로써 디바이스의 성능이 개선될 수 있다.
Description
대부분의 집적 회로는 요즘 실리콘, 주기율표의 Ⅳ 족 원소를 기초로 하고 있다. 갈륨 아세나이드(GaAs), 인듐 안티몬나이드(InSb), 인듐 포스파이드(InP) 및 인듐 갈륨 아세나이드(InGaAs)와 같은 Ⅲ-Ⅴ족 원소 성분들은 실리콘보다 높은 전자 이동도 및 포화 속도를 포함하는 매우 우수한 반도체 특성들을 갖는 것으로 알려져 있다. 이러한 재료들은 따라서 우수한 디바이스 성능을 제공한다.
도 1은 Ⅲ-Ⅴ 족 재료 양자 우물 트랜지스터 디바이스를 나타내는 측단면도이다.
도 2는 기판을 나타내는 측단면도이다.
도 3은 기판 상에 형성된 버퍼 영역을 나타내는 측단면도이다.
도 4는 버퍼 영역 상의 바닥 장벽 영역을 나타내는 측단면도이다.
도 5는 바닥 장벽 영역 상의 델타 도핑된 영역을 나타내는 측단면도이다.
도 6은 델타 도핑된 영역 상의 스페이서 영역을 나타내는 측단면도이다.
도 7은 채널 영역을 나타내는 측단면도이다.
도 8은 양자 우물 채널 영역 상의 상부 장벽 영역을 나타내는 측단면도이다.
도 9는 상부 장벽 영역 상의 유전체 장벽 영역을 나타내는 측단면도이다.
도 10은 유전체 장벽 영역 상의 게이트 유전체를 나타내는 측단면도이다.
도 11은 게이트 유전체 상의 게이트를 나타내는 측단면도이다.
도 12는 동작 시에 디바이스를 나타내는 측단면도이다.
도 2는 기판을 나타내는 측단면도이다.
도 3은 기판 상에 형성된 버퍼 영역을 나타내는 측단면도이다.
도 4는 버퍼 영역 상의 바닥 장벽 영역을 나타내는 측단면도이다.
도 5는 바닥 장벽 영역 상의 델타 도핑된 영역을 나타내는 측단면도이다.
도 6은 델타 도핑된 영역 상의 스페이서 영역을 나타내는 측단면도이다.
도 7은 채널 영역을 나타내는 측단면도이다.
도 8은 양자 우물 채널 영역 상의 상부 장벽 영역을 나타내는 측단면도이다.
도 9는 상부 장벽 영역 상의 유전체 장벽 영역을 나타내는 측단면도이다.
도 10은 유전체 장벽 영역 상의 게이트 유전체를 나타내는 측단면도이다.
도 11은 게이트 유전체 상의 게이트를 나타내는 측단면도이다.
도 12는 동작 시에 디바이스를 나타내는 측단면도이다.
다양한 실시예에서, Ⅲ-Ⅴ 족 재료 반도체 디바이스의 형성과 관련된 장치 및 방법이 개시된다. 다음의 설명 부분에서, 다양한 실시예들이 기술될 것이다. 그러나, 다양한 실시예들은 하나 이상의 특정 세부 사항 없이도 실시될 수 있으며 다른 대체 사항 및/또는 추가적인 방법, 재료 또는 구성 요소를 사용하여서 실시될 수 있음을 본 기술 분야의 당업자는 이해하게 될 것이다. 다른 실례에서, 잘 알려진 구조, 재료 또는 동작들은 본 발명의 다양한 실시예들에 대한 측면들을 모호하지 않도록 하기 위해서 세부적으로 설명되지 않을 것이다. 마찬가지로, 설명을 위해서, 본 발명의 철저한 이해를 돕기 위해서 특정 수치, 재료 및 구성들이 제시된다. 그러나, 본 발명은 이러한 특정 세부 사항들로 한정되는 것은 아니다. 또한, 도면에서 도시된 다양한 실시예들은 예시적이며 반드시 실제 축척대로 된 것은 아니다.
본 명세서 전반에 걸쳐서, "일 실시예" 또는 "실시예"가 참조될 것인데, 이는 해당 실시예와 관련하여서 기술된 특정 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예 내에 포함되지만 이들이 모든 실시예에서 존재하는 것을 의미하지는 않는다. 따라서, 본 명세서의 다양한 구절에서 "일 실시예에서" 또는 "실시예에서"라는 표현이 등장하면, 이는 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 이러한 특정 특징, 구조, 재료 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 추가적인 층들 및/또는 구조들이 포함될 수 있으며 기술된 특징들은 다른 실시예에서 생략될 수 있다.
다양한 동작들이 본 발명을 가장 잘 이해할 수 있도록 하는 방식으로 다수의 개별 동작들로서 차례로 기술될 것이다. 그러나, 이러한 기술에 있어서의 순서는 이러한 동작들이 반드시 그러한 순서에 종속되어야 함을 의미하지는 않도록 해석될 필요가 있다. 특히, 이러한 동작들은 제안된 순서대로 수행될 필요는 없다. 기술될 동작들은 기술된 실시예들과는 다른 순서로 수행되거나 직렬 또는 병렬로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며 기술된 동작들은 추가적인 실시예들에서 생략될 수 있다.
도 1은 본 발명의 일 실시예에 따른, 채널 영역(112) 아래의 델타 도핑된 영역(108)을 갖는 Ⅲ-Ⅴ 족 재료 양자 우물 트랜지스터 디바이스(100)를 나타내는 측단면도이다. 이 델타 도핑된 영역(108)은 채널 영역(112) 바로 아래에 배치되어서 채널 영역(112)과 게이트 전극(118) 간의 거리가 델타 도핑된 영역(108)이 채널 영역(112) 위에 존재하는 경우에서보다 작게 하고 있다. 이로써, 이렇게 거리가 작아지면 이 디바이스(100)의 게이트 길이(170)는 채널 영역(112)과 게이트 전극(118) 간의 거리가 큰 경우보다 작아 지게 된다. 가령, 몇몇 실시예에서, 이 디바이스(100)는 20 나노미터보다 작은 게이트 길이(170)를 가질 수 있다. 보다 작은 게이트 길이(170)를 갖는 디바이스(100)는 다양한 실시예에서 잠재적으로 보다 높은 ION/IOFF, 보다 높은 컷오프 주파수, 감소된 게이트 누설 전류, 보다 높은 구동 전류 및/또는 감소된 쇼트 채널 효과를 보다 우수한 성능을 제공할 수 있다. 또한, 보다 작은 게이트 길이(170)를 갖는 디바이스(100)는 보다 많은 트랜지스터들(100)이 기판(102)의 소정의 면적 상에 형성될 수 있게 하며, 이는 저 비용으로 제품이 제조될 수 있음을 의미한다.
예시된 실시예에서, 디바이스(100)는 이 디바이스(100)가 그 상에 제조될 수 있는 임의의 재료일 수 있는 기판(102)을 포함한다. 몇몇 실시예에서, 기판(102)은 실질적으로 단결정의 실리콘 재료, 도핑된 실질적으로 단결정인 실리콘 재료로 구성되거나 다중 결정 또는 다중 층 기판일 수 있다. 기판(102)은 몇몇 실시예에서는 실리콘을 포함하지 않을 수 있지만 대신에 GaAs 또는 InP와 같은 다른 기판 재료를 포함할 수 있다. 기판(102)은 하나 이상의 재료, 디바이스 또는 층을 포함하거나 다수의 층을 가지지 않는 단일 재료로 구성될 수 있다.
예시된 실시예에서 기판(102) 상에 버퍼 영역(104)이 존재한다. 버퍼 영역(104)은 이 버퍼 영역 위의 영역과 기판(102) 간의 격자 부정합을 수용하며 격자 전위 및 결함을 한정하는 역할을 한다.
도시된 실시예에서, 버퍼 영역(104) 상에 하부 장벽 영역(106)이 존재하고, 이 하부 장벽 영역(106) 상에 델타 도핑된 영역(108)이 존재하고, 이 델타 도핑된 영역(108) 상에 스페이서 영역(110)이 존재하며, 스페이서 영역(110) 상에 채널 영역(112)이 존재하고, 채널 영역(112) 상에 상부 장벽 영역(114)이 존재한다. 델타 도핑된 영역(108)은 디바이스(100)의 설계 사항 및 디바이스(100)의 목표 임계 전압에 따라서 도핑된다. 본 명세서에서 사용되는 용어 "델타 도핑된 영역"은 변조 도핑된 영역을 포함하며, 디바이스(100)의 몇몇 실시예들은 델타 도핑된 영역(108) 대신에 변조 도핑된 영역(108)을 가질 수 있으며, 본 명세서에서 사용되는 용어 "델타 도핑된 영역"은 두 실시예들을 포함할 수 있다. 델타 도핑된 영역(108)은 채널 영역(112) 아래에 존재하여서 채널 영역(112)과 게이트(118) 간의 거리가 델타 도핑된 영역(108)이 채널 영역(112) 위에 있는 경우보다 작게 한다. 채널 영역(112) 및 델타 도핑된 영역(108)은 상부 장벽 영역(114)과 하부 장벽 영역(106) 간에서 샌드위치되어 있다.
상부 장벽 영역(114) 상에 게이트 유전체(116)가 존재한다. 이 높은 k 값을 게이트 유전체 층(116) 상에 게이트 전극(118)이 존재하며, 이 게이트 전극의 재료는 소망하는 일 함수에 기초하여서 선택될 수 있다. 또한, 디바이스(100)는 소스 영역 및 드레인 영역(120,122)을 갖는다. 도시된 바와 같이, 디바이스(100)는 리세스형 게이트(118) 디바이스이지만, 다른 실시예에서는 리세스형 게이트(118)가 없는 다른 타입의 디바이스(100)일 수 있다.
도 2 내지 도 12는 디바이스(100)가 제조되는 방식을 설명하는 추가적인 측단면도이며 본 발명의 실시예들에 대한 추가적인 세부 사항들을 제공한다.
도 2는 본 발명의 일 실시예에 따른 기판(102)을 나타내는 측단면도이다. 이 기판(102)은 몇몇 실시예들에서 기판 표면을 가로질러서 이중 계단형 (100) 테라스(terrace)들로 구성된 규칙적인 어레이를 갖는 고 저항 p 타입 또는 n 타입 미사면(vicinal) 실리콘 재료를 포함할 수 있다. 미사면(vicinal surface)은 잉곳(ingot)으로부터 기판(102)을 절삭함으로써 준비될 수 있다. 몇몇 실시예들에서, (100) 기판 표면은 [110] 방향을 향해서 2 도 내지 8 도 간의 각도에서 절삭된다. 특정 실시예에서, (100) 기판 표면은 [110] 방향을 향해서 약 4 도에서 절삭된다. 미사면은 다음으로 한정되는 것은 아니지만 (211), (511), (013), (711) 면과 같은 실리콘 기판(102)의 고차 결정 면이다.
이 디바이스(100)가 그 상에 형성되는 기판(102) 표면은 센티미터 당 약 1 옴 내지 약 50,000 옴 간의 저항을 가질 수 있다. 이러한 높은 저항은 약 1016 캐리어/cm3보다 낮은 도펀트 농도로 해서 달성될 수 있다.
몇몇 실시예에서, 기판(102)은 실질적으로 단결정의 실리콘 재료, 도핑된 실질적으로 단결정인 실리콘 재료로 구성되거나 다중 결정 또는 다중 층 기판일 수 있다. 다양한 실시예에서, 기판(102)은 게르마늄 또는 실리콘 상의 게르마늄을 포함할 수 있거나 실리콘 온 절연체 기판(102)일 수 있다. 기판(102)은 몇몇 실시예에서는 실리콘을 포함하지 않을 수 있지만 대신에 GaAs 또는 InP와 같은 다른 기판 재료를 포함할 수 있다. 기판(102)은 하나 이상의 재료, 디바이스 또는 층을 포함하거나 다수의 층을 가지지 않는 단일 재료로 구성될 수 있다.
도 3은 일 실시예에 따라서 기판(102) 상에 형성된 버퍼 영역(104)을 나타내는 측단면도이다. 이 버퍼 영역(104)은 이 버퍼 영역 위의 영역과 기판(102) 간의 격자 부정합을 수용하며 격자 전위 및 결함을 한정하는 역할을 한다. 도시된 실시예에서, 버퍼 영역(104)은 핵 생성 영역(130), 제 1 버퍼 영역(132) 및 구배된 버퍼 영역(134)과 같은 다수의 영역을 포함하지만, 다른 실시예에서, 이 버퍼 영역(104)은 여러 개의 서로 다른 영역이거나 간단하게 단일 영역일 수 있다.
핵 생성 영역(130)은 일 실시예에서 갈륨 아세나이드를 포함하지만, 다른 실시예에서는 GaSb 또는 AlSb와 같은 다른 재료가 사용될 수도 있다. (본 명세서에서 사용될 바와 같이, 재료들이 하위 첨자를 가지지 않는 원소들에 의해서 특정될 때에, 이러한 특정 사항은 이러한 원소들이 임의의 백분율로 혼합되어 있는 바를 포함한다. 가령, "InGaAs"는 InxGa1 - xAs를 포함하며, 여기서 x는 제로(GaAs) 내지 1(InAs) 간에 존재한다. 마찬가지로, InAlAs는 In0 .52Al0 .48As를 포함한다). 이 영역은 MBE(molecular beam epitaxy), MEE(migration enhanced epitaxy), MOCVD(metal-organic chemical vapor deposition), ALE(atomic layer epitaxy), CBE(chemical beam epitaxy) 또는 임의의 적합한 방법에 의해서 형성된다. 이 영역은 몇몇 실시예들에서 약 500 Å보다 작은 두께를 갖는다. 기판(102)이 미사면 실리콘 재료일 경우에, 핵 생성 영역(130)은 실리콘 기판(102)의 모든 테라스를 충진하도록 충분하게 두꺼울 수 있다. 다른 실시예에서, 다른 적합한 핵 생성 영역(130) 재료 또는 두께가 사용되거나 핵 생성 영역(130)이 생략될 수도 있다.
이 핵 생성 영역(130) 상에 제 1 버퍼 영역(132)이 도시된 실시예에서는 존재한다. 일 실시예에서, 제 1 버퍼 영역(132)은 GaAs 재료를 포함하지만, InAlAs, AlSb와 같은 다른 재료가 사용되거나 또 다른 재료가 사용될 수도 있다. 일 실시예에서, 제 1 버퍼 영역(132)은 핵 생성 영역(130)과 실질적으로 동일한 재료로 구성될 수 있다. 이 제 1 버퍼 영역(132)도 역시 MBE(molecular beam epitaxy), MEE(migration enhanced epitaxy), MOCVD(metal-organic chemical vapor deposition), ALE(atomic layer epitaxy), CBE(chemical beam epitaxy) 또는 임의의 적합한 방법에 의해서 형성된다. 이 영역은 몇몇 실시예들에서 0.3 마이크론 내지 1 마이크론의 범위의 두께를 가지거나 1 마이크론보다 작은 두께를 가지거나 다른 범위의 두께를 가질 수 있다.
제 1 버퍼 영역(132)은 몇몇 실시예에서 핵 생성 영역(130)을 형성하는데 사용된 프로세스와 동일한 프로세스에 의해서 형성될 수 있다. 이러한 실시예에서, 제 1 버퍼 영역(132)의 성장은 핵 생성 영역(130)에 대해서 사용된 바보다 높은 온도로 해서 수행될 수 있다. 제 1 버퍼 영역(132)은 핵 생성 영역(130)과는 별도의 영역으로서 고려 및 도시될 수 있는 한편, 양 영역(130,132)이 모두 버퍼들로서 고려될 수 있으며, 이 경우에 영역(132)은 영역(130)에 의해서 시작된 Ⅲ-Ⅴ 족 버퍼 영역을 두껍게 하며, 전위(dislocation)를 글라이딩(gliding)한다. 영역(132)의 막 품질은 영역(132)의 막 품질보다 우수할 수 있는데, 그 이유는 이 영역(132)이 보다 높은 성장 온도에서 형성되기 때문이다. 또한, 영역(132)의 형성 동안에, 플럭스 레이트(flux rate)는 상대적으로 높을 수 있는데, 그 이유는 극성 핵 생성 영역(130)이 APD(anti-phase domains) 형성의 위험을 제거하기 때문이다.
도시된 실시예에서, 제 1 버퍼 영역(132) 상에 구배형 버퍼 영역(134)이 존재한다. 도시된 실시예에서, 이 구배형 버퍼 영역(134)은 인듐 알루미늄 아세나이드 InxAl1 - xAs를 포함하며, 여기서 x는 제로(또는 다른 선택된 개시량) 내지 바닥 장벽 영역에서의 소망하는 인듐의 양 간에 존재한다. 하지만, 구배형 버퍼 영역(134)은 다른 재료를 포함할 수 있으며 도핑될 수 있다. 가령, 구배형 버퍼 영역(134)은 제 1 버퍼 영역에 인접하는 AlAs를 포함할 수 있으며(즉, x=0), 구배형 버퍼 영역(134)이 바닥 장벽 영역(106)에 인접하는 In0 .52Al0 .48As를 포함하도록 존재하는 인듐의 양이 (반드시 선형으로 증가하는 것은 아니지만) 구배형 버퍼 영역 내에서 갈수록 증가할 수 있다. 몇몇 실시예에서, 이 구배형 버퍼 영역(134)의 최상부는 InxAl1-xAs를 포함하며, 여기서 x는 0.52 내지 0.70 간에 존재한다. 이 구배형 버퍼 영역(134)은 일 실시예에서 약 5 마이크론보다 작은 두께를 갖는다. 다른 실시예에서, 이 영역은 그의 바닥 표면에 존재하는 대부분의 결함들이 그의 상부 표면에서는 존재하지 않도록 충분한 두께를 가질 수 있다. 이 구배형 버퍼 영역(134)을 형성하기 위해서 임의의 적합한 방법이 사용될 수 있다.
몇몇 실시예에서는 이 버퍼 영역(132) 및/또는 구배형 버퍼 영역(134)이 존재하지 않을 수 있다. 가령, 기판(102)이 Ⅲ-Ⅴ 족 재료를 포함하는 경우에, 디바이스(100)는 이 버퍼 영역(132) 및/또는 구배형 버퍼 영역(134)을 포함하지 않을 수 있다.
도 4는 일 실시예에 따라서 버퍼 영역(104) 상의 바닥 장벽 영역(106)을 나타내는 측단면도이다. 도시된 실시예에서 이 바닥 장벽 영역(106)은 InAlAs를 포함하지만, 다른 실시예에서는 InAlSb 또는 InP와 같은 다른 재료를 포함할 수 있다. 바닥 장벽 영역(106)이 InAlAs를 포함하는 실시예에서, 이 영역은 InxAl1 - xAs를 포함하며, 여기서 x는 0.52 내지 0.70 간에 존재한다. 하지만, 다른 실시예들에서는 상이한 조성이 사용될 수 있다. 이 바닥 장벽 영역(106)은 채널 영역(102)을 형성하는 재료보다 높은 밴드 갭을 갖는 재료를 포함할 수 있다. 버퍼 영역(104)을 형성하기 위해서 위에서 가능한 한 열거된 바들과 같은 임의의 적합한 방법들이 이 바닥 장벽 영역(106)을 형성하기 위해서 사용될 수 있다. 몇몇 실시예들에서, 바닥 장벽 영역(106)은 약 1 내지 3 마이크론 간의 두께를 가지지만, 다른 실시예에서는 상이한 두께를 갖는다.
도 5는 일 실시예에 따라서 바닥 장벽 영역(106) 상의 델타 도핑된 영역(108)을 나타내는 측단면도이다. 이 델타 도핑된 영역(108)은 도펀트를 추가하여서 바닥 장벽 영역(106)과 동일한 재료를 포함할 수 있다. 델타 도핑된 영역(108)에서 사용되는 도펀트는 Te, Si, Be 또는 다른 도펀트일 수 있다. 몇몇 실시예들에서 약 1*1011/cm2 내지 약 8*1012/cm2 의 도펀트 밀도가 델타 도핑된 영역(108) 내에 존재하지만, 다른 도펀트 밀도가 역시 사용될 수 있다. 도펀트 밀도는 디바이스(100) 설계 사항 및 디바이스의 목표 임계 전압에 기초하여서 선택될 수 있다. 다른 실시예에서, 델타 도핑된 영역(108)은 도핑된 Si를 포함할 수 있다. 일 실시예에서, 델타 도핑된 영역(108), 바닥 장벽 영역(106) 및/또는 다른 영역들은 연속적인 성장 프로세스를 통해서 형성될 수 있다. 가령, 바닥 장벽 영역(106)은 In, Al 및 As가 흘러들어 가는 챔버 내에서 형성된 InAlAs를 포함하며, 델타 도핑된 영역(108)을 형성하기 위해서, Si의 흐름이 시작되는 동안에 In 및 Al 흐름이 중지된다. 다른 실시예에서, 이러한 영역들을 형성하기 위해서 다른 방식들이 사용될 수 있다. 몇몇 실시예에서, 델타 도핑된 영역(108)은 약 5 Å보다 작은 두께를 가지지만, 다른 실시예에서는 상이한 두께를 갖는다.
도 6은 일 실시예에 따라서 델타 도핑된 영역(108) 상의 스페이서 영역(110)을 나타내는 측단면도이다. 이 스페이서 영역(110)은 일 실시예에서 바닥 장벽 영역(106)과 동일한 재료를 포함한다. 가령, 바다 장벽 영역(106)이 In0 .52Al0 .48As를 포함하는 실시예에서, 스페이서 영역(110)도 또한 In0 .52Al0 .48As를 포함한다. 일 실시예에서, 스페이서 영역(110)은 바다 장벽 영역(106)과 실질적으로 동일한 재료로 형성될 수 있다. 다른 실시예에서, 스페이서 영역(106)은 다른 재료를 포함할 수 있다. 스페이서 영역(110)은 바다 장벽 영역(106)을 형성하는데 사용된 방법과 동일한 방법에 의해서 형성되거나 임의의 적합한 방법에 의해서 형성될 수 있다.
도 7은 일 실시예에 따라서 채널 영역(112)을 나타내는 측단면도이다. 채널 영역(112)은 양자 우물 채널 영역일 수 있다. 이 양자 우물 채널 영역(112)은 Ⅲ-Ⅴ 족 재료를 포함한다. Ⅲ-Ⅴ 족 재료는 3 족 재료와 5 족 재료를 모두 갖는 재료이다. 가령, 채널 영역(112)의 Ⅲ-Ⅴ 족 재료는 예시된 실시예에서 InGaAs이지만, 다른 실시예에서는 InSb 또는 InAs와 같은 다른 재료를 포함한다. 양자 우물 채널 영역(112)이 InGaAs를 포함하는 실시예에서, 인듐의 갈륨에 대한 비율은 이 양자 우물 채널 영역(112)에 주변 영역과의 대략적인 격자 정합을 제공하도록 선택될 수 있다. 가령, 스페이서 영역(110)이 In0 .52Al0 .48As를 포함하는 실시예에서, 채널 영역(112)은 In0 .53Al0 .47As를 포함한다. 다른 실시예에서, 채널 영역(112)은 InxGa1 - xAs를 포함하며, 여기서 x는 약 0.53 내지 약 1.0(이 경우에 실질적으로 갈륨은 존재하지 않음) 간에 존재한다. 인듐의 갈륨에 대한 다른 비율이 채널 영역에 변형을 제공하기 위해서 선택될 수 있다. 버퍼 영역(104)을 형성하기 위해서 위에서 가능한 한 열거된 방법들과 같은 임의의 적합한 방법이 사용되어서 양자 우물 채널 영역(112)을 형성할 수 있다. 몇몇 실시예에서, 이 양자 우물 채널 영역(112)은 약 3 나노미터 내지 20 나노미터의 두께를 가지지만, 다른 실시예에서는 다른 두께를 가질 수 있다.
도 8은 일 실시예에 따라서 상기 양자 우물 채널 영역(112) 상에 형성된 상부 장벽 영역(114)을 나타내는 측단면도이다. 이 상부 장벽 영역(114)은 예시된 실시예에서 InAlAs를 포함하지만, 다른 실시예에서는 다른 재료를 포함한다. 이 상부 장벽 영역(114)은 InAlAs를 포함하는 실시예에서, 인듐의 알루미늄에 대한 비율은 약 52 대 48이다(즉, In0 .52Al0 .48As). 이 상부 장벽 영역(114)은 양자 우물 채널 영역(112)을 형성하는 재료보다 높은 밴드 갭을 갖는 재료를 포함한다. 일 실시예에서, 이 상부 장벽 영역(114)은 바닥 장벽 영역(106)과 동일한 재료를 포함한다(가령, 바닥 장벽 영역(106)이 In0 .60Al0 .40As를 포함하면, 이 상부 장벽 영역(114)도 역시 In0 .60Al0 .40As를 포함한다). 일 실시예에서, 상부 장벽 영역(114)은 바닥 장벽 영역(106)과 실질적으로 동일한 재료를 포함한다. 다른 실시예에서, 상부 및 바닥 장벽 영역(106,114)은 서로 다른 재료를 포함한다. 버퍼 영역(104)을 형성하기 위해서 위에서 가능한 한 열거된 방법들과 같은 임의의 적합한 방법이 사용되어서 상부 바닥 영역(114)을 형성할 수 있다. 몇몇 실시예에서, 이 상부 바닥 영역(114)은 50 나노미터보다 작게 매우 얇게 형성된다. 일 실시예에서, 이 상부 바닥 영역(114)은 약 3 나노미터만큼 작은 두께를 가지지만, 더 클 수도 있고 더 작을 수도 있는 다른 두께를 역시 가질 수도 있다. 이 두께는 디바이스의 목표 임계 전압에 기초하여서 선택될 수 있다.
도 9는 일 실시예에 따라서 상부 장벽 영역(114) 상에 형성된 유전체 장벽 영역(142)을 나타내는 측단면도이다. 도 9에 도시된 이 유전체 장벽 영역(142)은 InP 재료를 포함하는 제 2 상부 장벽 영역이며, 다른 실시예에서는 다른 재료가 사용될 수 있다. 일 실시예에서, 이 유전체 장벽 영역(142)은 약 2 나노미터보다 작은 두께를 갖는다. 일 실시예에서, 유전체 장벽 영역(142)은 1 나노미터 이하의 두께를 갖는다. 다른 실시예에서, 이 유전체 장벽 영역(142)은 상이한 두께를 갖는다. 일 실시예에서, 이 유전체 장벽 영역(142)은 제 1 두께로 형성되고 이어서 에칭되거나 이와 달리 최종 두께로 박막화된다.
도 10은 일 실시예에 따라서 유전체 장벽 영역(142) 상에 형성된 게이트 유전체(116)를 나타내는 측단면도이다. 게이트 유전체(116)는 Al2O3와 같은 높은 k 값을 갖는 유전체 재료를 포함하지만, 다른 실시예에서는 La2O3, HfO2, ZrO2, TaO5 또는 LaAlxOy 또는 HfxZryOz와 같은 3 성분 복합체 또는 다른 재료들이 사용될 수 있다. 게이트 유전체(116)가 Al2O3을 포함하는 경우에, Al2O3는 TMA(trimethylaluminum) 및 물 전구체(water precursor)로 해서 ALD 프로세스 방식에 의해서 증착될 수 있지만, 다른 방법이 사용될 수도 있다. 몇몇 실시예에서, 게이트 유전체 층(116)은 약 0.7 나노미터 내지 5 나노미터 간의 두께를 가지지만, 다른 실시예에서는 다른 두께를 갖는다.
도 11은 일 실시예에 따라서, 게이트 유전체(116) 상에 형성된 게이트(118)와, 게이트(118)의 양 측 상에 형성된 소스 영역 및 드레인 영역(120,122)을 나타내는 단면도이다. 도시된 실시예에서, 게이트(118)는 트랜지스터의 리세스형 게이트이며, 게이트(118)가 리세스되고 소스 영역 및 드레인 영역(120,122)이 남도록 소스/드레인 층의 일부분이 제거된다. 이 리세스형 게이트, 소스 및 드레인 영역은 일 실시예에서 금속을 전자 빔 기화시키고 리프트-오프 또는 플로트-오프하여서 형성될 수 있다. 다른 실시예에서, 소스/드레인 층 내에 리세스가 존재하지 않는 다른 타입의 트랜지스터 또는 디바이스(100)가 형성될 수 있다.
게이트 전극(108)은 Pt/Au, Ti/Au, Ti/Pt/Au와 같은 금속 함유 재료 또는 다른 재료를 포함한다. 몇몇 실시예에서, 게이트는 4.5 eV 이상의 일 함수를 가지며 다른 일 함수도 가능하다.
도시된 실시예에서, 소스 영역 및 드레인 영역(120,122)은 컨택트 영역(150) 상에 존재한다. 이러한 별도의 컨택트 영역(150)은 몇몇 다른 실시예에서는 존재하지 않을 수 있다. 일 실시예에서, 컨택트 영역(150)은 InGaAs(InxGa1 - xAs)을 포함하며 자신의 두께 방향에 걸쳐서 인듐의 갈륨에 대한 비율은 구배되거나 실질적으로 일정할 수 있다. 일 실시예에서, 컨택트 영역(150)의 최상부 영역은 In0 .53Ga0 .47As를 포함하지만, 다른 실시예에서는 다른 조성이 사용된다.
일 실시예에서, 소스 영역 및 드레인 영역(120,122)은 NiGeAu를 포함한다. 다른 실시예에서, 소스 영역 및 드레인 영역(120,122)은 TiPtAu를 포함한다. 다른 실시예에서, 소스 영역 및 드레인 영역(120,122)은 다른 재료를 포함한다.
도 12는 동작 시의 디바이스(100)를 나타내는 측단면도이다. 도시된 실시예에서, 디바이스(100)가 동작하고 있을 때에 채널 영역(112)의 상부 부분 내에 2 차원 전자 가스(2DEG)가 존재한다. 델타 도핑된 영역(108)이 채널 영역(112) 아래에 존재하기 때문에, 이 2 차원 전자 가스는 채널 영역(112)의 상부 부분 내에 존재하기 되고, 디바이스(100)에서는 델타 도핑된 영역(108)이 채널 영역(112) 위에 존재하는 경우보다 게이트(118)와 2 차원 전자 가스 간의 이격 정도가 작아진다. 이로써, 게이트 길이가 감소되고 쇼트 채널 효과가 제어되며 강화 모드 동작이 발생하고 온 전류가 증가하고 ION/IOFF가 높아지는 것과 같은 많은 이점을 디바이스(100)가 갖게 된다.
본 발명의 실시예들에 대한 전술한 바는 오직 예시적인 차원에서 제시되었다. 따라서, 본 발명은 개시된 형태로 한정되지 않는다. 다음의 청구 범위 및 위의 설명은 오직 설명을 위해서 사용되므로 한정적으로 해석되지 말아야 하는 용어인 "좌, 우, 최상부, 바닥, 위, 아래, 상, 하, 제 1, 제 2 등"을 포함한다. 가령, 상대적 종형 위치를 나타내는 용어는 기판 또는 집적 회로의 디바이스 측면(또는 활성 표면)은 기판의 "최상부" 표면이고, 기판의 "최상부" 측이 기준이 되는 표준 지구 프레임 내에서 "바닥" 측보다 낮게 되어도 여전히 용어 "최상부"의 의미 내에 해당되게 기판이 실제로 임의로 배향될 수 있는 상황을 말한다. 본 명세서에서 사용되는 용어 "상"(청구 범위에서도 사용됨)은 제 2 층 "상"의 제 1 층은 달리 특정하게 언급되지 않았다면 제 2 층에 직접적으로 바로 접촉하는 바를 나타내지는 않으며, 이 제 1 층과 이 제 1 층 상의 제 2 층 간에 제 3 층 또는 다른 구조물이 존재할 수 있다. 본 명세서에서 기술되는 디바이스 또는 제품의 실시예들은 여러 위치 및 배향으로 해서 제조, 사용 또는 운송될 수 있다. 위의 교시 사항의 조명 하에서 다양한 수정 및 변경이 가능함을 본 기술 분야의 당업자는 이해할 것이다. 도면에 도시된 다양한 구성 요소들에 대한 다양한 균등의 결합 및 치환을 본 기술 분야의 당업자는 고려할 수 있을 것이다. 따라서, 본 발명의 범위는 위의 설명 부분에 의해서 한정되는 것이 아니라 다음의 청구 범위에 의해서 규정된다.
Claims (20)
- InAlAs를 포함하는 하부 장벽 영역과,
상기 하부 장벽 영역의 최상부 상에 형성된 델타 도핑된 영역(delta doped region)과,
상기 델타 도핑된 영역의 최상부 상에 형성된 양자 우물 채널 영역과,
상기 양자 우물 채널 영역의 최상부 상에 형성되며 InAlAs를 포함하는 제 1 상부 장벽 영역과,
상기 제 1 상부 장벽 영역의 최상부 상에 형성된 게이트 전극을 포함하는,
디바이스.
- 제 1 항에 있어서,
상기 게이트 전극과 상기 제 1 상부 버퍼 영역 간의 게이트 유전체와,
상기 게이트 전극의 제 1 측 상에 형성된 소스 영역과,
상기 제 1 측과 대향하여 있는 상기 게이트 전극의 제 2 측 상에 형성된 드레인 영역을 더 포함하는,
디바이스.
- 제 1 항에 있어서,
상기 게이트 전극은 금속을 포함하는,
디바이스.
- 제 1 항에 있어서,
상기 하부 장벽 영역 아래에 Si을 포함하는 기판을 더 포함하는,
디바이스.
- 제 4 항에 있어서,
상기 기판과 상기 하부 장벽 영역 간의 버퍼 영역을 더 포함하는,
디바이스.
- 제 1 항에 있어서,
상기 제 1 상부 장벽 영역과 상기 게이트 전극 사이에, InP를 갖는 제 2 상부 장벽 영역을 더 포함하는,
디바이스.
- 제 6 항에 있어서,
상기 제 2 상부 장벽 영역과 상기 게이트 전극 사이에, 높은 k 값을 갖는 재료를 포함하는 게이트 유전체 영역을 더 포함하는,
디바이스.
- 제 7 항에 있어서,
상기 게이트 유전체 영역은 HfO2, Al2O3 또는 TaO5을 포함하는,
디바이스.
- 제 1 항에 있어서,
상기 디바이스는 20 나노미터 이하의 게이트 길이를 갖는 트랜지스터인,
디바이스.
- 기판과,
상기 기판 상에 형성되며 Ⅲ-Ⅴ 족 재료를 포함하는 양자 우물 채널 영역과,
상기 양자 우물 채널 영역과 상기 기판 간의 델타 도핑된 영역을 포함하는,
반도체 디바이스.
- 제 10 항에 있어서,
상기 디바이스는 트랜지스터이며,
상기 트랜지스터는,
상기 양자 우물 채널 영역 위에 형성된 제 1 상부 장벽 영역과,
상기 양자 우물 채널 영역 아래에 형성된 하부 장벽 영역을 더 포함하는,
반도체 디바이스.
- 제 11 항에 있어서,
상기 제 1 상부 장벽 영역과 상기 하부 장벽 영역 모두는 InyAl1 - yAs 재료를 포함하고,
상기 y는 0.52 ~ 0.70인,
반도체 디바이스.
- 제 11 항에 있어서,
상기 델타 도핑된 영역은 상기 하부 장벽 영역과 실질적으로 동일한 재료 및 도펀트를 포함하는,
반도체 디바이스.
- 제 11 항에 있어서,
상기 양자 우물 채널 영역은 InxGa1 - xAs 재료를 포함하고,
상기 x는 0.53 ~ 1.0인,
반도체 디바이스.
- 제 11 항에 있어서,
상기 델타 도핑된 영역과 상기 양자 우물 채널 영역 사이에 스페이서 영역을 더 포함하는,
반도체 디바이스.
- 제 15 항에 있어서,
상기 제 1 상부 장벽 영역 위의 높은 k 값의 게이트 유전체 영역과,
상기 게이트 유전체 영역 위의 금속을 포함하는 게이트 전극과,
상기 게이트 유전체 영역의 제 1 측 상의 소스 컨택트와,
상기 제 1 측에 대향하는 상기 게이트 유전체 영역의 제 2 측 상에 형성된 드레인 컨택트를 더 포함하는,
반도체 디바이스.
- 제 16 항에 있어서,
상기 제 1 상부 장벽 영역과 상기 게이트 유전체 영역 사이에, InP를 갖는 제 2 상부 장벽 영역을 더 포함하는,
반도체 디바이스.
- 제 11 항에 있어서,
상기 트랜지스터는 상기 양자 우물 채널 영역의 상부 부분 내에서 2 차원 전자 가스를 생성하도록 동작하는,
반도체 디바이스.
- 제 11 항에 있어서,
상기 디바이스는 상기 양자 우물 채널 영역 위에서는 델타 도핑된 영역을 포함하지 않는,
반도체 디바이스.
- 실리콘을 포함하는 기판과,
상기 기판 상에 형성되며 구배형 InyAl1 - yAs 재료를 포함하는 버퍼 층―상기 y는 상기 기판으로부터의 거리에 따라 증가함―과,
상기 버퍼 층 상에 형성되며 InyAl1 - yAs 재료―상기 y는 0.52 ~ 0.70임―를 포함하는 하부 장벽 층과,
상기 하부 장벽 층 상에 형성되며 상기 하부 장벽 층의 InyAl1 - yAs 재료와 실질적으로 동일한 재료인 InyAl1 - yAs 재료 및 도펀트를 포함하는 델타 도핑된 층과,
상기 델타 도핑된 층 상에 형성되며 InxGa1 - xAs 재료―상기 x는 0.53 ~ 1.0임―를 포함하는 양자 우물 채널 층과,
상기 양자 우물 채널 상에 형성되며 상기 하부 장벽 층과 실질적으로 동일한 재료를 포함하는 제 1 상부 장벽 층과,
상기 제 1 상부 장벽 층 상에 형성되며 InP를 포함하는 제 2 상부 장벽 층과,
상기 제 2 상부 장벽 층 상에 형성된 높은 k 값의 게이트 유전체 층과,
상기 게이트 유전체 층 상에 형성되고 금속을 포함하는 게이트 전극과,
상기 게이트 전극의 제 1 측 상에 형성되고 InGaAs를 포함하는 소스 컨택트와,
상기 제 1 측과 대향하는 상기 게이트 전극의 제 2 측 상에 형성되며 InGaAs를 포함하는 드레인 컨택트를 포함하는,
트랜지스터.
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| US12/316,878 | 2008-12-16 | ||
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