JPWO2007026616A1

JPWO2007026616A1 - 負性抵抗電界効果素子及び高周波発振素子

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Publication number: JPWO2007026616A1
Application number: JP2007533213A
Authority: JP
Inventors: 武芳菅谷; 小森　和弘; 和弘小森
Original assignee: Japan Science and Technology Agency; National Institute of Advanced Industrial Science and Technology AIST; National Institute of Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency; National Institute of Advanced Industrial Science and Technology AIST; National Institute of Japan Science and Technology Agency
Priority date: 2005-08-31
Filing date: 2006-08-25
Publication date: 2009-03-26
Also published as: US20090127542A1; US7652310B2; WO2007026616A1

Abstract

高出力で高周波特性も高く、低消費電力で望ましくはさらにＰＶＣＲも高い３端子負性抵抗特性電界効果素子を提供する。化合物へテロ構造を用いた電界効果素子で、基板１１の上に高移動度量子井戸層１３と低移動度量子ドット層１５を、バリア層１４を介して接合させたデュアルチャネル層を形成する。負性抵抗電界効果素子１０は、ゲート電極１７への電圧印加に依る電界の存在の下、ドレイン電極１９に印加されるドレイン電圧により加速されたキャリアを、高移動度チャネルから低移動度チャネルにトンネル効果により、またはバリア層を乗り越えて遷移させることでドレイン電流に関し負性抵抗特性を呈し、負性抵抗の傾きがゲート電圧によって変化する。

Description

本発明は、負性抵抗電界効果素子及び高周波発振素子に係り、特に、ソース、ドレイン電極とゲート電極を有する電界効果素子構造でありながら負性抵抗特性（ＮＤＲ：ＮｅｇａｔｉｖｅＤｉｆｆｅｒｅｎｔｉａｌＲｅｓｉｓｔａｎｃｅ）を呈し得るデュアルチャネル（ダブルチャネル）負性抵抗電界効果素子及び高周波発振素子に関する。なお、負性抵抗特性を呈し得る電界効果素子を、本明細書では一般的慣例に従い、単に負性抵抗電界効果素子と呼ぶ。

半導体集積回路では負性抵抗特性を有する素子が要求される場合がある。他の能動素子と同様、こうした負性抵抗素子でも、より低い電圧で動作し、高速動作可能な（高周波特性の良好な）素子である程に望ましいことはもちろんで、これまでにも種々の研究がなされてきた。

しかしながら制御端子がないということ自体が課題となりがちで、外部からの制御に限界があり、論理素子への応用や集積化素子としてはなじまないことがある。また、増幅機能等も当然に見込むことができない。従ってやはり、少なくとも制御端子を含む三端子構造を有する負性抵抗素子が求められるが、その前提の上でなお、将来的傾向として、最も重要視されて行くであろうことは、低電圧動作と高出力、高いＰＶＣＲの実現である。

それに対する一つの対策として、従来からも、化合物へテロ接合構造を用い、エネルギバンドギャップが相対的に狭く、高移動度の層部分を電子の主たる走行チャネルとし、これに接するように、エネルギバンドギャップが相対的に広くて低移動度の層部分を第二のチャネルとして設けた構造の提案がある（例えば非特許文献１参照）。または、同じ材質のダブルチャネルの片方にのみデルタドーピングを施し、その移動度差から負性抵抗を実現する試みがある。（例えば非特許文献２参照）。

このようなデュアルチャネル構造を有する低次元電界効果素子では、ドレイン電圧により加速されて両チャネル間のポテンシャル障壁のエネルギーレベルに達した走行電子（ホットキャリア）を、ゲート電圧を正に印可することで、ゲートと主たる高移動度チャネルとに挟まれた低移動度チャネルに実空間遷移させる。低移動度チャネルに遷移した電子は減速して走行するか停留し、その結果、高移動度チャネルを走行する電子の面密度は、ゲート電圧により電荷中性条件を満たすため誘起される総電荷量から、低移動度チャネルに停滞する電荷を減じたものになって、ゲートバイアスをその分、負方向にバイアスしたのと同じ効果となり、高移動度チャネル内の電子が減少することで実質的にドレイン電流が減少し、負性抵抗特性の発現となる。

一方、こうした原理を具現するにも、チャネル中のキャリアの散乱を抑制するのに、高移動度チャネルに関しては、ここに量子細線を用いるデュアルチャネル型の電界効果素子構造が有利なことを本発明者の一部は既に提案した（特許文献１参照）。さらには、この量子細線を得るのに、通常のリソグラフィ限界には依らない、極めて微小幅、微小厚みの量子細線を作製し得る方法も提案した（特許文献２参照）。また、量子細線と量子井戸を同一工程で作製することにより、さらに大きなＰＶＣＲが得られることを提案した（特許文献３参照）。
さらに、非特許文献３には、高移動度量子井戸層と量子ドットを隣接して負性抵抗を観測した報告例が記載されている。

"Enhanced Resonant Tunneling Real-Space Transfer in delta-Doped GaAs/InGaAs Gated Dual-Channel Transistors Grown by MOCVD"，Chang-Luen Wu他, IEEE Transactions on Electron Devices vol.43 No.2.(1996) 207） "Gigantic negative transconductance and mobility modulation in a double-quantum-well structure via gate-controlled resonant coupling"，Y Ohno 他, Appl. Phys. Lett. vol.62 No.16 (1993) 1952. J. Phillips et al., "Characteristics of InAs/AlGaAs self-organized quantum dot modulation doped field effect transistors"，Appl. Phys. Lett. Vol. 72, No.26, 3509-3511 (29 June 1998) 特開２００１−１８５５５９号公報特開２００２−２９９６３７号公報特開２００４−３４９５３８号公報

しかしながら、非特許文献２では、２．５ｎｍのバリア層を、１０ｎｍと１５ｎｍのチャネルで挟み、この１０ｎｍのチャネルにキャリアをドーピングすることで低移動度にし、ゲート電極で走行チャネルを遷移させるが、顕著な負性抵抗は出ていない。

また、提案されているこのデュアルチャネル構造を有する低次元電界効果素子では、ドレイン電圧に１Ｖ以上の電圧を要し、決して低消費電力素子とは言えない。低消費電力素子とするためにはこれを低めなければならない。また高周波特性も高くする必要があり、その点でもこの従来素子は満足ではない。さらに望ましくは、負性抵抗特性が起きた直前のドレイン電流と直後のドレイン電流の比であり、負性抵抗効果の大きさを測る目安となるピーク・トゥ・バレー電流比（Ｐｅａｋ−ｔｏ−ＶａｌｌｅｙＣｕｒｒｅｎｔＲａｔｉｏ：ＰＶＣＲ）は高いほうが良い。

また、従来の電界効果素子のように、高移動度チャネルに量子細線を用いることにより横方向閉じ込めサイズを約１００ｎｍよりも小さくすることができ、以前に比せば、遥かに低い電源電圧で負性抵抗特性を発現させることが可能になった。しかし、負性抵抗時の電流値に関しては、サイズの小さな量子細線を用いるため、数十マイクロアンペアのオーダーにとどまり、例えば高周波発振素子として応用する場合、出力が小さく、未だ改善の余地があった。

本発明は、以上の点に鑑み、低い電源電圧（ドレイン電圧（ソース−ドレイン電圧又はアース−ドレイン電圧））で負性抵抗特性を呈することができるのみならず、負性抵抗特性を呈する直前のドレイン電流値を高め、高周波発振素子としてのパワー向上を図ることを目的とする。さらに望ましくは、本発明は、負性抵抗特性が起きた直前のドレイン電流と直後のドレイン電流の比であり、負性抵抗効果の大きさを測る目安となるピーク・トゥ・バレー電流比（ＰＶＣＲ）を大きく高めることを目的とする。

本発明では前記目的を達成するために、化合物半導体積層構造として、高移動度チャネルとして高品質量子井戸を用いた上で、低移動度チャネルとしては量子ドットを用い、それらをキャリアがトンネル可能な程度の厚さのバリア層を挟んで形成されるデュアルチャネル構造を提案する。すなわち、高移動度チャネル層を走行する電子をドレイン電圧によって加速し、低移動度層に遷移させることによって負性抵抗を実現させる。

前記非特許文献１では、低移動度層としてポテンシャル障壁層を利用しているが、高移動度層とのエネルギー差が大きいため、負性抵抗発現電圧は大きくなる。これに対して、本発明では、高移動度層とポテンシャル障壁層の中間のエネルギーレベルを有する量子ドット層を低移動度層とするため、発現電圧は小さく出来る（量子ドット層については後述）。そして、本発明の素子は、低移動度のチャネルの厚さを２ｎｍと十分薄くし、またドレイン電圧で走行チャネルを遷移させることで顕著な負性抵抗を実現することができる。

また、低移動度層のエネルギーレベルが高移動度層より低エネルギーであっても、ゲート電極によってあらかじめ高移動度層にキャリアを走行させることにより、負性抵抗発現可能である。本発明では、特許文献１〜３と異なり、チャネル幅に制限されずに負性抵抗を発現することが可能であるため、結果として電流値の大きな素子が作製可能で、高出力素子の実現が可能である。
さらに、非特許文献３は、低移動度バリア層にキャリアを実空間で遷移させるために量子ドットのエネルギー準位を利用しているもので、負性抵抗の発現メカニズムとしては、高移動度量子井戸と低移動度バリア層の移動度差から生じるものである。この点において、非特許文献３は、非特許文献１と同じ実空間遷移メカニズムである。また、非特許文献３は、量子ドットのエネルギー準位がエネルギー的に最も低い位置にあり、量子ドット層に電子が滞留しやすくなっているため、負性抵抗は発現しにくい構造になっている。従って負性抵抗発現電圧は１Ｖ程度と高く、またＰＶＣＲも低くなっている。
これに対して、本発明では、量子ドット層を低移動度層として利用しており、この点が非特許文献３等の従来技術と最も異なる点である。さらに、本発明は、量子ドットのエネルギー準位は高移動度量子井戸とバリア層の中間にあるため、負性抵抗の発現電圧が小さく、また、量子ドットという極端な低移動度の層を使えるため、ＰＶＣＲも大きく取ることができる、という顕著な効果を奏する。

デュアルチャネル負性抵抗電界効果素子の一実施形態の概略構成図である。負性抵抗電界効果素子のエネルギーバンド図である。負性抵抗電界効果素子の素子により得られたドレイン−ソース電圧対ドレイン電流の静特性図である。高移動度量子井戸層と低移動度量子ドット層の順序を逆にした素子の、ドレイン−ソース電圧対ドレイン電流の静特性図である。

１．負性抵抗電界効果素子の構造
図１に、デュアルチャネル負性抵抗電界効果素子の一実施形態の概略構成図を示す。図１（Ａ）には、デュアルチャネル負性抵抗電界効果素子１０の断面構造の概要を示し、図１（Ｂ）には、詳細な断面層構造を示す。
デュアルチャネル負性抵抗電界効果素子１０は、ＩｎＰ基板１１、ＩｎＡｌＡｓバッファ層１２、ダブルチャネル層１６、ゲート・ショットキ層２０、コンタクト層３０、ゲート電極１７、ソース電極１８、ドレイン電極１９、ＳｉＯ_２酸化膜４４を備える。なお、各層の物質は一例に過ぎず、適宜の物質を用いることができる。例えば、基板としては、ＩｎＰ基板１１の代わりに、格子整合系のＧａＡｓ基板を用い、バッファ層１２としてＡｌＧａＡｓを用いてもよい。その場合、ダブルチャネル層１６の高移動度層１３としてＧａＡｓ層、低移動度層１５としてはＡｌＧａＡｓ層を用いればよいが、低移動度層１５のＡｌ組成はバッファ層１２の組成よりも少なく選ぶ。また、ＳｉＯ_２酸化膜４４は省略してもよい。さらに、ゲート・ショットキ層２０及びコンタクト層３０の構造も一例を示したものに過ぎず、適宜の層構造を採用することができる。

デュアルチャネル層１６は、高移動度量子井戸層１３、Ｉｎ_０．５２Ａｌ_０．４８Ａｓバリア層１４、低移動度量子ドット層１５によって形成される。基板はＩｎＰ（００１）基板１１でありＩｎ_０．５２Ａｌ_０．４８Ａｓバッファ層１２を成長した後、電子の主たる走行チャネルである高移動度チャネルとしては、基板に格子整合するＩｎ_０．５３Ｇａ_０．４７Ａｓ量子井戸層１３を用いた。

量子井戸層１３は、基板１１に格子整合することで、高移動度とすることができる。または、量子井戸層１３は、基板１１に格子整合はしていないが、歪が緩和せず、表面は平坦な状態を維持することで、高移動度とすることができる。

量子ドット層１５は、基板１１と異なる格子定数の化合物半導体で形成され、厚さは量子井戸層１３に比べて薄くすることで、低移動度とすることができる。または、量子ドット層１５は、厚さが臨界膜厚以内で凹凸が存在しないが十分薄くすることで、電子移動度を十分低くすることができる。または、量子ドット層１５は、基板１１と格子整合する半導体層で形成し、膜厚を十分薄くすることで、電子移動度を低くすることができる。または、量子ドット層１５は、表面に凹凸を多数存在させることで、低移動度とすることができる。

ここで量子井戸層１３の歪が緩和せず、表面状態が平坦であれば、Ｉｎ組成を増加させ、移動度をさらに高くした量子井戸層１３を採用することも可能である。ノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓバリア層１４は、キャリアがトンネル可能な程度に薄く、本実施の形態では、一例として、２ｎｍの厚さを持っている。この条件を満たせば厚さは変化させることが可能である。低移動度チャネルの量子ドット層１５は、２ｎｍのＩｎ_０．２３Ｇａ_０．７７Ａｓ層からなる。量子ドット層１５は、高移動度量子井戸層１３に比べてＩｎ組成を小さくしたほうが移動度は低くなる傾向にあるが、逆にＩｎ組成を大きくした場合でも、厚さをさらに薄くし、低移動度チャネル層とすることも出来る。

ここで、量子ドット層１５とは、基板と格子整合しない半導体層で、表面に多数の凹凸が存在しそれが電子の移動の妨げとなって低移動度チャネルとなり負性抵抗を発現するものである。また、量子ドット層１５は、膜厚が臨界膜厚内で凹凸が存在しなくても、厚さが十分薄く（例えば、量子井戸層１３の半分程度以下）電子が十分低移動度であればよい。さらには、量子ドット層１５は、基板と格子整合する半導体層であっても、膜厚が十分薄い量子井戸で電子移動度が低ければ、負性抵抗発現が可能である。なお、この低移動度チャネルの層が例えば２ｎｍと薄いことを示すため量子ドットという言葉を用いている。
また、図１では量子ドット層１５は量子井戸層１３から見てゲート電極側にあるが、それを逆にしてもよい。

デュアルチャネル層１６の上には、ゲート電極１７との間のゲート・ショットキ接合層またはゲート絶縁膜を最上層に有する積層構造であるゲート・ショットキ層２０が設けられている。図示の場合、ゲート・ショットキ層２０は、一例として、デュアルチャネル層１６に比して相対的に広いエネルギバンドギャップを有するＩｎＡｌＡｓスペーサ層２１、ソース電極１８に関しソース電極側からのキャリア供給に都合の良いデルタドープ層（δ−ドープ層）２２を介した後に、ゲート電極１７とショットキ接合を形成し得るＩｎＡｌＡｓショットキ接合層２３が形成されている。なお、この例に限らず、ショットキ接合層２３等のかわりにゲート絶縁層としてもよい。

ソース、ドレイン電極１８、１９との接触のためには、さらに次の上積み構造がコンタクト層３０として設けられている。この実施形態におけるコンタクト層３０は、やはり複数層の積層構造から成るノンアロイコンタクト層となっている。コンタクト層３０は、下層から順に見て必要に応じ設けられるデルタドープ層２４の上にｎ−ＩｎＡｌＡｓ層３１、ｎ−ＩｎＧａＡｓ層３２、デルタドープ層３３、ｎ−ＩｎＡｌＡｓ層３４、ｎ−ＩｎＡｓ層３５と重なっている。これは、互いの格子整合性が良く、導電性が良好であって、かつ、ソース電極、ドレイン電極とのオーミック接触も良好に取れるようにするとの条件からであるが、もちろん、この他にも異なる積層構造は考えられ、前記の目的を達成するならば、積層層数や材質は問わない。
また、デュアルチャネル層１６以外のＩｎＡｌＡｓ、ＩｎＧａＡｓ層は、ＩｎＰ基板に格子整合する組成とすることができる。

図１ではデルタドープ層２２はダブルチャネル層１６のゲート電極側に位置しているが、基板側に形成しても同様効果が見込まれる。また、ゲート側、基板側両方に形成してもよい。
以上のような構造において、デュアルチャネル負性抵抗電界効果素子１０は、ゲート電極１７への電圧印加に依る電界の存在の下、ドレイン電極１８に印加されるドレイン電圧により加速されたキャリアを、高移動度チャネルから低移動度チャネルにトンネル効果により、またはバリア層を乗り越えて遷移させることでドレイン電流に関し負性抵抗特性を呈し、負性抵抗の傾きがゲート電圧によって変化する。

このように、本実施の形態では、高移動度チャネルを量子井戸層１３、低移動度チャネルを量子ドット層１５とし、量子井戸層１３と量子ドット層１５とのエネルギー準位差をバリア層１４との準位差の中間に設け、さらに格子不整合系を採用して電子移動度を低下することにより、従来に比して負性抵抗の生じるドレイン電圧Ｖ_ＮＤＲを低めることが出来る。さらに、高いＰＶＣＲを取る事も容易で、さらに電流量も大きく取る事が可能となる。特許文献１−３の量子細線を用いた負性抵抗素子では電流量が少ないことが課題であったが、本実施の形態の素子は主たる電子の走行チャネルが量子井戸であるため、容易に電流量を大きく取ることが可能である。

２．製法
試作例では、ＩｎＰ基板１１上にＩｎ_０．５２Ａｌ_０．４８Ａｓバッファ層１２を４００ｎｍ成長した後、Ｉｎ_０．５３Ｇａ_０．４７Ａｓ高移動度量子井戸層１３が１０ｎｍ、Ｉｎ_０．５２Ａｌ_０．４８Ａｓバリア層１４が２ｎｍ、Ｉｎ_０．２３Ｇａ_０．７７Ａｓ低移動度量子ドット層１５が２ｎｍから成るダブルチャネル層１６を形成している。その後の成長層の膜厚は、ＩｎＡｌＡｓスペーサ層２１は１０ｎｍ，デルタドープ層２２を積んだ後のＩｎＡｌＡｓショットキ接合層２３までの膜圧が１５ｎｍで、コンタクト層３０はデルタドープ層２４とその上のｎ−ＩｎＡｌＡｓ層３１が１ｎｍ，ｎ−ＩｎＧａＡｓ層３２が５ｎｍ，第二のデルタドープ層３３を挟んでその上のｎ−ＩｎＡｌＡｓ層３４が１ｎｍ，そして最上層のｎ−ＩｎＡｓ層３５が１ｎｍである。

図２に、負性抵抗電界効果素子１０のエネルギーバンド図を示す。図に示すように、ドレイン電圧で加速された高移動度量子井戸チャネル層１３内のキャリアはＩｎＡｌＡｓバリア層１４の障壁をトンネルするかまたは越えて低移動度量子ドットチャネル層１５内に移り、そこを走行するか停留する。ここで、μ（Ｉｎ_０．５３Ｇａ_０．４７Ａｓ量子井戸）＞＞μ（Ｉｎ_０．２３Ｇａ_０．７７Ａｓ量子ドット）である。

次に、図３に、負性抵抗電界効果素子の素子により得られたドレイン−ソース電圧対ドレイン電流の静特性図を示す。
このようにして本実施の形態に従い作製した素子の特性を種々、測定してみた所、図に示すように、望ましい特性を得ることができた。同図横軸がドレイン−ソース電圧Ｖ_ｄｓ、縦軸がドレイン電流Ｉ_ｄである。チャネル幅は８００ｎｍ、ゲート長は２００ｎｍに設定した。動作温度５０Ｋにおいて、明瞭な負性抵抗特性が観察された。負性抵抗の生じるドレイン電圧である、オンセット電圧（ＯｎｓｅｔＶｏｌｔａｇｅ：Ｖ_ＮＤＲ）は、Ｖ_ｇ＝４Ｖで０．２２Ｖであり、非特許文献１に比べて十分に低い。また、既掲の特許文献１−３に比べて極めて優れているのは最大電流値であり、本実施の形態では２３０μＡを実現している。特許文献２では、数１０μＡ程度に留まっていたが、これを大幅に向上させることに成功している。本試作品はチャネル幅を８００ｎｍと比較的細くしているため、それをさらに広くとればさらに電流値を増加させることが可能である。ＰＶＣＲはＶ_ｇ＝４Ｖで１．６３であるが、例えば量子ドット層の厚さをさらに薄くし、低移動度層の電子移動度をさらに下げることで高ＰＶＣＲを得ることができる（後述の図４参照）。

図３において、負性抵抗特性はゲート電圧によって変化する。特に負性抵抗の傾きはゲート電圧とともに増加する。図では、ゲート電圧Ｖ_ｇを４Ｖから−１Ｖずつのステップで変化させたときの様子を示している。
一般に、負性抵抗素子を高周波発振素子として応用した場合、発振周波数は負性抵抗の傾きによって決まることが知られている。従って本実施の形態の負性抵抗素子は、周波数可変の三端子高周波発振素子として応用可能である。

図４は、ダブルチャネル構造の高移動度層と低移動度層を逆にした素子の特性図である。基板上の成長の順序は、低移動度量子ドット層１ｎｍ、バリア層２ｎｍ、高移動度量子井戸層１０ｎｍとなっている。ゲート電圧は０Ｖである。この場合も明瞭な負性抵抗特性が観察されるが、図３に比べてオンセット電圧が０．４Ｖと高い。これは低移動度量子ドット層が１ｎｍと薄く、ドット内に出来る電子のエネルギー準位が高いため、キャリアが低移動度層に遷移するために必要なエネルギーが大きいためと考えられる。また、１ｎｍの量子ドット層の低移動度を反映し、ＰＶＣＲはＶ_ｇ＝０Ｖでも２．０となっている。

以上、本発明の望ましい実施形態に即し説明したが、本発明の負性抵抗特性電界効果素子は、３端子の非常に単純な構造を持っていること、低ドレイン圧で負性抵抗が得られること、電流量が多く取れる等、これまでにない利点を持っている。さらに、本発明は、優秀な負性抵抗特性を呈しながら低消費電力での高周波発振器やメモリ等への応用が期待できる。

デュアルチャネル負性抵抗電界効果素子の一実施形態の概略構成図である。負性抵抗電界効果素子のエネルギーバンド図である。負性抵抗電界効果素子により得られたドレイン−ソース電圧対ドレイン電流の静特性図である。高移動度量子井戸層と低移動度量子ドット層の順序を逆にした素子の、ドレイン−ソース電圧対ドレイン電流の静特性図である。

２．製法
試作例では、ＩｎＰ基板１１上にＩｎ_０．５２Ａｌ_０．４８Ａｓバッファ層１２を４００ｎｍ成長した後、Ｉｎ_０．５３Ｇａ_０．４７Ａｓ高移動度量子井戸層１３が１０ｎｍ、Ｉｎ_０．５２Ａｌ_０．４８Ａｓバリア層１４が２ｎｍ、Ｉｎ_０．２３Ｇａ_０．７７Ａｓ低移動度量子ドット層１５が２ｎｍから成るダブルチャネル層１６を形成している。その後の成長層の膜厚は、ＩｎＡｌＡｓスペーサ層２１は１０ｎｍ，デルタドープ層２２を積んだ後のＩｎＡｌＡｓショットキ接合層２３までの膜厚が１５ｎｍで、コンタクト層３０はデルタドープ層２４とその上のｎ−ＩｎＡｌＡｓ層３１が１ｎｍ，ｎ−ＩｎＧａＡｓ層３２が５ｎｍ，第二のデルタドープ層３３を挟んでその上のｎ−ＩｎＡｌＡｓ層３４が１ｎｍ，そして最上層のｎ−ＩｎＡｓ層３５が１ｎｍである。

Claims

互いに離間したソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極に対し、それぞれ電気的に接触し、高移動度チャネルの量子井戸層と低移動度チャネルの量子ドット層とがバリアを挟んで形成されるデュアルチャネル層と、
前記ソース電極と前記ドレイン電極との間に前記デュアルチャネル層にショットキ層または絶縁膜を介して設けられたゲート電極と
を備え、
前記ドレイン電極に印加されるドレイン電圧により加速されたキャリアを前記高移動度チャネルから前記低移動度チャネルに遷移させることでドレイン電流に関し負性抵抗特性を呈する負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子ドット層は、基板と異なる格子定数の化合物半導体で形成され、厚さは前記量子井戸層に比べて薄く、低移動度であることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子ドット層は、厚さが臨界膜厚以内で凹凸が存在しないが十分薄く電子移動度が十分低いことを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子ドット層は、基板と格子整合する半導体層で形成され、膜厚が十分薄く電子移動度が低いことを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子ドット層は、表面に凹凸が多数存在し、低移動度であることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子井戸層は、基板に格子整合しており、高移動度であることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記量子井戸層は、基板に格子整合はしていないが歪が緩和せず、表面は平坦な状態を維持し、及び／又は、Ｉｎ組成を高くし、高移動度であることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記デュアルチャネル中の前記量子井戸層と前記量子ドット層とは、前記バリア層により物理的には分離しているが、キャリアがトンネル可能な程度に近接していることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記低移動度チャネルの量子ドット層は、前記高移動度チャネルの量子井戸層から見て前記ゲート電極の側に位置していることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記低移動度チャネルの量子ドット層は、前記高移動度チャネルの量子井戸層から見て前記基板の側に位置していることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記デュアルチャネル層の前記ゲート電極側、または基板側、または両側に、キャリアを供給するためのデルタドープ層をさらに備えた負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
ドレイン電流及びソース・ドレイン電圧に関する負性抵抗の傾きがゲート電圧によって制御可能であることを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記デュアルチャネル層と前記ゲート電極の間に、ショットキ接合層とデルタドープ層とを含む積層構造によるゲート・ショットキ層をさらに備えたことを特徴とする負性抵抗電界効果素子。
請求項１記載の負性抵抗電界効果素子であって、
前記デュアルチャネル層と前記ソース電極及び前記ドレイン電極との間に、
ショットキ接合層とデルタドープ層とを含む積層構造によるゲート・ショットキ層と、
ショットキ接合層とデルタドープ層を含む積層構造によるコンタクト層、又は、ノンアロイコンタクト層と
をさらに備えたことを特徴とする負性抵抗電界効果素子。
請求項１乃至１４のいずれかに記載の負性抵抗電界効果素子を備え、
ドレイン電流及びソース・ドレイン電圧に関する負性抵抗の傾きがゲート電圧によって制御することで発振波長を可変とした高周波発振素子。
基板と、
前記基板に積層して設けられ、高移動度チャネルの量子井戸層と低移動度チャネルの量子ドット層とがバリア層を挟んで形成され、前記量子井戸層と前記量子ドット層とが前記バリア層により物理的には分離しているが、キャリアがトンネル可能な程度に近接しているように形成されたデュアルチャネル層と、
前記デュアルチャネル層に積層して設けられ、前記デュアルチャネル層に比して相対的に広いエネルギバンドギャップを有するスペーサ層と、ソース側からのキャリア供給のためのデルタドープ層と、ショットキ接合層又はゲート絶縁層とを含む積層構造によるゲート・ショットキ層と、
前記ゲート・ショットキ層上に設けられたゲート電極と、
前記ゲート・ショットキ層に積層して設けられ、格子整合性が良く、導電性が良好であって、かつ、ソース電極及びドレイン電極とのオーミック接触も良好に取れるようにした、デルタドープ層及びショットキ層を含む積層構造によるコンタクト層と、
前記コンタクト層上に設けられ、前記ゲート電極の両側に互いに離間して設けられたソース電極及びドレイン電極と
を備え、
前記デュアルチャネル層は、前記ソース電極及び前記ドレイン電極に対して前記コンタクト層及び前記ゲート・ショットキ層を介してそれぞれ電気的に接触し、前記ドレイン電極に印加されるドレイン電圧により加速されたキャリアを前記高移動度チャネルから前記低移動度チャネルに遷移させることでドレイン電流に関し負性抵抗特性を呈する負性抵抗電界効果素子。