JP3774000B2

JP3774000B2 - 半導体装置

Info

Publication number: JP3774000B2
Application number: JP29150296A
Authority: JP
Inventors: 輝昭小原; 浩一星野
Original assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency; Denso Corp; National Institute of Japan Science and Technology Agency
Priority date: 1996-11-01
Filing date: 1996-11-01
Publication date: 2006-05-10
Anticipated expiration: 2016-11-01
Also published as: JPH10135447A

Description

【０００１】
【発明の属する技術分野】
本発明は、高速動作、高出力、かつ低雑音動作が可能な２次元電子ガスを利用する電界効果トランジスタ（ＦＥＴ）などの半導体装置に関する。
【０００２】
【従来の技術】
図６は、ＩｎＰ基板を用いてＩｎＡｌＡｓとＩｎＧａＡｓとにより形成したＦＥＴの１種である高電子移動度トランジスタ(High Electron Mobility Transistor ;ＨＥＭＴ) の半導体構造の従来例を示すものである。この図６において、半絶縁性のＩｎＰからなる半導体基板（以下、基板と称す）１上に、膜厚が１００ｎｍのノンドープＩｎ_０．５２Ａｌ_０．４８Ａｓからなるバッファ層２が配置されている。
【０００３】
バッファ層２は、後述するようにソース，ゲート，ドレインなどの電極が形成される側からの電流が基板１へ流れるのを防止する役割を果たすものである。膜厚が２０ｎｍのノンドープＩｎ_ＸＧａ_１−ＸＡｓ(0.53 ≦Ｘ≦1)からなるチャネル層３は、バッファ層２上に配置されており、このチャネル層３をキャリアたる電子が走行するようになっている。
【０００４】
膜厚が５ｎｍのノンドープＩｎ_０．５２Ａｌ_０．４８Ａｓからなるスペーサ層４は、チャネル層３上に配置されており、不純物濃度１×１０^１９／ｃｍ^３にＳｉがドープされた膜厚が１０ｎｍのｎ形Ｉｎ_０．５２Ａｌ_０．４８Ａｓからなるドープ層（電子供給層）５は、スペーサ層４上に配置されている。ドープ層５はチャネル層３に２次元電子ガスを誘起させるため、チャネル層３のＩｎ_ＸＧａ_１−ＸＡｓ(0.53 ≦Ｘ≦1)よりも電子親和力の小さい、ｎ形不純物を含有するＩｎ_０．５２Ａｌ_０．４８Ａｓで構成されている。
【０００５】
膜厚が１０ｎｍのノンドープＩｎ_０．５２Ａｌ_０．４８Ａｓからなるゲートコンタクト層６は、ドープ層５上に配置されている。このゲートコンタクト層６は、ゲート電極とショットキー接触をとるための層である。不純物濃度１×１０^１９／ｃｍ^３にＳｉがドープされた膜厚が２０ｎｍのｎ形Ｉｎ_ＸＧａ_１−ＸＡｓ(0.53 ≦Ｘ≦1)からなるキャップ層７は、ゲートコンタクト層６の上に配置される。キャップ層７はソース電極及びドレイン電極の良好なオーミック接触をとるための層である。
【０００６】
【発明が解決しようとする課題】
このような半導体構造を用いてＨＥＭＴを作製しているが、この構造では、ＩｎＰからなる基板１に対して格子定数の整合を良好にとるために、ドープ層５としてｎ形Ｉｎ_０．５２Ａｌ_０．４８Ａｓを用いている。このＩｎ_０．５２Ａｌ_０．４８Ａｓについては、熱的に不安定な材料であることが報告されている( 報告文献：N.Hayafuji,Y.Yamamoto,N.Yoshida,T.Sonoda,S.Takamiya,and S.Mitsui "Thermal stability of AlInAs/GaInAs/InP heterostructures" Appl.Phys.Lett.66(7)863,1995) 。
【０００７】
この報告によれば、ドープ層５にｎ形Ｉｎ_０．５２Ａｌ_０．４８Ａｓを用いた従来の半導体構造では、比較的低温の熱処理でドープ層５からの電子放出能力が急激に劣化してシートキャリア濃度を劣化させる。その結果としてＨＥＭＴの特性が悪化してしまう、という特性劣化の機構が説明されている。
【０００８】
ＨＥＭＴの製造工程では結晶成長後に、レジストのベーク、ＳｉＮパッシベーション膜の形成等、素子を加熱する必要のある工程が多く含まれている。しかしながら、上述のようにＩｎ_０．５２Ａｌ_０．４８Ａｓが熱的に不安定な材料であるため、従来は加熱を必要とする工程をＩｎ_０．５２Ａｌ_０．４８Ａｓからなるドープ層のドープ濃度が設計値からずれない低温で行う必要があり、このため特性の優れたＨＥＭＴの作製が困難になるという問題点があった。
【０００９】
また、一般に、完成したデバイスを高温雰囲気中に一定時間保持した後に電気的特性の測定を行う信頼性試験において、従来のＨＥＭＴでは、高温雰囲気中の保持によって特性の劣化が生じており、その信頼性が極めて乏しいという問題点をも有していた。
【００１０】
以下においては、上記の様なドープ層５における電子放出能力の劣化を防止するための対策例を列挙する。先ず、第４３回応用物理学関係連合講演会講演予稿集28a-M-7,1996( 日本電気株式会社) で提案されている方法を図７に示す。尚、図６と同一部分には同一符号を付して示す。ここで提案されている構造では、ドープ層５とゲートコンタクト層６との間に、ノンドープＩｎＡｓ層８ａとノンドープＡｌＡｓ層８ｂとの組合わせからなる超格子８が、４分子層×７周期挿入されている（図７では簡略化した状態で示す）。
【００１１】
この超格子８が電極側からのドープ層５に対する不純物浸透を防ぐことで、その不純物浸透に起因する電子放出能力の劣化防止を図っている。しかしながら、この構造では、電子放出能力の劣化防止には有効であるものの、ドープ層５とゲートコンタクト層６との間に新たな層を挿入することになるため、ゲート電極とチャネル層３との距離が遠くなりＨＥＭＴの利得が低下してしまうという新たな問題点が出てくる。
【００１２】
次に、特開平４−２８２３７号公報に開示されているものについて図８を参照して説明する。図８において、ゲートコンタクト層９は、ノンドープのＩｎＡｓ層９ａとノンドープのＡｌＡｓ層９ｂとの組合せからなる超格子により構成されている。この公報に記載された発明の目的はゲート耐圧の向上であるが、キャップ層７がエッチングされることにより形成されるリセス領域において表面に露出するゲートコンタクト層９に熱的に不安定なＩｎ_０．５２Ａｌ_０．４８Ａｓを用いるのを避けているため、加熱による電子放出能力の劣化防止対策の１つとなり得ると考えられる。
【００１３】
ところで、図９に示すように、ＩｎＡｓ及びＡｌＡｓの格子定数（約６．０７及び５．６６）は、基板１を構成しているＩｎＰの格子定数（約５．８６８）に対して各々４％程度異なっている（ＩｎＡｓ：＋４％，ＡｌＡｓ：−４％）。この格子定数の差は非常に大きく、上記公報においては、基板１に対して格子不整を発生させずに成長を行うことができるＩｎＡｓ層，ＡｌＡｓ層の膜厚は、各々３ｎｍ程度（略１０分子層）が限度であるとしている。
【００１４】
しかしながら、本発明の発明者らは鋭意研究の結果、実際に安定して形成できるＩｎＡｓ層，ＡｌＡｓ層の膜厚は、各々２分子層程度（約０．６ｎｍ）であることを突き止めた。これ以上の膜厚を形成した場合は、微視的に見ると層内に多くの転位が入るため、これが半導体としての特性劣化に大きく影響すると考えられる。
【００１５】
また、膜厚が２分子層程度と薄い場合には、電気特性の観点で見ると、超格子構造にしたことによる特性を十分に得ることができず巨視的にＩｎ_０．５２Ａｌ_０．４８Ａｓと同等になってしまい、電子放出能力劣化の有効な防止手段とはならないことが判明した。
【００１６】
而して、本発明の発明者らはその研究の結果として、巨視的にＩｎ_０．５２Ａｌ_０．４８Ａｓと同等とならないために必要な超格子の各構成層の組成は、転位を発生させること無く積層可能な膜厚、即ち臨界膜厚が２０ｎｍのものであると結論した。
【００１７】
本発明は上記課題を解決するためになされたものであり、その目的は、電子供給層の電子放出能力が熱処理により低下することを防止できる半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載の半導体装置によれば、ゲートコンタクト層が、夫々臨界膜厚が１５ｎｍ以上であり、各層の組成比を示すＸ及びＹの値が格子不整合による転位の発生がないように設定されている所定厚さ寸法以上のＩｎ_XＡｌ_1-XＡｓ層とＩｎ_YＡｌ_1-YＡｓ層（但し、０＜Ｘ＜１，０＜Ｙ＜１，Ｘ≠Ｙ）とが三対以上交互に積層された超格子として形成されることによって、電子供給層のチャネル層に対する電子放出能力が熱処理によって低下するのを防止することができる。そして、転位の発生による電子の移動度の低下、即ち、半導体特性の劣化を防止することができる。
【００２０】
請求項２記載の半導体装置によれば、前記Ｉｎ_XＡｌ_1-XＡｓ層のＸの値は０．８，前記Ｉｎ_YＡｌ_1-YＡｓ層のＹの値は０．２に選択設定されるので、熱処理による電子供給層の電子放出能力の低下防止と、超格子の各層内における転位の発生による半導体特性の劣化防止とを、最適なバランスによって達成することができる。
【００２１】
請求項３載の半導体装置によれば、ＩｎＸＡｌ１−ＸＡｓ層及びＩｎＹＡｌ１−ＹＡｓ層の組成比は、臨界膜厚が２０ｎｍとなる値に選択設定されるので、請求項２と同様の効果が得られる。
【００２２】
請求項４記載の半導体装置によれば、電子供給層におけるゲートコンタクト層に接している面とは反対側の面に接して、Ｉｎ_ZＡｌ_1-ZＡｓ(0≦Ｚ≦0.52) からなるスペーサ層が形成されることにより、チャネル層に形成されるエネルギギャップのポテンシャル井戸をより深くし得て、電子の移動度をより向上させることができ、高速動作を行わせることができる。
【００２３】
請求項５記載の半導体装置によれば、チャネル層がＩｎＧａＡｓによって形成されると共に、Ｉｎ_TＧａ_1-TＡｓ(0.53 ≦Ｔ≦1)からなる電子分布制御層が形成され、チャネル層内における電子の分布をスペーサ層のヘテロ界面から遠ざけて、当該チャネル層の略中央に電子密度分布のピークが位置するようにしたことにより、チャネル層における電子密度の分布を最適に制御し得て電子の移動度を一層向上させることができる。
【００２４】
請求項６記載の半導体装置によれば、電子分布制御層が４ｎｍ膜厚のＩｎ_0.53Ｇａ_0.47Ａｓによって形成され、チャネル層が１６ｎｍ膜厚のＩｎ_0.8Ｇａ_0.2Ａｓによって形成されることにより、チャネル層の組成を最適にして電子移動度を向上させることができると共に、電子分布制御による電子移動度の向上効果をも最大にすることができる。
【００２５】
【発明の実施の形態】
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、本発明の第１実施例における半導体装置の構造を示す摸式的な断面図である。尚、図７と同一部分には同一符号を付すことにより、具体的な説明を省略している。この図１において、バッファ層２とスペーサ層４との間に、チャネル層２０が挿入されている。このチャネル層２０は、第１チャネル層（チャネル層）２０ａと第２チャネル層（電子分布制御層）２０ｂとの２層構造になっている。
【００２６】
第１チャネル層２０ａは、膜厚１６ｎｍのノンドープＩｎ_０．８Ｇａ_０．２Ａｓから構成されており、バッファ層２上に配置されている。また、第２チャネル層２０ｂは、膜厚４ｎｍのノンドープＩｎ_０．５３Ｇａ_０．４７Ａｓから構成されており、第１チャネル層２０ａ上に配置されている。
【００２７】
チャネル層２０は、ＨＥＭＴの動作時においてキャリアたる電子が走行（移動）する領域である。従って、ドープ層５，スペーサ層４，チャネル層２０及びバッファ層２の各層間のバンドギャップによってこの領域に形成されるポテンシャル井戸を深く（エネルギ準位を低く）する程、電子はチャネル層２０に集まり易くなる。このためには、Ｉｎ_ＸＧａ_１−ＸＡｓの組成比を与えるＸの値を、ドープ層５や基板１との格子不整合を生じない範囲で大きくすることによりＩｎＡｓの組成比を高めれば良く、その最も良い組成比として、Ｘ＝０．８，即ち、Ｉｎ_０．８Ｇａ_０．２Ａｓが選択されている。
【００２８】
また、第２チャネル層２０ｂは、Ｉｎ_０．５３Ｇａ_０．４７Ａｓで構成されることにより、チャネル層２０内における電子の分布をスペーサ層４のヘテロ界面から遠ざけて、チャネル層２０の略中央に電子密度分布のピークが位置するように制御し、電子の移動度をより高めるように作用するものである。この場合、第２チャネル層２０ｂを加えることによって、チャネル層２０のエネルギ準位が若干上昇するというデメリットもあるが、上記のように電子移動度を高める効果を最大に得ることができ、そのデメリットの影響を実質的に受けることがない膜厚は４ｎｍであることが、例えば特開平６−１４０４３５号公報に示されているように実験的に確認されている。
【００２９】
また、ドープ層５とキャップ層７との間には、ゲートコンタクト層２１が挿入されている。ゲートコンタクト層２１は、膜厚２０ｎｍのノンドープＩｎ_０．８Ａｌ_０．２ＡｓからなるＡ層（Ｉｎ_ＸＡｌ_１−ＸＡｓ層，Ｘ＝０．８）２１ａと膜厚２０ｎｍのノンドープＩｎ_０．２Ａｌ_０．８ＡｓからなるＢ層（Ｉｎ_ＹＡｌ_１−ＹＡｓ層，Ｙ＝０．２）２１ｂとを交互に２周期形成した超格子構造となっている。その他の層については、図７と同様に構成されている。
【００３０】
上記の構造を有する半導体装置を用いてＨＥＭＴを素子として作製した場合の摸式的な断面図を図２に示す。オーム接触によるソース電極２２ａ及びドレイン電極２２ｂはキャップ層７上に形成される。ゲート電極２３は、キャップ層７を選択エッチングにより除去したリセス領域２４のゲートコンタクト層２１上に形成される。
【００３１】
本実施例の従来技術に対する相違点として、例えば図６に示す従来技術では、ゲートコンタクト層６にＩｎ_０．５２Ａｌ_０．４８Ａｓを用いているのに対し、本実施例では、Ｉｎ_０．８Ａｌ_０．２Ａｓ（Ａ層２１ａ）とＩｎ_０．２Ａｌ_０．８Ａｓ（Ｂ層２１ｂ）との超格子を用いたことにある。図２のリセス領域２４で表面に露出するゲートコンタクト層２１が、Ａ層２１ａとＢ層２１ｂとによる超格子である。
【００３２】
ここで、Ａ層２１ａとＢ層２１ｂとの組成比を上記のように決定したのは、以下の理由による。ゲートコンタクト層２１には、キャリアを生成するための不純物はドープされていないが、キャリアとしての電子が僅かに存在している。一つの目安として、１０^１４／ｃｍ^３以上の密度で、超格子構造で形成されるバンドギャップ部分に電子が残留する状態をシミュレーションにより想定した。
【００３３】
この時、バンドギャップの谷若しくは山を電子密度分布のピークとして、超格子を構成する各層の厚さを変化させると、前記各層の膜厚がある程度薄くなった場合に、隣接する層に対して、１０^１４／ｃｍ^３以上の密度を有する電子の分布がはみ出してしまうことが分かった。この様に、電子密度分布のはみ出しが隣接する層に対して生じることによって、巨視的にＩｎ_０．５２Ａｌ_０．４８Ａｓと同じように熱特性が悪化してしまうと考えられる。
【００３４】
そして、この１０^１４／ｃｍ^３以上の密度の電子分布が隣接する層に対してはみ出すこと無く、バンドギャップの谷若しくは山の部分に収まる超格子の１層の厚さは、１５ｎｍ以上であれば良いことが分った。但し、この場合でもトンネル効果などにより若干の電子のしみ出しが発生する可能性が想定されるため、若干の余裕を持たせることにより２０ｎｍの膜厚を確保するのが良いという結論に達した。
【００３５】
図３は、ＩｎＰ基板上に転位を発生することなく成膜できるＩｎ_ＸＡｌ_１−ＸＡｓの膜厚（臨界膜厚）のPeopleによる理論計算式の計算結果を示すものである。巨視的にＩｎ_０．５２Ａｌ_０．４８Ａｓと同様の熱特性を有しないために必要な、２０ｎｍの膜厚を形成可能にするＩｎ_ＸＡｌ_１−ＸＡｓの組成比を与えるＸの値は、0.2 ≦Ｘ≦0.8 であることが分かる。
【００３６】
そこで、本実施例では最大２０ｎｍ程度の成膜が可能であり、かつ熱的に不安定なＩｎ_０．５２Ａｌ_０．４８Ａｓと組成がもっとも離れたＩｎ_０．８Ａｌ_０．２ＡｓからなるＡ層２１ａとＩｎ_０．２Ａｌ_０．８ＡｓからなるＢ層２１ｂとの超格子構造をゲートコンタクト層２１に用いたのである。
【００３７】
斯様な超格子構造を有するゲートコンタクト層２１を用いることによって、熱処理等が行われた場合に、Ｉｎ_０．５２Ａｌ_０．４８Ａｓからなるドープ層５に対してＨＥＭＴの各電極２２ａ，２２ｂ及び２３が形成されている側からの不純物浸透を防ぐことができ、ドープ層５の電子放出能力が低下することを防止できる。
【００３８】
また、Ａ層２１ａ及びＢ層２１ｂの上記組成比は、ＩｎＰからなる基板１に対して格子定数の整合が最も良好であるＩｎ_０．５２Ａｌ_０．４８Ａｓに対しても、組成比の正負バランスの釣合い（０．５２に対して、０．８（＋０．２８），０．２（−０．３））が適当にとり得るので、格子不整合による転位の発生が許容範囲内となるように抑えることができる。
【００３９】
以上のように本実施例によれば、ゲートコンタクト層２１を、夫々２０ｎｍの厚さ寸法のＩｎ_０．８Ａｌ_０．２ＡｓからなるＡ層２１ａとＩｎ_０．２Ａｌ_０．８ＡｓからなるＢ層２１ｂとの超格子として形成した。従って、ゲートコンタクト層２１を、転位の発生が許容範囲内となるように形成し得、且つ、その、ゲートコンタクト層２１によりドープ層５の電子放出能力が熱処理によって低下するのを防止し得て、ＨＥＭＴの製造プロセスにおける各種の熱処理を十分な高温で行うことができ、半導体としての特性の優れた素子を容易に製造することができる。加えて、完成品としてのＨＥＭＴの熱的安定性も高くなることにより、素子の安定性を大幅に向上させることができる。
【００４０】
また、本実施例によれば、ゲートコンタクト層２１の直下であるドープ層５に接してＩｎ_０．５２Ａｌ_０．４８Ａｓからなるスペーサ層４を形成したので、チャネル層２０に形成されるポテンシャル井戸をより深くし得て、より多くの電子を集めることができるので、電子の移動度をより高めることができる。
【００４１】
更に、本実施例によれば、スペーサ層４の直下に、Ｉｎ_０．５３Ｇａ_０．４７からなる第２チャネル層２０ｂが４ｎｍ膜厚よって形成され、その第２チャネル層２０ｂの直下に、Ｉｎ_０．８Ｇａ_０．２Ａｓからなる第１チャネル層２０ａを１６ｎｍ膜厚をもって形成したので、チャネル層２０自体の特性及び第２チャネル層２０ｂによる電子分布制御効果を最大にし得て、電子の移動度を高める効果を最大にすることができる。
【００４２】
図４は本発明の第２実施例におけるＨＥＭＴの構造を示す摸式的な断面図であり、以下は第１実施例と異なる部分についてのみ説明する。図４においては、第１実施例におけるドープ層５は除かれている。その代わりに、スペーサ層４に対して不純物濃度1 ×１０^１３／ｃｍ^２に局所的にＳｉドープされたＳｉδドープ層２５が電子供給層として形成されている。その他は第１実施例と同様である。
【００４３】
以上のように第２実施例によれば、電子供給層としてＳｉδドープ層２５を用いたが、ゲートコンタクト層２１をＡ層２１ａとＢ層２１ｂとの超格子構造としたことにより、電子供給層の構造によらず、ゲートコンタクト層２１が熱的に安定なため高い信頼性の素子を形成することができる。
【００４４】
図５は本発明の第３実施例におけるＨＥＭＴの構造を示す摸式的な断面図であり、以下は第１実施例と異なる部分についてのみ説明する。この図５においては、第１実施例の図２に示す各層構造に対して、バッファ層２とゲートコンタクト層２１との間に形成される各層の形成順序が、第１実施例の図２に示す各層の形成順序に対して逆になっている。
【００４５】
即ち、バッファ層２からゲートコンタクト層２１の方向に、ドープ層５，スペーサ層４，第２チャネル層２０ｂ及び第１チャネル層２０ａの順で形成されている。これは、所謂「逆ＨＥＭＴ」構造をなすものである。斯様な構造においても、ゲートコンタクト層２１をＡ層２１ａとＢ層２１ｂとの超格子構造としたことにより、熱安定性の高い半導体装置の構造を得ることができる。
【００４６】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
Ａ層（Ｉｎ_ＸＡｌ_１−ＸＡｓ層）２１ａ及びＢ層（Ｉｎ_ＹＡｌ_１−ＹＡｓ層）２１ｂの組成比を与えるＸ及びＹの値は０．８及び０．２に限ること無く、Ｘ≠Ｙの条件を満たし、且つ、熱処理によって電子供給層の電子放出能力が低下するのを防止し得る範囲であれば適宜変更して良い。また、格子不整合による転位の発生が許容範囲内となる条件を加えて適宜変更しても良い。
Ｉｎ_ＸＡｌ_１−ＸＡｓ層及びＩｎ_ＹＡｌ_１−ＹＡｓ層の組成比は、臨界膜厚が２０ｎｍ程度となるものに限らず、１５ｎｍ以上となる範囲で選択設定しても良い。
【００４７】
スペーサ層の組成比は、Ｉｎ_0.52Ａｌ_0.48Ａｓに限ること無く、Ｉｎ_ZＡｌ_1-ZＡｓ(0≦Ｚ≦0.52) の範囲で適宜変更して良い。
電子分布制御層の組成比も、Ｉｎ_0.53Ｇａ_0.47Ａｓに限ること無く、Ｉｎ_TＧａ_1-TＡｓ(0.53 ≦Ｔ≦1)の範囲で適宜変更して良い。
また、チャネル層の組成比も、Ｉｎ_0.8Ｇａ_0.2Ａｓに限ること無く、適宜変更して良い。
ゲートコンタクト層２１に形成する超格子は、Ａ層２１ａ及びＢ層２１ｂを交互に２周期形成するものに限らず、Ａ層２１ａ及びＢ層２１ｂを三対以上積層するものであれば良い。
電子分布制御層及びチャネル層の膜厚は４ｎｍ及び１６ｎｍに限ること無く、両者の組成比の変化などに応じて変更して良い。
【図面の簡単な説明】
【図１】本発明の第１実施例における半導体装置の断面を摸式的に示す図
【図２】半導体装置に電極を形成してＨＥＭＴ素子を構成した場合の断面を摸式的に示す図
【図３】 Peopleによる理論計算式の計算結果を示す図
【図４】本発明の第２実施例を示す図２相当図
【図５】本発明の第３実施例を示す図２相当図
【図６】従来技術を示す図１相当図
【図７】図６と異なる従来技術を示す図１相当図
【図８】図６，図７と異なる従来技術を示す図１相当図
【図９】ＡｌＡｓ，ＩｎＰ，ＩｎＡｓの格子定数とバンドギャップとの関係を示す図
【符号の説明】
１は半導体基板（ＩｎＰ基板）、４はスペーサ層、５はドープ層（電子供給層）、２０ａは第１チャネル層（チャネル層）、２０ｂは第２チャネル層（電子分布制御層）、２１はゲートコンタクト層、２１ａはＡ層（Ｉｎ_ＸＡｌ_１−ＸＡｓ層）、２１ｂはＢ層（Ｉｎ_ＹＡｌ_１−ＹＡｓ層）、２５はＳｉδドープ層（電子供給層）を示す。

Claims

ＩｎＰ基板上に形成され、電子がキャリアとして移動するチャネル層と、このチャネル層上に形成され、前記チャネル層に前記電子を供給するｎ形の不純物がドープされた電子供給層と、この電子供給層上に形成されたゲートコンタクト層と、このゲートコンタクト層上に形成されて、前記チャンネル層を移動する前記電子の量を制御するゲート電極とを設けてなる半導体装置において、
前記ゲートコンタクト層は、夫々臨界膜厚が１５ｎｍ以上であり、各層の組成比を示すＸ及びＹの値が格子不整合による転位の発生がないように設定されているＩｎ_XＡｌ_1-XＡｓ層とＩｎ_YＡｌ_1-YＡｓ層（但し、０＜Ｘ＜１，０＜Ｙ＜１，Ｘ≠Ｙ）とが三対以上交互に積層された超格子として形成されて、前記電子供給層の電子放出能力が熱処理によって低下するのを防止し得るように構成されていることを特徴とする半導体装置。
前記Ｘの値は０．８，前記Ｙの値は０．２に選択設定されていることを特徴とする請求項１記載の半導体装置。
前記Ｉｎ _X Ａｌ _1-X Ａｓ層及びＩｎ _Y Ａｌ _1-Y Ａｓ層の組成比は、臨界膜厚が２０ｎｍとなる値に選択設定されていることを特徴とする請求項１又は２記載の半導体装置。
前記電子供給層における前記ゲートコンタクト層に接している面とは反対側の面に接して、Ｉｎ_ZＡｌ_1-ZＡｓ(0≦Ｚ≦0.52) からなるスペーサ層が形成されていることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
前記チャネル層は、ＩｎＧａＡｓによって形成され、
前記スペーサ層における前記電子供給層に接している面とは反対側の面に接して、Ｉｎ_TＧａ_1-TＡｓ(0.53 ≦Ｔ≦1)からなる電子分布制御層が形成され、
前記チャネル層内における電子の分布を前記スペーサ層のヘテロ界面から遠ざけて、当該チャネル層の略中央に電子密度分布のピークが位置するようにしたことを特徴とする請求項４記載の半導体装置。
前記電子分布制御層は、４ｎｍ膜厚のＩｎ _0.53 Ｇａ _0.47 Ａｓによって形成され、前記チャネル層は、１６ｎｍ膜厚のＩｎ _0.8 Ｇａ _0.2 Ａｓによって形成されると共に、前記電子分布制御層における前記スペーサ層に接する面とは反対側の面に接していることを特徴とする請求項５記載の半導体装置。