JP5663210B2 - Ｉｉｉ−ｖ族加工基板の製造方法およびそのｉｉｉ−ｖ族加工基板 - Google Patents

Description

本発明は、ＩＩＩ−Ｖ族加工基板およびその製造方法に関する。

相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのさらに小さな寸法への急速なスケーリングが、現在、マイクロエレクトロニクス産業を牽引しており、トランジスタの設計において大きな変化をもたらしている。特に、ＳｉＯ_２絶縁層を、より高い誘電率を持つゲート酸化物で置き換えること、および金属電極を導入することは、挑戦的な課題である。次の技術的ノードの要求を満たすには、シリコンチャネルは、もうすぐ代替の半導体で置き換えることになるであろう。

これらの高い電子移動度に起因して、例えば、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓなどのＩＩＩ−Ｖ化合物は、トランジスタチャネルでの活性材料として、Ｓｉと置換する理想的な候補である。

しかしながら、ＩＩＩ−Ｖ材料の有効な電気的パッシベーションは、機能的なＭＯＳデバイスの発展を阻害する未解決問題のままである。実際、ＩＩＩ−Ｖ／酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。種々の表面処理、例えば、硫黄化合物を用いた表面パッシベーションなど、および水素または窒素プラズマを用いた表面クリーニングが、表面フェルミ準位ピンニングを低減するために適用されている。

特許出願ＵＳ６１５９８３４Ａは、ＩＩＩ−Ｖ基板の上部にＧａＧｄＯ_ｘ酸化物をエピタキシャル成長させることを開示する。ＧａＧｄＯ_ｘ酸化物は、ＩＩＩ−Ｖ基板の表面再構成を安定化させ、これにより界面応力を最小化し、ピン止めされないフェルミ準位をもたらす。しかしながら、この方法は、集積のオプションを特定のＧａＧｄＯ_ｘの使用に限定するものであり、これは著しい漏洩を示すことがある。論文（De Souza et al., Appl. Phys. Letters 92 153508 (2008)）に記載された代替の方法は、アモルファスシリコン層をＩＩＩ−Ｖ基板（ＧａＡｓ）の上部に堆積させるものである。しかしながら、この手法は、基板内に誘起される応力および、界面でのフェルミ準位ピンニングを支配する電子計数(electron-counting)を制御していない。

従って、ＩＩＩ−Ｖ基板を有効にパッシベーション処理し、改善した性能を持つデバイスをもたらす方法を見つけることが望まれている。

本発明の第１態様は、請求項１に記述したような方法を提供する。他の態様は、請求項１１の基板を提供する。他の態様は、請求項１６に記述したような基板の使用を提供する。他の態様は、請求項１７に記述したような基板の使用を提供する。

任意の追加の特徴を態様の何れかに追加でき、こうした追加の特徴の幾つかは従属請求項に記述している。当業者にとって明らかなように、これらの態様の任意の組合せが追加でき、これらの任意の１つまたは組合せが放棄できる。他の利点は、特に他の先行技術に対して当業者にとって明らかになるであろう。本発明の請求項から逸脱することなく、多くの変形および変更が可能である。従って、本発明の形態は例示に過ぎず、本発明の範囲を限定することを意図していないと明白に理解すべきである。

本発明がどのように実施されるかを、添付図面を参照しつつ例として説明する。

Ａｌ_２Ｏ_３誘電体層およびＰｔ電極を持つｐ−ＧａＡｓ（００１）基板の上に規定されたキャパシタ構造について、２５℃でのＣＶ測定を表す。 Ａｌ_２Ｏ_３誘電体層およびＰｔ電極を持つｐ−ＧａＡｓ（００１）基板の上に規定されたキャパシタ構造について、１５０℃でのＣＶ測定を表す。 ＧａＡｓ単位セルを表すものであり、異なる結晶学的方向及び結晶学的面を示している。 ＧａＡｓ（００１）再構成表面の平面図を示す。 ＧａＡｓ（００１）再構成表面の断面図を示す。 ＧａＡｓ（００１）再構成表面の断面図を示すもので、Ａｓ二量体(As-dimer)の存在および溝を示し（左側）、ＧａＡｓ（００１）表面上にエピタキシャル成長したゲルマニウム層、そしてＧｅＯ_２へのゲルマニウム酸化を示す（右側）。 ＧａＡｓ（１１０）表面の平面図を示す。 ＧａＡｓ（１１０）表面の断面図を示す。 ＧａＡｓ（１１０）表面上にエピタキシャル成長したＧｅ（１１０）パッシベーション層を示す。 ＧａＡｓとＧｅの界面におけるバンドアライメントを概略的に示す。 Ｉｎ_０．５Ｇａ_０．５ＡｓとＧｅの界面におけるバンドアライメントを概略的に示す。 開示の加工(engineered)基板を概略的に示す（ＩＩＩ）。 開示の代替加工基板を概略的に示す（ＩＩＩ’）。 開示の加工基板の上に位置する誘電体層（７）を概略的に示す（ＩＩＩ，ＩＩＩ’）。

本発明について、特定の実施形態に関して一定の図面を参照しつつ説明するが、本発明はこれらに限定されず、請求項によってのみ限定される。記載した図面は、概略的に過ぎず、非限定的なものである。図面において、要素の幾つかのサイズは、説明目的のため誇張したり、スケールどおりに描いていないことがある。本説明および請求項において用語「備える(comprising)」を用いる場合、それは他の要素またはステップを排除していない。単数名詞を参照する際に、不定冠詞または定冠詞、例えば、"a", "an", "the"を用いる場合、他に特別に言及していない限り、これは該名詞の複数形を含む。

請求項で用いられる用語「備える(comprising)」は、それ以降に列挙される手段に限定されると解釈すべきではなく、それは他の要素またはステップを排除していない。このように、「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂのみからなるデバイスに限定すべきではない。それは、本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。

さらに、説明および請求項における用語「第１」「第２」「第３」等は、類似の要素を区別するために使用しており、必ずしも順次的または時系列の順番を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の順序で動作可能であると理解すべきである。

さらに、説明および請求項における用語「上部(top)」「下部(bottom)」「上に(over)」「下に(unde)」等は、説明目的のために使用しており、必ずしも相対的な位置を記述していない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施形態は、ここで説明したり図示したものとは他の向きで動作可能であると理解すべきである。

本開示の種々の実施形態は、ＩＩＩ−Ｖ族加工(engineered)基板の製造方法およびそのＩＩＩ−Ｖ族加工基板を記述している。

本開示の目的は、進歩した電子デバイス、例えば、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、トンネル電界効果トランジスタ（ＴＦＥＴ）、オプトエレクトロニクスデバイス、または種々の用途を持つ他のデバイス等を生産するために使用可能なＩＩＩ−Ｖ族加工基板の製造方法を記述することである。

本開示の他の目的は、酸化物−加工基板の界面の有効な電気的パッシベーションを示すＩＩＩ−Ｖ族加工基板を記述することである。ＩＩＩ−Ｖ族加工基板は、優れた性能を備えたデバイスを生産するために使用できる。

ＩＩＩ−Ｖ／酸化物の界面は、バンドギャップ内での高密度の欠陥状態によって影響を受け、これはフェルミ準位をピン止めし、デバイスの貧弱な電気的性能の原因となる。このことは、ｐ−ＧａＡｓ（００１）基板上に堆積したＡｌ_２Ｏ_３誘電体層に関して、図１ａと図１ｂに示したＣＶ測定によって説明される。室温での結果は、かなり小さな周波数分散（図１ａ）を示しているが、大きな周波数分散が１５０℃で測定されており（図１ｂ）、中間ギャップでの欠陥の存在を裏付けている。

問題の一部は、誘電体の堆積の際、下地となるＩＩＩ−Ｖ層内に蓄積される応力に由来するであろう。誘電体膜の成長の際、一連の界面欠陥が発生し、基板のフェルミ準位をピン止めする。

ＧａＡｓ，ＩｎＰなどの化合物半導体は、ダイヤモンドと類似した結晶構造を有する。しかしながら、格子は、２つの異なるタイプの原子を含む。各原子は、他のタイプの原子との４つの共有結合を有する。この構造は、閃亜鉛鉱結晶（ＺｎＳ）にちなんで、閃亜鉛鉱型格子と称される。

ＧａＡｓは、強い共有結合性の原子間結合を有するが、ガリウム原子からヒ素へ少量の電子電荷移動があり、材料はごく僅かにイオン性と考えることができる。実際、各Ｇａ原子およびＡｓ原子は、３個の価電子と５個の価電子をそれぞれ有する。その結果、各Ｇａサイトは、ヒ素原子と共に生成される結合当たり０．７５電子で寄与し、一方、ヒ素原子は、Ｇａ原子との結合当たり１．２５電子を供給する。その結果、Ｇａ−Ａｓ結合の生成時に移動する電子電荷は整数であり、結合は共有結合である。

図２は、ＧａＡｓの結晶学的単位セル、および主要な結晶学的方向と面を概略的に示している。ガリウム原子は白丸で示し、ヒ素原子は黒丸で示す。ＧａＡｓ（００１）は、世界中で電子デバイスの大部分を生産するための開始表面である。実験的な成長条件では、この表面のいろいろな再構成(reconstruction)は、化学量論の関数として報告されている。

最低エネルギーの再構成、よって、Ａｓ終端面について最も起こりうる構造は、図３ａ（平面図）および図３ｂ（断面図）に示すβ（２×４）再構成である。表面の周期性が溝と平行な方向で２倍であり（バルク周期性と比較して）、溝と垂直な方向で４倍であり、これは（２×４）再構成として知られている。

β（２×４）ＧａＡｓ（００１）再構成表面の主な特徴は、第２層のＧａ原子の上に位置する上側層のＡｓ二量体(dimer)からなるブロックによって分離された、平行な列の溝である。Ａｓ二量体および溝は、図３ｃ（左側）でも示している。

ゲルマニウムは、原理的にはＧａＡｓパッシベーションに適切な材料である。ＧｅおよびＧａＡｓの格子パラメータは、完全な整合を示すためである（ＧｅおよびＧａＡｓは共に、５．６５オングストローム［１０^−１０ｍ］の格子定数を有する）。しかしながら、薄いゲルマニウム層を、例えば、β（２×４）ＧａＡｓ（００１）表面の上に成長させると、ＧｅとＧａＡｓの間に生ずる電子計数(electron-counting)の不整合に起因して、フェルミ準位をピン止めする。

実際、Ｇｅは４個の価電子（４つの結合）を有するため、形成される結合当たり１個の電子を提供することによって、その原子価殻を共有する。その結果、Ｇｅ（１｜ｅ｜）−Ａｓ（１．２５｜ｅ｜）の形成は、０．２５｜ｅ｜の過剰をもたらし、「ｎ型」ドーピングの挙動と等価な、伝導帯でのフェルミ準位シフトをもたらす。Ｇｅ｜１｜−Ｇａ（０．７５｜ｅ｜）結合は、「ｐ型」ドーピングの挙動と等価な、価電子帯でのフェルミ準位シフトをもたらす。

ＧａＡｓ（００１）表面に成長したゲルマニウム層の制御酸化は、界面状態密度を低減すべきである。しかしながら、図３ｃ（右側）に示すように、β（２×４）ＧａＡｓ（００１）溝での未酸化ゲルマニウムの存在に起因して、フェルミ準位は、ピン止めされたままである。

本開示の種々の実施形態は、ＧｅまたはＳｉなどのＩＶ族元素半導体材料を、＜１１０＞もしくは＜１１１＞の結晶方位または他の任意の結晶方位を有するＩＩＩ−Ｖ基板の上部にエピタキシャル成長させることを記述しており、ＩＩＩ−Ｖ基板の上側表面にＩＩＩ族元素およびＶ族元素の交互（均一）分布をもたらすであろう。これによりＶ族元素が、ＩＩＩ−Ｖ基板にパッシベーション処理(passivate)を施す。

ＩＩＩ族元素およびＶ族元素の交互（均一）分布を持つ結晶学的面の例は、（１１０）面（点線、図２）、（１１１）面（灰色、図２）、そして、これらの全ての結晶学的等価面（−１ −１ ０）面、（２２０）面、（０１１）面、（０ −１ −１）面、（−１ −１ −１）面、（２２２）面などである。結晶学的等価面は、対称変換によって得られる面であり、方位軸の任意の選択に依存する。本説明において、結晶学的面およびその全ての等価面は、括弧＜＞で示しており、例えば、＜１１０＞または＜１１１＞の結晶方位と呼ばれる。

これに対して不均一な分布は、専らＩＩＩ族元素（例えば、Ｇａ，Ｇａリッチ表面）またはＶ族元素（例えば、Ａｓ，Ａｓリッチ表面）からなる上側表面を有する。不均一分布の例は、図２に示す立方構造の面である結晶学的面（００１），（０１０），（１００）、および全てのこれらの結晶学的等価面、例えば、（０ ０ −１），（０ −１ ０）または（−１ ０ ０）である。

図４ａと図４ｂは、ＧａＡｓ（１１０）表面の平面図および断面図を概略的に示す。ＧａＡｓ（１１０）は、ＩＩＩ族元素およびＶ族元素の均一な（交互）分布を備えた安定した表面であり、再構成を示していない。本開示のように、＜１１０＞または＜１１１＞の結晶方位を持つＩＩＩ−Ｖ基板を選択することによって、幾つかの利点がある。

第１に、電子計数(electron-counting)の不整合は、Ｖ族元素からなるパッシベーション層の基礎となる＜１１０＞および＜１１１＞の結晶方位では存在しない。基板の上側表面でのＩＩＩ族元素およびＶ族元素の交互分布は、電子計数不整合をＶ族元素とバランスさせ、よってピン止めされない界面をもたらす。

図４ｃは、ＧａＡｓ＜１１０＞基板上にエピタキシャル成長したＧｅ＜１１０＞層を示す。上側表面での均一な数のＧａ原子およびＡｓ原子は、電子計数の観点から表面を「中性」にする。

第２に、＜１１０＞または＜１１１＞の結晶方位を持つＩＩＩ−Ｖ基板の表面は、より円滑であり、これは、続く誘電体膜（酸化物）堆積の際、表面応力のより良好な制御を意味する。

本開示の第１態様において、加工基板（ＩＩＩ，ＩＩＩ’）の製造方法が開示されている。該方法は、下記ステップを含む。
・＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）を用意すること。
・第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）を少なくとも形成することを含んだ、中間層（ＩＩ，ＩＩ’）を形成すること。中間層（ＩＩ，ＩＩ’）は、ベース基板の上側層（２）の上に位置し、これと接触している。
・その後、ＩＶ族半導体材料からなる擬似格子整合(pseudomorphic)のパッシベーション層（４）を成長させること。擬似格子整合パッシベーション層は、中間層（ＩＩ，ＩＩ’）の上に位置し、これと接触している。

本説明において、括弧付き参照符号は、本開示の図６〜図８を参照する。

本開示の方法によれば、パッシベーション層は、数個の単原子層(monolayer)の厚さを有するＩＶ族元素の薄いエピタキシャル膜である。この層は擬似格子整合であり、これは直下の層／基板と格子整合していることを意味しており、臨界厚さ未満の厚さを有する。パッシベーション層は、誘電体層を形成する次の処理ステップの際、ＩＩＩ−Ｖ下地層に向かう酸素拡散を防止するのに充分な厚さである。

格子整合した層（例えば、基板上のパッシベーション層）を形成するのに必要な歪みは、基板の格子定数に対して、その層を弾性的に「伸張」または「圧縮」する必要性から由来している。しかし、この歪みは、格子整合した層の厚さを制限する。格子整合した層が厚くなるほど、歪みは増加する。「臨界厚さ」では、歪みエネルギーが何よりも重要であり、欠陥が生成されて、格子整合を破壊する。

好都合には、該実施形態は、次の処理ステップにおいて、パッシベーション層の部分酸化を少なくとも含み、その後、形成した酸化物の部分エッチングを少なくとも含む。結果として、ＩＶ族元素−酸化物層を上側に有し、現在のＣＭＯＳ技術と完全に互換性のあるパッシベーション処理された基板または加工基板が得られ、これにより更なる標準的な集積を可能にする。

次の処理ステップにおいて、パッシベーション／加工基板の上部に、誘電体材料の層が例えば、原子層成長法（ＡＬＤ）、化学気相成長法（ＣＶＤ）、分子線エピタキシー（ＭＢＥ）等によって形成される。誘電体材料は、ＳｉＯ_２（ｋ_ＳｉＯ２〜４．２）より高い誘電率ｋを有する、高誘電率(high-k)誘電体材料とすることができ、これはトランジスタ構造でのゲート絶縁膜として機能し得る。

本開示の加工基板を電界効果トランジスタ（ＦＥＴ）を製造するために使用する実施形態において、直下層のＩＩＩ−Ｖ化合物の電子バンドギャップを基準として、パッシベーション層のＩＶ族元素の価電子帯および伝導帯の位置決めは、デバイスの良好な動作を少なくとも部分的に決定する。この位置決めは、界面でのバンドギャップ・アライメントと呼ぶことにする。

本開示は、適切な厚さのパッシベーション層を選択することによって、及び／又は、パッシベーション層の下に位置するバッファ層の組成を変更することによって、パッシベーション処理された界面でのバンドギャップ・アライメント制御についてさらに説明している。

Ｇｅ基板上にＳｉの薄いエピタキシャル層が形成されている場合、シリコンの伝導帯および価電子帯の位置は、Ｓｉ層の厚さに影響される。より詳細には、Ｓｉ伝導帯は、Ｓｉ膜厚の増加とともに、Ｇｅバンドギャップ内で徐々にシフトし、１０個のＳｉ単原子層ではバルク値に収束する。

同様に、ＩＩＩ−Ｖ化合物からなる基板上に、ＩＶ族元素からなるパッシベーション層が形成されている場合、ＩＶ族元素の伝導帯は、パッシベーション層の厚さの関数としてＩＩＩ−Ｖ化合物バンドギャップ内で徐々にシフトするようになる。

実施形態は、層厚に伴う伝導帯シフトを考慮して、ＩＶ族元素からなる擬似格子整合パッシベーション層について最適な厚さを選択することを開示している。

本開示の種々の実施形態は、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）の上に位置し、これと接触する擬似格子整合のＩＶ族パッシベーション層（４）を形成することを記述しており、バッファ層は、＜１１１＞または＜１１０＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を有するＩＩＩ−Ｖベース基板（Ｉ）の上に形成されている。代替として、バッファ層（３）は、ＩＩＩ−Ｖベース基板（Ｉ）の上側層（２）を変更することによって、例えば、＜１１１＞または＜１１０＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物を変更し、同じ結晶方位を持つ第２のＩＩＩ−Ｖ化合物を得ることによって形成することができる。

第２のＩＩＩ−Ｖ化合物からなるバッファ層は、＜１１１＞または＜１１０＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を有するＩＩＩ−Ｖベース基板（Ｉ）の上にエピタキシャル成長される。従って、第２のＩＩＩ−Ｖ化合物は、＜１１１＞または＜１１０＞の結晶方位を有するようになる。

本開示の別の実施形態において、ベース基板（Ｉ）の上に位置するバッファ層（３）は、電界効果トランジスタ（ＦＥＴ）のチャネルとして機能し得る。これらの実施形態では、第２のＩＩＩ−Ｖ化合物は、そのバンドギャップがＩＶ族元素の伝導帯および価電子帯の一方と重ならないように選択される。

第２のＩＩＩ−Ｖ化合物は、そのバンドギャップが、パッシベーション層でのＩＶ族元素の電子状態から自由であるように選択される。ＩＶ族元素の伝導帯および価電子帯の両方が、第２のＩＩＩ−Ｖ化合物のバンドギャップの外側に位置するからである。

第１態様の特定の実施形態において、第２のＩＩＩ−Ｖ化合物はＩｎＧａＡｓである。ＩｎＧａＡｓ層は、＜１１０＞または＜１１１＞の結晶方位を持つＧａＡｓからなる上側層を有するベース基板の上に位置している。ＩｎＧａＡｓ層は、Ｇｅパッシベーション層の下に位置する。ＩｎＧａＡｓは、下地のＧａＡｓ層と同じ結晶方位を有するようになる。

図５ｂは、図５ａに示すＧａＡｓとＧｅのバンドアライメントと比較して、ＩｎＧａＡｓとＧｅのバンドアライメントを示す。

パッシベーション層（４）は、中間層（ＩＩ，ＩＩ’）である中間下地層と格子整合している。中間層が、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）で構成される実施形態では、パッシベーション層（４）は、第２のＩＩＩ−Ｖ化合物材料と格子整合している。

第１態様の実施形態は、第２のＩＩＩ−Ｖ化合物材料が、ＩＶ族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択する方法を開示している。

好都合には、第２のＩＩＩ−Ｖ化合物材料からなるバッファ層は、電界効果トランジスタ（ＦＥＴ）のチャネル層として機能するのに適している。

特定の実施形態において、第２のＩＩＩ−Ｖ化合物材料は、第１のＩＩＩ−Ｖ化合物材料と同じ化学組成を有することができる。

第１態様の別の実施形態は、中間層（ＩＩ’）を形成することが下記ステップを含む方法を開示している。
・ベース基板（Ｉ）の上側層（２）の上に位置し、これと接触しており、かつ、バッファ層（３）の下に位置し、これと接触する第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層（５）を形成すること。
・バッファ層（３）の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層（４）の下に位置し、これと接触する第４のＩＩＩ−Ｖ化合物からなるバリア層（６）を形成すること。

代替として、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）は、高電子移動度トランジスタ（ＨＥＭＴ）でのチャネル層として機能するのに適している。さらに、同じ実施形態において、第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層（５）は、ＨＥＭＴのバッファ層として機能するのに適しており、第４のＩＩＩ−Ｖ化合物からなるバリア層（６）は、ＨＥＭＴのバリア層として機能するのに適している。

中間層（ＩＩ’）が複数の層を含む実施形態において、上側の層が第４のＩＩＩ−Ｖ化合物材料からなるバリア層（６）であり、パッシベーション層（４）は、第４のＩＩＩ−Ｖ化合物材料と接触して格子整合している。

種々の実施形態において、第２のＩＩＩ−Ｖ化合物、第３のＩＩＩ−Ｖ化合物および第４のＩＩＩ−Ｖ化合物は、化学気相成長法（ＣＶＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、または分子線エピタキシー（ＭＢＥ）等の超高真空技術（ＵＨＶ）を用いて、エピタキシャル成長される。

本開示の幾つかの実施形態において、第１のＩＩＩ−Ｖ化合物、第２のＩＩＩ−Ｖ化合物、第３のＩＩＩ−Ｖ化合物または第４のＩＩＩ−Ｖ化合物の少なくとも１つは、ドーパントを含む。

特定の実施形態において、第３のＩＩＩ−Ｖ化合物および第４のＩＩＩ−Ｖ化合物は、同じ化学組成を有することができる。

典型的には、Ｓｉがｎ型ＩＩＩ−Ｖ半導体材料を形成するドーパントとして用いられ、Ｂｅがｐ型ＩＩＩ−Ｖ半導体材料を形成するドーパントとして用いられる。

種々の実施形態は、Ｓｉ，Ｇｅ，Ｓｎおよびこれらの混合物からなるグループから選択されるＩＶ族半導体材料を開示している。擬似格子整合のＩＶ族元素層は、化学気相成長法（ＣＶＤ）、または分子線エピタキシー（ＭＢＥ）等の超高真空技術（ＵＨＶ）を用いて、エピタキシャル成長される。

好ましくは、ＩＶ族半導体材料は、良好な結晶品質を有する結晶性Ｇｅである。特定の実施形態では、擬似格子整合Ｇｅ層が、超高真空（ＵＨＶ）チャンバ内で分子線エピタキシーによって、３００℃〜３５０℃の成長温度、０．３ｎｍ／ｍｉｎの成長レートでエピタキシャル成長される。

本開示の種々の実施形態は、Ｇａ，Ｉｎ，Ａｌからなるグループから選択されたＩＩＩ族元素、およびＰ，Ａｓ，Ｓｂからなるグループから選択されたＶ族元素を少なくとも含む第１のＩＩＩ−Ｖ化合物を記述している。

本開示の別の実施形態は、ＧａＡｓを含む第２のＩＩＩ−Ｖ化合物を記述している。より好ましくは、第２のＩＩＩ−Ｖ化合物は、Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む。

本開示の実施形態は、Ｉｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む第３のＩＩＩ−Ｖ化合物を記述している。

本開示の別の実施形態は、Ｉｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む第４のＩＩＩ−Ｖ化合物を記述している。

ベース基板（Ｉ）は、例えば、Ｓｉ，Ｇｅまたはこれらの混合物などの半導体材料または半導体材料の積層体（ｓｔａｃｋ）からなる基板（１）を含む。代替として、基板は、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、石英、ガラス、またはマイクロ電子デバイスと互換性のある他の材料を含んでもよい。

本開示の方法は、図８に示すように、開示の加工基板（ＩＩＩ，ＩＩＩ’）の上に位置する誘電体層（７）を形成することをさらに含んでもよい。前記誘電体層を形成する際、必要に応じて、パッシベーション層（４）の部分酸化ステップが先行する。誘電体層（７）は、ＳｉＯ_２（ｋ_ＳｉＯ２〜４．２）より高い誘電率ｋを有する、高誘電率(high-k)誘電体材料とすることができる。高誘電率(high-k)誘電体材料は、Ａｌ_２Ｏ_３，ＨｆＯ_２，ＨｆＳｉＯ_ｘ，ＨｆＳｉＯＮ，ＤｙＯ_ｘ，ＤｙＳｃＯ_ｘ，ＺｒＯ_ｘまたはこれらの組合せを含んでもよい。

本開示の第２態様において、下記構成を備えた、電子デバイス用の加工基板（ＩＩＩ，ＩＩＩ’）が開示されている。
・＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）。
・第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）を少なくとも含む中間層（ＩＩ，ＩＩ’）。中間層（ＩＩ，ＩＩ’）は、ベース基板の上側層（２）の上に位置し、これと接触している。
・さらに、ＩＶ族半導体材料からなる擬似格子整合パッシベーション層（４）。擬似格子整合パッシベーション層は、中間層（ＩＩ，ＩＩ’）の上に位置し、これと接触している。

本開示の第２態様の実施形態において、第２のＩＩＩ−Ｖ化合物は、ＩＶ族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される。

好都合には、第２のＩＩＩ−Ｖ化合物からなるバッファ層は、電界効果トランジスタ（ＦＥＴ）のチャネルとして機能し得る。

第２態様の特定の実施形態において、第１のＩＩＩ−Ｖ化合物はＩｎＰであり、第２のＩＩＩ−Ｖ化合物はＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ（ｘ＞０．５）であり、ＩＶ族半導体材料はＧｅである。

第２態様の実施形態は、下記構成を備えるＩＩＩ−Ｖ族加工基板（ＩＩＩ’）を開示している。
・ベース基板（Ｉ）の上側層（２）の上に位置し、これと接触しており、かつ、バッファ層（３）の下に位置し、これと接触する第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層（５）。
・バッファ層（３）の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層（４）の下に位置し、これと接触する第４のＩＩＩ−Ｖ化合物からなるバリア層（６）。

代替として、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）は、高電子移動度トランジスタ（ＨＥＭＴ）のチャネル層として機能する。これらの実施形態において、第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層（５）は、ＨＥＭＴのバッファ層として機能し、第４のＩＩＩ−Ｖ化合物からなるバリア層（６）は、ＨＥＭＴのバリア層として機能する。

第２態様の特定の実施形態において、第１のＩＩＩ−Ｖ化合物はＩｎＰであり、第２のＩＩＩ−Ｖ化合物はＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、第３および第４のＩＩＩ−Ｖ化合物はＩｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、ＩＶ族半導体材料はＧｅである。

本開示の加工基板は、半導体デバイス製造のいろいろな領域で使用可能である。基板は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ，Ｇｅと関連して説明しているが、文章で他の箇所で説明したように、本開示の利益が他の半導体材料及び／又は基板に適用可能であることは当業者にとって明らかであろう。

開示した方法は、ＭＯＳＦＥＴデバイス、ＨＥＭＴデバイス、ＴＦＥＴデバイス、レーザダイオードなどのオプトエレクトロニクスデバイス、または改善した性能を持つＩＩＩ−Ｖ族加工基板を使用できる任意の他のデバイス等を製造するために適切に応用可能である。

他の変形例は、請求項の範囲内で想定できる。

Claims (17)

1. ＩＩＩ−Ｖ族加工基板を製造する方法であって、
   シリコン基板またはゲルマニウム基板および、＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）を用意すること、
   第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）を少なくともエピタキシャル成長することを含んだ、中間層（ＩＩ）をエピタキシャル成長するすることであって、中間層（ＩＩ）は、ベース基板の上側層（２）の上に位置し、これと接触するようにすること、
   その後、ＩＶ族半導体材料からなる擬似格子整合のパッシベーション層（４）をエピタキシャル成長させることであって、擬似格子整合パッシベーション層は、中間層（ＩＩ）の上に位置し、これと接触しており、欠陥が生成されないように臨界厚さ未満の厚さを有するようにすること、
   前記擬似格子整合パッシベーション層（４）の上に、トランジスタ構造でのゲート絶縁膜として適した高誘電率(high-k)誘電体層を堆積すること、を含む方法。
2. 第２のＩＩＩ−Ｖ化合物は、ＩＶ族元素の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項１記載の方法。
3. ベース基板の上側層（２）の上に位置し、これと接触しており、かつ、バッファ層（３）の下に位置し、これと接触する第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層（５）を形成すること、
   バッファ層（３）の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層（４）の下に位置し、これと接触する第４のＩＩＩ−Ｖ化合物からなるバリア層（６）を形成すること、をさらに含む請求項１記載の方法。
4. 第１のＩＩＩ−Ｖ化合物、第２のＩＩＩ−Ｖ化合物、第３のＩＩＩ−Ｖ化合物または第４のＩＩＩ−Ｖ化合物の少なくとも１つは、ドーパントを含む請求項１〜３のいずれかに記載の方法。
5. ＩＶ族半導体材料は、Ｓｉ，Ｇｅ，Ｓｎおよびこれらの混合物からなるグループから選択される請求項１〜４のいずれかに記載の方法。
6. 第１のＩＩＩ−Ｖ化合物は、Ｇａ，Ｉｎ，Ａｌからなるグループから選択されたＩＩＩ族元素、およびＰ，Ａｓ，Ｓｂからなるグループから選択されたＶ族元素を少なくとも含む請求項１〜５のいずれかに記載の方法。
7. 第２のＩＩＩ−Ｖ化合物は、ＧａＡｓを含む請求項１〜６のいずれかに記載の方法。
8. 第２のＩＩＩ−Ｖ化合物は、Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む請求項１〜７のいずれかに記載の方法。
9. 第３のＩＩＩ−Ｖ化合物は、Ｉｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む請求項３〜８のいずれかに記載の方法。
10. 第４のＩＩＩ−Ｖ化合物は、Ｉｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）を含む請求項３〜９のいずれかに記載の方法。
11. シリコン基板またはゲルマニウム基板および、＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）と、
    第２のＩＩＩ−Ｖ化合物からなるエピタキシャル成長したバッファ層（３）を少なくとも含むエピタキシャル成長した中間層（ＩＩ，ＩＩ’）であって、ベース基板（Ｉ）の上側層（２）の上に位置し、これと接触している中間層（ＩＩ，ＩＩ’）と、
    ＩＶ族半導体材料からなるエピタキシャル成長した擬似格子整合パッシベーション層（４）であって、中間層（ＩＩ，ＩＩ’）の上に位置し、これと接触しており、欠陥が生成されないように臨界厚さ未満の厚さを有する擬似格子整合パッシベーション層（４）と、
    前記擬似格子整合パッシベーション層（４）の上に堆積され、トランジスタ構造でのゲート絶縁膜として適した高誘電率(high-k)誘電体層と、を備えるＩＩＩ−Ｖ族加工基板。
12. 第２のＩＩＩ−Ｖ化合物は、ＩＶ族半導体材料の伝導帯または価電子帯の一方と重ならない電子バンドギャップを有するように選択される請求項１１記載の加工基板。
13. 第１のＩＩＩ−Ｖ化合物はＩｎＰであり、第２のＩＩＩ−Ｖ化合物はＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、ＩＶ族半導体材料はＧｅである請求項１１または１２記載の加工基板。
14. ベース基板の上側層の上に位置し、これと接触しており、かつ、バッファ層の下に位置し、これと接触する第３のＩＩＩ−Ｖ化合物からなる追加のバッファ層と、
    バッファ層の上に位置し、これと接触しており、かつ、擬似格子整合パッシベーション層の下に位置し、これと接触する第４のＩＩＩ−Ｖ化合物からなるバリア層と、をさらに備える請求項１１記載の加工基板。
15. 第１のＩＩＩ−Ｖ化合物はＩｎＰであり、第２のＩＩＩ−Ｖ化合物はＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、第３のＩＩＩ−Ｖ化合物はＩｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、第４のＩＩＩ−Ｖ化合物はＩｎ_ｘＡｌ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）であり、ＩＶ族半導体材料はＧｅである請求項１４記載の加工基板。
16. ＭＯＳＦＥＴデバイスを製造するための、請求項１１〜１３のいずれかに記載の加工基板の使用。
17. ＨＥＭＴデバイスを製造するための、請求項１４または１５記載の加工基板の使用。