CN107026198B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制造方法，其包含衬底、所述衬底上方的具有第一带隙的第一III‑V层、以及所述第一III‑V层上方的具有第二带隙的第二III‑V层。所述第二III‑V层包含与所述第一III‑V层接触的第一表面以及与所述第一表面对置的第二表面。所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。本发明实施例还提供上述半导体结构的制造方法。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及一种包含HEMT或MISFET的半导体结构和其制造方法。
背景技术
在半导体技术中，基于其特性，III族-V族(或III-V)半导体化合物用以形成各种集成电路装置，例如高功率场效应晶体管、高频晶体管、或是高电子迁移率晶体管(highelectron mobility transistors，HEMT)。HEMT是场效应晶体管并入具有不同带隙(bandgap)的两材料之间的接合(即异质结(heterojunction))作为沟道以替代掺杂区，通常情况下为金属氧化物半导体场效应晶体管(MOSFET)。相对于MOSFET，HEMT有许多具吸引力的性质，包含高电子迁移率、高频传导信号的能力等。
关于有效率的功率切换的数个技术需求中，关键是从高电压关闭(OFF)状态切换到低电压开启(ON)状态之后，立刻获得非常低接通电阻(ON resistance，RON)。另一关键需求是获得低装置耗竭速度(device burnout rate)。装置耗竭是不希望有的现象，其可能发生在升高的源极-漏极电压电平的FET中，造成装置的不可逆的电中断。通常，耗竭伴随着在漏极接触边缘的显微镜可见的损害。
因此，需要持续改进包含HEMT与MISFET的半导体结构的制造工艺，以确保高阶性能与生产量。
发明内容
本发明的一些实施例提供一种半导体结构，其包括衬底；第一III-V层，其在所述衬底上方，具有第一带隙；以及第二III-V层，其在所述第一III-V层上方，具有第二带隙，所述第二III-V层包括第一表面，接触所述第一III-V层；以及第二表面，与所述第一表面对置，其中所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。
本发明的一些实施例提供一种半导体结构，包括硅衬底；GaN层，其在所述硅衬底上方；含铝(Al)层，其位于所述GaN层上方；以及栅极结构，其位于所述含铝层上方，其中所述含铝层接近所述GaN层的铝浓度不同于所述含铝层接近所述栅极结构的铝浓度。
本发明的一些实施例提供一种半导体结构的制造方法，包括提供衬底；在所述衬底上方形成具有第一带隙的第一III-V层；在所述第一III-V层上方形成具有第二带隙的第二III-V层，所述第二III-V层具有与所述第一III-V层接触的第一表面以及与所述第一表面对置的第二表面，其中所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。
附图说明
为协助读者达到最佳理解效果，建议在阅读本发明实施例时同时参考附件图式和其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1是根据本发明的一些实施例说明根据半导体装置的III-V层的不同铝浓度的动态接通电阻与装置耗竭速度。
图2是根据本发明的一些实施例说明半导体结构的剖面示意图。
图3是根据本发明的一些实施例说明半导体结构的剖面示意图。
图4是根据本发明的一些实施例说明半导体结构的剖面示意图。
图5是根据本发明的一些实施例说明半导体结构的剖面示意图。
图6是根据本发明的一些实施例说明相对于半导体装置的III-V层的不同铝浓度的动态接通电阻成为应力电压(stress voltage)的函数。
图7到10是根据本发明的一些实施例说明半导体的剖面示意图且描述制造半导体结构的操作顺序。
图11A是根据本发明的一些实施例说明在制造的操作过程中的具有一种型式的III-V层的半导体结构的剖面示意图。
图11B是根据本发明的一些实施例说明在制造的操作过程中的具有另一种型式的III-V层的半导体结构的剖面示意图。
图12到20是根据本发明的一些实施例说明半导体结构的剖面示意图以及描述制造半导体结构的操作顺序。
具体实施方式
在图式中，相同的元件符号用以表示在不同图式与本发明的说明实施例中相同或类似的元件。图式不需要依比例绘示，并且在一些例子中，图式被夸大且/或简化仅作为说明的目的，所述技艺中具有通常技术者可理解基于以下的本发明的说明实施例，有许多可能的本发明的应用与变异。
另外，本发明实施例在使用与空间相关的叙述词汇，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图式中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本发明实施例所使用的这些空间相关叙述可以同样方式加以解释。
尽管本发明实施例的广范围所主张的数值范围与参数是约略值，但在特定范例中所阐述的数值尽可能精准。然而，任何数值本质上含有在个别测试测量中得到的标准偏差所必然造成的一些误差。再者，在本文中，“约”通常是指在给定值或范围的10％、5％、1％或0.5％内。或者，“约”是指在所述技艺中具有通常技术者可接受的平均的标准偏差内。在操作/工作范例之外，除非特别指明，否则本文所揭露的所有的数值范围、数量、值、与比例，例如材料的量、时间期间、温度、操作条件、数量的比例、以及其类似者应被理解为受到“约”字修饰。据此，除非有相反的指示，否则本发明实施例以及所附随的权利要求书所阐述的数值参数是约略数，其可视需要而变化。至少，应根据所报导的有意义的位数数目并且使用通常的进伪技术，解读各个数值参数。本文中，范围可表示为从一端点到另一端点，或是在两个端点之间。除非特别声明，否则本文揭露的所有范围皆包含端点。
本文所使用的“金属-绝缘体-半导体场效应晶体管(metal-insulator-semiconductor Field Effect Transistor，MISFET)”是指绝缘的栅极场效应晶体管的任何等效物。MISFET中的绝缘体是电介质，其可为氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧、氧化铪、或类似物。
本文所使用的“高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)”是指场效应晶体管，其包含具有不同带隙的两种材料之间的接合成为沟道替代掺杂区。HEMT可包含或可不包含绝缘的栅极。
低装置耗竭速度与低动态接通电阻(Rdson)对于MSIFET或HEMT是不希望有的特征。然而，III-V层接触栅极结构的性质对于影响前述特征扮演关键角色。例如，在GaN HEMT中，如果铝浓度(本文是以原子百分比)足够高，那么含有AlGaN的供体供应层(donor-supplylayer)提供令人满意的Rdson。然而AlGaN中的高铝浓度无可避免地增加装置耗竭速度。因此，供体供应层中的III族材料的浓度相对于Rdson与装置耗竭速度造成权衡(tradeoff)。
参考图1，图1是根据半导体装置的III-V层中的不同铝浓度说明动态接通电阻(Rdson)与装置耗竭速度。在一些实施例中，III-V层是由三元化合物(ternary compound)半导体材料组成，例如AlGaN。含Al的III-V层位于沟道层上方的供体供应层。在铝(Al)浓度约23％的例子中，Rdson约2.2。相较于铝浓度约16％的另一例子，此Rdson相对低。由图1可观察到一趋势，AlGaN中的铝浓度越高，Rdson越低或是越令人满意。然而，Al浓度越高也增加装置耗竭速度。相对地，AlGaN中的铝浓度越高，装置耗竭速度越低或是越令人满意，但伴随较大的Rdson。
Rdson与装置耗竭速度之间的权衡显然是与供体供应层中的Al浓度有关。一般认为AlGaN的晶体质量对于装置耗竭速度来说是关键的。换句话说，AlGaN的晶体质量为优选的会造成较低的装置耗竭速度。高Al浓度AlGaN膜被认为难以获得良好的晶体质量，因此，Al浓度越高倾向于耗尽装置。如果往相反的方向，即降低AlGaN中的Al浓度，那么二维电子气体(2-dimensional electron gas，2DEG)的浓度无法维持为不影响装置性能的适当值。
本发明实施例提供一种半导体结构，其具有位于第一III-V层上方的第二III-V层。第二III-V层具有可变的带隙，朝接近所述第一III-V层的侧较小且朝相反方向的侧较大。
本发明实施例提供一种半导体结构，其具有GaN层上方的含Al层以及所述含Al层上方的栅极结构。接近GaN层的所述含Al层的Al浓度不同于接近栅极结构的所述含Al层的Al浓度。
本发明实施例提供一种半导体结构的制造方法。所述方法包含在衬底上方形成具有第一带隙的第一III-V层，以及在所述第一III-V层上方形成具有第二带隙的第二III-V层。第二III-V层具有与第一III-V层接触的第一表面以及与所述第一表面对置的第二表面。第二表面处的第二带隙大于第一表面处的第二带隙。
参考图2，图2是根据本发明的一些实施例说明半导体结构10的剖面示意图。在图2中，半导体结构10包含衬底100、衬底100上方的第一III-V层101，以及第一III-V层101上方的第二III-V层102。栅极结构105位于第二III-V层102上方以及对应的源极特征(sourcefeature)107与漏极特征(drain feature)109之间。在一些实施例中，第一III-V层101具有第一带隙，且第二III-V层102具有第二带隙。第一带隙不同于第二带隙。在一些实施例中，第一III-V层包含GaN，第二III-V层包含AlGaN，第一带隙小于第二带隙。在一些实施例中，第一III-V层包含GaAs，第二III-V层包含AlGaAs，第一带隙小于第二带隙。
半导体结构10包含在两个不同半导体材料层之间形成的异质结(heterojunction)，所述两个不同半导体材料层例如具有不同带隙的材料层。举例来说，半导体结构10包含非掺杂的窄带隙沟道层与宽带隙n型供体-供应层。在至少一实施例中，半导体结构10包含形成于衬底100上的第一III-V层101(或称为沟道层)，以及形成于所述沟道层上的第二III-V层102(或称为供体-供应层)。所述沟道层与供体-供应层是元素周期表中III-V族所形成的化合物。然而，沟道层101与供体-供应层102的组成彼此不同。沟道层101是未掺杂的或是非故意掺杂的(unintentionally doped，UID)。在本范例的半导体结构10中，沟道层101包含氮化镓(GaN)层。供体-供应层102包含氮化铝镓(AlGaN)层。GaN层与AlGaN层直接彼此接触。在另一范例中，沟道层101包含GaAs层或InP层。供体-供应层102包含AlGaAs层或是AlInP层。
在一些实施例中，第二III-V层102的带隙在整层中并非固定。例如，第二III-V层102具有第一表面111与第一III-V层101接触，以及与所述第一表面111对置的第二表面112。如图2所示，栅极结构105的底部实质位于第二表面112上。即，第一III-V层的第二表面112接近于栅极结构。第二III-V层102包含分级的(graded)AlzGa(1-z)N材料，在第一表面111的Al浓度小于在第二表面112的铝浓度。或者，在第一表面111的Z小于在第二表面112的Z。分级轮廓(grading profile)包含多重变异，例如梯级轮廓、线性连续轮廓、或是非线性连续轮廓。
在一些实施例中，在第一表面111的Z的范围是从约0.14到约0.18，以及在第二表面112的Z的范围是从约0.35到约0.4。甚至在第二III-V层102中含有最少Al的部分具有较大的第二带隙，大于第一III-V层101的第一带隙。
GaN层101是未掺杂的。或者，GaN层101是非故意掺杂的，例如由于前驱物用以形成GaN层101而有轻掺杂n型掺杂物。在范例中，GaN层101具有约0.5微米到约10微米范围的厚度。AlGaN层102是非故意掺杂的。在范例中，AlGaN层102的厚度大于20纳米。
半导体结构10还包含一组源极特征与漏极特征(107与109)。源极特征107与漏极特征109可分别位于AlGaN层102上或是低于AlGaN层102的顶表面。所述源极特征与漏极特征各自包括金属特征(metal feature)。在范例中，所述金属特征无Al且包括Al、Ti或Cu。这些源极特征与漏极特征布置于MISFET的半导体结构10中。
半导体结构10进一步包含介电覆盖层113位于AlGaN层102上而非被所述金属特征或栅极结构占据。在MISFET的半导体结构10中，介电覆盖层113填充暴露一部分的AlGaN层102的开口，用于栅极电极形成。介电覆盖层113保护下方的AlGaN层102免于受到后续具有等离子的操作的破坏。
在一些实施例中，半导体结构10进一步包含保护层115。保护层位于金属特征107/109的顶表面上且位于栅极介电层105'下方。保护层进一步包含开口，所述开口对准介电覆盖层113中的所述开口。保护层中的开口与介电覆盖层113中的开口的组合开口(combinedopening)暴露部分的AlGaN层102，用于栅极电极形成。保护层还覆盖所述源极特征与漏极特征，并且保护所述源极特征与漏极特征免于暴露在后续退火操作过程中。
在MISFET的半导体结构10上，其还包含栅极电极105"，位于源极与漏极特征之间的AlGaN层102上方的所述开口上。栅极电极105"包含传导材料层用于偏压(voltage bias)以及与载波沟道的电性耦合。在此实施例中，传导材料位于栅极介电层105'的顶部上。在各种范例中，传导材料层包含高熔点金属(refractory metal)或其化合物，例如钛(Ti)、氮化钛(TiN)、钨化钛(TiW)以及钨(W)。在另一范例中，传导材料层可包含镍(Ni)、金(Au)或铜(Cu)。
参考图3，图3是根据本发明的一些实施例说明半导体结构20的剖面示意图。在HEMT的半导体结构20上，其包含栅极电极105"位于源极与漏极特征之间的AlGaN层102上方的所述开口上。在本文中，由于没有栅极介电层105"位于AlGaN层102上方的所述开口中，因而栅极电极105"直接接触AlGaN层102。栅极电极105"还包含传导材料层用于偏压以及与载波沟道的电性耦合。在各种范例中，传导材料层包含高熔点金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钨化钛(TiW)以及钨(W)。在另一范例中，传导材料层可包含镍(Ni)、金(Au)或铜(Cu)。
参考图4，图4是根据本发明的一些实施例说明半导体结构30的剖面示意图。在图4中，第二III-V层102进一步包含双层结构，包含例如底层102A与上层102B。上层102B中的Al浓度大于底层102A中的Al浓度。在一些实施例中，底层102A中的Al浓度范围为约0.14到约0.18之间，并且形成浓度均匀层。然而，上层102B与底层102A各自的浓度轮廓(concentration profile)可不是整层均匀的。即，上层102B与底层102A各自的Al浓度可分级为所述的不同轮廓(profile)，只要Al浓度从所述层的底部向顶部增加即可。
如果底层102A的Al浓度低于0.14，那么由于第二III-V层102是供体-供应层，因而2DEG的浓度不足以维持良好的装置性能。如果底层102A的Al浓度大于0.18，那么AlGaN层的晶体质量退化，可通过光致发光测试(photoluminescence test，PL)与X射线绕射高峰的半峰全宽(full-width-half-maximum，FWHM)测量。特别地，底层102A适合厚度大于约15nm，此厚度可超过Al0.18Ga0.82N的临界厚度(critical thickness)，并且产生不希望有的晶体质量。较差的晶体质量诱发高装置耗竭速度。
如果上层102B的Al浓度大于0.4，那么AlGaN层的晶体质量退化，可通过光致发光测试(photoluminescence test，PL)与X射线绕射高峰的半峰全宽(full-width-half-maximum，FWHM)测量。特别地，上层102B适合比约5nm还薄的厚度，此厚度可超过Al0.4Ga0.6N的临界厚度(critical thickness)，并且产生不希望有的晶体质量。较差的晶体质量诱发高装置耗竭速度。如果上层102B的Al浓度低于0.23，那么由于上层102B的能量势垒不够高到足以限制载波于异质界面(heterointerface)的事实，因而Rdson增加。
在一些实施例中，底层102A具有厚度T1以及上层102B具有厚度T2。在一些实施例中，厚度T2小于厚度T1。例如，厚度T1与厚度T2的总和可约为或大于20nm，以保存工艺窗(process window)用于后续的源极特征与漏极特征。在一些实施例中，厚度T1与厚度T2的比例约为3。在一些实施例中，厚度T1的范围约15nm到20nm，而厚度T2小于5nm，例如约2nm到约5nm。如果厚度T2大于5nm，例如达到10nm，那么晶体质量因高铝浓度(即23％到40％)而退化。因此，确定上层102B应等于或小于约5nm，而底层102A应等于或大于15nm，以提供足够的工艺窗用于源极/漏极特征与底层102A之间的后续欧姆接触(ohmic contact)形成。
在图4中，缓冲层140沉积于衬底100上方。在一些实施例中，缓冲层140提供衬底100与第一III-V层101之间晶格常数的逐渐变化。对于衬底100由硅组成且第一III-V层101由AlGaN组成的例子，缓冲层140可由双层或多层组成。例如，AlN层140A具有与衬底100较接近的晶格常数，以及AlGaN层140B具有与第一III-V层101较接近的晶格常数。然而，这并不是本发明实施例的限制。根据所述技艺中的异质外延(heteroepitaxy)技术，可使用其它型式的缓冲层。
图5是根据本发明的一些实施例说明半导体结构40的剖面示意图。在图5中，半导体结构40类似于半导体结构30，差别在于在第一III-V层101与缓冲层140之间的额外高带隙材料层150。在一些实施例中，高带隙材料层150是约1nm的薄外延层。依照半导体结构40中所使用的材料系统，当半导体结构40是具有GaN沟道层与AlGaN供体供应层的HEMT或MISFET时，高带隙材料层150可为AlN层。如图5所示，在能量分散的X射线光谱(energydispersed X-ray spectroscopy，EDX)扫描中沿着虚线AB的铝浓度显示第一峰值在第二III-V层的上层102B以及可比较的第二峰值在高带隙材料层150。
图6是根据本发明的一些实施例说明关于不同半导体结构的III-V层中的不同铝浓度的动态接通电阻比例成为应力电压(stress voltage)的函数。在图6中，说明半导体结构在第二III-V层的上层102B的铝浓度分别为16％(实心圆线)、22％(实心正方形线)、以及37％(实心三角形线)。垂直轴是动态接通电阻比例是在高电压应力之后的初始低电压接通(ON)状态与低电压接通(ON)状态之间的装置接通(ON)电阻比例。水平轴是说明应力电压。显示当应力电压增加到约600V时，第二III-V层的上层102B的铝浓度越大，那么Rdson越低。例如，实心圆线代表常规的半导体结构，其中第二III-V层102是具有约16％的固定铝组成的单层。在应力压力为600V之下，动态接通电阻比例超过约5。实心正方形线代表本发明的实施例，其中第二III-V层102是双层，在底层102A的铝组成为16％以及在上层102B的铝浓度为22％。在应力压力为600V之下，动态接通电阻比例约为3。实心三角形线代表本发明的实施例，其中第二III-V层102是双层，在底层102A的铝组成为16％以及在上层102B的铝浓度为37％。在应力压力为600V之下，动态接通电阻比例约为1.1。显示相同的底层102A，当上层102B的铝浓度增加时，动态接通电阻有效降低。因此，本发明实施例提供高铝浓度上层102B，其在预定的厚度范围具有铝浓度约23％到约40％，以保存上层102B的晶体质量，如上所述。
图7到10是根据本发明的一些实施例说明半导体结构的剖面示意图以及描述制造半导体结构10的操作顺序。在图7中，提供衬底100。在一些实施例中，衬底100包含碳化硅(SiC)衬底、蓝宝石衬底(sapphire substrate)或是硅衬底。在图8中，双层缓冲层140的底层140A形成于衬底100上方。在一些实施例中，底层140A可为MOCVD或MBE生长的AlN层，其生长于(111)硅衬底上。在图9中，双层缓冲层140的上层140B形成于底层140A上方。在一些实施例中，上层140B可为MOCVD或MBE生长的AlGaN层。
参考图10，第一III-V层101外延生长于缓冲层140上方。在一些实施例中，第一III-V层101可为在温度范围约900摄氏度到约1050摄氏度且压力范围约50到约500mbar之下经MOCVD或MBE生长的GaN层。第一III-V层101包含第一带隙。在一些实施例中，第一III-V层101可为通过使用含镓前驱物与含氮前驱物的金属有机气相外延(metal organic vaporphase epitaxy，MOVPE)而外延生长的。所述含镓前驱物包含三甲基镓(TMG)、三乙基镓(TEG)、或其它合适的化学成分。所述含氮前驱物包含氨(NH3)、叔丁胺(tertiarybutylamine，TBAm)、苯肼(phenyl hydrazine)、或其它合适的化学成分。第一III-V层的合适的铝组成如上所述，并且为求简化，不再于此处重复说明。在一些实施例中，第一III-V层101的厚度范围为约0.5微米到约10微米。在其它实施例中，第一III-V层101可包含GaAs层或AlN层。在本发明的一些实施例中，在形成第一III-V层101之前，可在缓冲层140上形成高带隙材料，例如AlN。
参考图11A，图11A是根据本发明的一些实施例说明在制造的操作过程中具有一种型式的第二III-V层102的半导体结构10的剖面示意图。第二IIII-V层102包含第二带隙。在图11A中，第二III-V层102形成于第一III-V层101上方。第二III-V层102还称为供体-供应层，生长于第一III-V层101上。在至少一实施例中，第二III-V层102是指氮化铝镓(AlGaN)层。在一些实施例中，第二III-V层102是在例如温度为1000摄氏度到1100摄氏度且压力为50到100mbar的条件下，通过使用含铝前驱物、含镓前驱物以及含氮前驱物的MOVPE而外延生长于第一III-V层101上。所述含铝前驱物包含三甲基铝(TMA)、三乙基铝(TEA)、或任何合适的化学成分。所述含镓前驱物包含TMG、TEG、或任何其它合适的化学成分。所述含氮前驱物包含氨、TBAm、苯肼、或任何其它合适的化学成分。第二III-V层102的合适的铝组成物可参照本发明实施例的图2的说明内容，并且为求简化，不再于此处重复说明。在图11A中，铝组成物可具有分级的轮廓(graded profile)，如图2所述。所使用的所有含铝前驱物皆相同，差别在于为达到预期的铝分级轮廓的相对流速。在一些实施例中，第二III-V层102的厚度范围为约5nm或小于5nm。在其它的实施例中，第二III-V层102可包含AlGaAs层或是AlInP层。第二III-V层102包含与下方的第一III-V层101接触的第一表面111以及远离下方的第一III-V层101或是与第一表面111对置的第二表面112。第二III-V层102的第二带隙在整层中并非固定的。在一些实施例中，第二表面处的第二带隙大于第一表面处的第二带隙。
参考图11B，图11B是根据本发明的一些实施例说明在制造的操作过程中具有一种型式的III-V层的半导体结构30的剖面示意图。在图11B中，第二III-V层102形成于第一III-V层101上方。第二III-V层102进一步包含双层，即底层102A与上层102B。在一些实施例中，底层102A与上层102B是在例如温度为1000摄氏度到1100摄氏度且压力为50到100mbar的条件下，通过使用含铝前驱物、含镓前驱物以及含氮前驱物的MOVPE而外延生长于第一III-V层101上。所述含铝前驱物包含三甲基铝(TMA)、三乙基铝(TEA)、或任何合适的化学成分。所述含镓前驱物包含TMG、TEG、或任何其它合适的化学成分。所述含氮前驱物包含氨、TBAm、苯肼、或任何其它合适的化学成分。底层102A与上层102B的合适的铝组成物可参照本发明实施例的图4的说明内容，并且为求简化，不再于此处重复说明。在图11B中，所使用的所有含铝前驱物皆相同，差别在于为达到预期的铝分级轮廓的相对流速。第二III-V层102包含与下方的第一III-V层101接触的第一表面111以及远离下方的第一III-V层101或是与第一表面111对置的第二表面112。第二III-V层102的第二带隙在整层中并非固定，特别是双层结构(即102A、102B)同时定义第二III-V层102。在一些实施例中，第二表面的第二带隙为上层102B的带隙，以及第一表面的第二带隙为底层102A的带隙。在一些实施例中，第二表面的第二带隙大于第一表面的第二带隙。
图12到20是根据本发明的一些实施例说明半导体结构30的剖面示意图以及描述制造半导体结构的操作顺序。在图12中，覆盖层113形成于第二III-V层102上方。覆盖层113沉积于第二III-V层102的顶表面上以及第一III-V层101的顶表面上。介电覆盖层113的厚度范围为约100到约
Figure BDA0001175543930000101
在一些实施例中，覆盖层113包含SiO2或Si3N4。在范例中，覆盖层113是Si3N4，并且通过进行低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)方法而形成而无需使用SiH4与NH3气体的等离子。操作温度的范围是从约650摄氏度到约80摄氏度。操作压力范围是从约0.1Torr到约1Torr。覆盖层113保护下方的第二III-V层102免于受到后续具有等离子的工艺的破坏。接着，如图13所示，通过光刻与蚀刻工艺，定义覆盖层113中的两个开口107'与109'，以暴露第二III-V层102中的两个开口，特别是贯穿上层102B且局部凹陷底层102A。或者，两个开口107'与109'的底部暴露第二III-V层102的底层102A。
在图14中，源极特征107与漏极特征109形成于所述两个开口107'与109'中。在一些实施例中，金属层沉积于覆盖层113上方，过度填充所述两个开口107'与109'并且接触第二III-V层102的底层102A。光阻层(未绘示)形成于金属层上方，并且显影以形成元件于所述两个开口的各个之上。通过反应性离子蚀刻(reactive ion etch，RIE)去除未受到光阻层的元件覆盖的金属层，所述反应性离子蚀刻蚀刻金属层的暴露部分向下到下方的覆盖层113。在蚀刻工艺之后，产生两个金属特征107与109。金属特征114与116经布置成为MISFET与/或HEMT的源极特征107或是漏极特征109。在形成金属特征107与109之后，去除光阻层。覆盖层113保护下方的第二III-V层102免于在形成金属特征107与109的蚀刻工艺过程中受到破坏。
在一些实施例中，金属特征107与109的金属层包含一或多种传导材料。在至少一范例中，金属层是无金(Au)的，并且包括钛(Ti)、氮化钛(TiN)或铝铜(AlCu)合金。在另一范例中，金属层包含底部Ti/TiN层、上覆于所述底部Ti/TiN层的AlCu层、以及上覆于所述AlCu层的顶部Ti层。金属层的形成方法包含原子层沉积(atomic layer deposition，ALD)或是物理气相沉积(physical vapor deposition，PVD)工艺。不使用Au于所述金属特征107与109中，方法200还可实施于硅衬底上的集成电路生产线。可排除在制造工艺上来自Au的污染问题。
在图15中，在金属特征109与109及覆盖层113的顶表面上任选地(optionally)沉积保护层115。在一些实施例中，保护层115包含介电材料，例如SiO2或Si3N4。在范例中，保护层115是Si3N4，并且通过进行等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD))操作而形成。
参考图16，图16是说明在覆盖层113中与保护层115中形成开口105A。特别地，在覆盖层113的顶表面上形成图案化的遮罩层(未绘示)，以及进行蚀刻工艺以去除覆盖层113的一部分(如果有保护层存在，也去除保护层115的一部分)。开口105A暴露第二III-V层102的顶表面的一部分。开口105A布置成为后续栅极电极形成的位置。重要的是注意，在此实施例中，开口105A形成于MISFET或HEMT的半导体结构中。
参考图17，图17是说明在沉积栅极介电层105'之后的半导体结构30。栅极介电层105'沉积于覆盖层113上，沿着开口105A的内表面并且于第二III-V层102的暴露部分上。栅极介电层105'还沉积于源极特征与漏极特征上方。在一些实施例中，栅极介电层105'的厚度范围为约3nm到约20nm。在一些范例中，栅极介电层105'包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。在一实施例中，栅极介电层105'通过原子层沉积(ALD)方法而形成。ALD方法基于连续使用气相化学工艺。大部分的ALD反应使用两种化学成分，通常称为前驱物。这些前驱物以连续方式一次一个地与表面反应。通过重复暴露前驱物到生长表面，沉积栅极介电层105'。ALD方法提供具高质量的栅极介电层105'的均匀厚度。在范例中，栅极介电层105'是氧化锆。在一些实施例中，第一前驱物包含四(乙基甲基胺基)锆(tetrakis[ethylmethylamino]zirconium，TEMAZr)或是氯化锆(ZrCl4)。在一些实施例中，第二前驱物包含氧，以氧化第一前驱物材料而形成单层(monolayer)。在一些范例中，第二前驱物包含臭氧(O3)、氧气、水(H2O)、N2O、或H2O--H2O。在其它实施例中，栅极介电层105'通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)而形成。
参考图18，图18是说明形成传导材料层105"于整个MISFET或HEMT上方。在各种范例中，传导材料层105"包含高熔点金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钨化钛(TiW)以及钨(W)。在另一范例中，传导材料层105"包含镍(Ni)、金(Au)或铜(Cu)。传导材料层105"过度填充半导体结构30的开口105A。接着，将传导材料层105"图案化以形成栅极电极105"。
参考图19与图20，图19是说明形成覆盖源极/漏极特征107、109上方的栅极电极105"与保护层115的介电层190。在一些实施例中，介电材料层可为低介电常数电介质或是层间电介质。在图20中，通过光刻与金属溅射技术，在栅极电极105"与传导元件107、109上方形成导电插塞(conductive plug)200。在介电层190上进行光刻与蚀刻工艺，以定义导电插塞200。在一些实施例中，导电插塞200包含传导材料，其包含高熔点金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钨化钛(TiW)以及钨(W)。在另一范例中，导电插塞200包含镍(Ni)、金(Au)或铜(Cu)。
本发明的实施例提供一种半导体结构，所述半导体结构包含衬底、第一III-V层于所述衬底上方具有第一带隙、以及第二III-V层于所述第一III-V层上方具有第二带隙。第二III-V层包含与所述第一III-V层接触的第一表面以及与所述第一表面对置的第二表面。在所述第二表面的所述第二带隙大于在所述第一表面的第二带隙。
本发明的实施例提供一种半导体结构，其包含硅衬底、GaN层于所述硅衬底上方、含铝(Al)层于所述GaN层上方、以及栅极结构于所述含铝层上方。所述含铝层接近所述GaN层的Al浓度不同于所述含铝层接近所述栅极结构的Al浓度。
本发明的实施例提供一种半导体结构的制造方法。所述方法包含提供衬底、形成具有第一带隙的第一III-V层于所述衬底上方、以及形成具有第二带隙的第二III-V层于所述第一III-V层上方。所述第二III-V层具有接触第一III-V层的第一表面以及与所述第一表面对置的第二表面。在所述第二表面的第二带隙大于在所述第一表面的第二带隙。
虽然已详细描述本发明实施例和其优点，然而应理解，可有不同的改变、取代、与变化而不会脱离权利要求书所定义的本发明实施例的精神与范围。例如，上述的许多工艺可实施于不同方式并且以其它工艺或其组合替换。
再者，本申请案的范围不受限于说明书中所述的工艺、机器、制造、物质组合物、手段、方法与步骤的特定实施例。所述技艺中具有通常技术者可由本发明实施例的揭露理解，根据本发明实施例，可使用实质进行与本发明实施例所述对应实施例相同的功能或达到实质相同的结果的现存或未来发展的工艺、机器、制造、物质组合物、手段、方法、或步骤。据此，权利要求书包含这些工艺、机器、制造、物质组合物、手段、方法或步骤。
符号说明
10 半导体结构
20 半导体结构
30 半导体结构
40 半导体结构
100 衬底
101 第一III-V层
102 第二III-V层
102A 底层
102B 上层
105 栅极结构
105' 栅极介电层
105" 栅极电极
107 源极特征
109 漏极特征
111 第一表面
112 第二表面
113 介电覆盖层
115 保护层
140 缓冲层
140A 底层
140B 上层
190 介电层
200 导电插塞

Claims (19)

1.一种半导体结构，其包括：
硅衬底；
缓冲层，在所述硅衬底上方，所述缓冲层包括：
第一AlN层，其直接设置于所述硅衬底上方；以及
第一AlGaN层，其直接设置于所述第一AlN层上方；
第二AlN层，其直接设置于所述缓冲层的所述第一AlGaN层上方；
GaN层，其直接设置于所述第二AlN层上方，具有第一带隙；以及
第二AlGaN层，其直接设置于所述GaN层上方，具有第二带隙，所述第二AlGaN层包括：
第一表面，其接触所述GaN层；以及
第二表面，其与所述第一表面对置，
其中所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙，以及所述第二AlN层的带隙大于所述第一表面处的所述第二带隙。
2.根据权利要求1所述的半导体结构，其中所述第一带隙小于所述第一表面处的所述第二带隙。
3.根据权利要求1所述的半导体结构，其进一步包括栅极结构于所述第二AlGaN层，所述栅极结构的底部接触所述第二AlGaN层的所述第二表面。
4.根据权利要求3所述的半导体结构，其中所述栅极结构包括栅极金属以及栅极电介质于所述栅极金属与所述第二AlGaN层之间。
5.根据权利要求1所述的半导体结构，其中所述第二AlGaN层进一步包括双层，其中所述双层的上层的铝浓度大于所述双层的底层的铝浓度。
6.根据权利要求5所述的半导体结构，其中所述底层比所述上层更厚。
7.根据权利要求5所述的半导体结构，其中所述上层中的所述铝浓度的范围为23％到40％。
8.根据权利要求1所述的半导体结构，其中所述第二AlGaN层的所述第二表面的铝浓度的范围为35％到40％。
9.根据权利要求1所述的半导体结构，其中所述第二AlGaN层的厚度为20nm或大于20nm。
10.一种半导体结构，包括：
硅衬底；
缓冲层，在所述硅衬底上方，所述缓冲层包括：
第一AlN层，其直接设置于所述硅衬底上方；以及
第一AlGaN层，其直接设置于所述第一AlN层上方；
第二AlN层,其直接设置于所述缓冲层的所述第一AlGaN层上方；
GaN层，其直接设置于所述第二AlN层上方；
第二AlGaN层，其直接设置于所述GaN层上方；以及
栅极结构，其位于所述第二AlGaN层上方，
其中所述第二AlGaN层接近所述GaN层的铝浓度不同于所述第二AlGaN层接近所述栅极结构的铝浓度，以及所述第二AlN层的带隙大于所述第二AlGaN层接近所述GaN层的带隙。
11.根据权利要求10所述的半导体结构，其中所述第二AlGaN层进一步包括AlxGa(1-x)N层以及所述AlxGa(1-x)N层上方的AlyGa(1-y)N层，所述X与所述Y为小于1的正数。
12.根据权利要求11所述的半导体结构，其中所述Y大于所述X。
13.根据权利要求10所述的半导体结构，其中所述第二AlGaN层的所述铝浓度持续变化。
14.根据权利要求11所述的半导体结构，其中所述Y的范围为0.23到0.4。
15.根据权利要求11所述的半导体结构，其中所述X的范围为0.14到0.18。
16.根据权利要求11所述的半导体结构，其中所述AlyGa(1-y)N层的厚度小于或等于5nm。
17.一种半导体结构的制造方法，其包括：
提供硅衬底；
在所述硅衬底上方直接形成缓冲层，所述缓冲层包括第一AlN层，其直接设置于所述硅衬底上方，以及第一AlGaN层，其直接设置于所述第一AlN层上方；
在所述第一AlGaN层上方直接形成第二AlN层；
在所述第二AlN层上方直接形成GaN层，具有第一带隙；
在所述GaN层上方直接形成第二AlGaN层，具有第二带隙，所述第二AlGaN层具有与所述GaN层接触的第一表面以及与所述第一表面对置的第二表面，
其中所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙，以及所述第二AlN层的带隙大于所述第一表面处的所述第二带隙。
18.根据权利要求17所述的制造方法，其中形成所述第二AlGaN层包括：
形成AlxGa(1-x)N层；以及
在所述AlxGa(1-x)N层上方形成AlyGa(1-y)N层，
其中所述X与所述Y是小于1的正数。
19.根据权利要求18所述的制造方法，其中形成所述AlyGa(1-y)N层包括控制所述Y于0.23到0.4的范围中。
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