JP6725455B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図1に示すように、本実施形態に係る半導体装置110は、第1〜第3電極61〜63、第1半導体領域10、第2半導体領域20、及び、第3半導体領域30を含む。この例では、絶縁膜65がさらに設けられている。
図2には、第1参考例の半導体装置119aの特性、及び、第2参考例の半導体装置119bの特性も例示されている。
図3(a)〜図3(f)は、実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図3(a)に示すように、積層体SBを準備する。積層体SBは、Alx1Ga1−x1N(0<x1≦1)を含む第1半導体膜10fと、第1半導体膜10fの上に設けられたAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体膜20fと、を含む。この例では、基板10sの上に、バッファ層となる第6半導体領域16が形成され、その上に、第1半導体膜10f及び第2半導体膜20fが形成される。これらの半導体領域及び半導体膜は、エピタキシャル成長により形成される。
図4(a)に示すように、本実施形態に係る別の半導体装置110aにおいては、第4部分領域24の一部が、X軸方向(第1方向)において、第7部分領域37の一部と第8部分領域38の一部との間にある。例えば、図3(d)に関して説明した工程において、第5部分領域25及び第6部分領域26の上面の高さが第4部分領域24の上面よりも下である場合にこのような構造が形成される。半導体装置110aにおけるこれ以外の構成は、半導体装置110の構成と同じである。
図5は、第2実施形態に係る半導体装置を例示する模式的断面図である。
図5に示すように、本実施形態に係る半導体装置120においても、第1〜第3電極61〜63、第1半導体領域10、第2半導体領域20、及び、第3半導体領域30を含む。この例では、第4半導体領域40がさらに設けられている。半導体装置120においては、第5半導体領域50がさらに設けられる。半導体装置120におけるこれ以外の構成は、半導体装置110の構成と同じである。以下、第5半導体領域50の例について説明する。
図6は、第3実施形態に係る半導体装置を例示する模式的断面図である。
図6に示すように、本実施形態に係る半導体装置130においても、第1〜第3電極61〜63、第1半導体領域10、第2半導体領域20、及び、第3半導体領域30を含む。この例では、第4半導体領域40及び第5半導体領域50がさらに設けられている。半導体装置130においては、第2半導体領域20の上面に凹部が設けられ、この凹部に第1電極61が設けられている。半導体装置130におけるこれ以外の構成は、半導体装置120の構成と同じである。以下、第2半導体領域20の凹部及びその周辺の構造の例について説明する。
(構成1)
第1電極と、
第2電極と、
第3電極であって、前記第3電極は第1方向において前記第2電極から離れ、前記第1電極の前記第1方向における位置は、前記第2電極の前記第1方向における位置と、前記第3電極の前記第1方向における位置と、の間にある、前記第3電極と、
Alx1Ga1−x1N(0<x1≦1)を含む第1半導体領域であって、前記第1方向と交差する第2方向において前記第1電極から離れた第1部分領域と、前記第2方向において前記第2電極から離れた第2部分領域と、前記第2方向において前記第3電極から離れた第3部分領域と、を含み、前記第1部分領域の前記第2方向に沿う第1厚さは、前記第2部分領域の前記第2方向に沿う第2厚さよりも厚く、前記第3部分領域の前記第2方向に沿う第3厚さよりも厚い、前記第1半導体領域と、
Alx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体領域であって、前記第2方向において前記第1電極と前記第1部分領域との間に位置する第4部分領域と、前記第2方向において前記第2電極と前記第2部分領域との間に位置する第5部分領域と、前記第2方向において前記第3電極と前記第3部分領域との間に位置する第6部分領域と、を含み、前記第4部分領域の前記第2方向に沿う第4厚さは、前記第5部分領域の前記第2方向に沿う第5厚さよりも薄く、前記第6部分領域の前記第2方向に沿う第6厚さよりも薄い、前記第2半導体領域と、
Alx3Ga1−x3N(0<x3≦1、x2<x3)を含む第3半導体領域であって、前記第2方向において前記第2電極と前記第5部分領域との間に位置する第7部分領域と、前記第2方向において前記第3電極と前記第6部分領域との間に位置する第8部分領域と、を含む前記第3半導体領域と、
を備えた半導体装置。
(構成2)
前記第4厚さは、前記第5厚さの0.1倍以上0.5倍以下である、構成1記載の半導体装置。
(構成3)
前記第1厚さは、前記第2厚さの2倍以上10倍以下である、構成1または2に記載の半導体装置。
(構成4)
第1電極と、
第2電極と、
第3電極であって、前記第3電極は第1方向において前記第2電極から離れ、前記第1電極の前記第1方向における位置は、前記第2電極の前記第1方向における位置と、前記第3電極の前記第1方向における位置と、の間にある、前記第3電極と、
Alx1Ga1−x1N(0<x1≦1)を含む第1半導体領域であって、前記第1方向と交差する第2方向において前記第1電極から離れた第1部分領域と、前記第2方向において前記第2電極から離れた第2部分領域と、前記第2方向において前記第3電極から離れた第3部分領域と、を含む、前記第1半導体領域と、
Alx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体領域であって、前記第2方向において前記第1電極と前記第1部分領域との間に位置する第4部分領域と、前記第2方向において前記第2電極と前記第2部分領域との間に位置する第5部分領域と、前記第2方向において前記第3電極と前記第3部分領域との間に位置する第6部分領域と、を含む、前記第2半導体領域と、
Alx3Ga1−x3N(0<x3≦1、x2<x3)を含む第3半導体領域であって、前記第2方向において前記第2電極と前記第5部分領域との間に位置する第7部分領域と、前記第2方向において前記第3電極と前記第6部分領域との間に位置する第8部分領域と、を含む前記第3半導体領域と、
を備え、
前記第1部分領域の一部は、前記第1方向において、前記第5部分領域と前記第6部分領域との間に位置した半導体装置。
(構成5)
前記第2方向において前記第1電極と前記第4部分領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成1〜4のいずれか1つに記載の半導体装置。
(構成6)
前記第2方向において前記第1電極と前記第4部分領域との間に設けられ、Alx4Ga1−x4N(0<x4≦1、x2<x4)を含む第4半導体領域をさらに備えた構成1〜4のいずれか1つに記載の半導体装置。
(構成7)
前記x4は、前記x3よりも低い、構成6記載の半導体装置。
(構成8)
前記x4は、0.1以上0.3以下である、構成6または7に記載の半導体装置。
(構成9)
前記第4半導体領域の前記第2方向に沿う厚さは、1nm以上10nm以下である、構成6〜8のいずれか1つに記載の半導体装置。
(構成10)
前記第2方向において前記第1電極と前記第4半導体領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成6〜9のいずれか1つに記載の半導体装置。
(構成11)
前記第1方向において、前記第4半導体領域の少なくとも一部は、前記第5部分領域と前記第6部分領域との間に位置した、構成6〜10のいずれか1つに記載の半導体装置。
(構成12)
Alx5Ga1−x5N(0<x5≦1、x2<x5)を含む第5半導体領域をさらに備え、
前記第5半導体領域は、
前記第2方向において前記第5部分領域と前記第7部分領域との間に設けられた第9部分領域と、
前記第2方向において前記第6部分領域と前記第8部分領域との間に設けられた第10部分領域と、
を含む、構成1〜11のいずれか1つに記載の半導体装置。
(構成13)
前記x5は、前記x3よりも低い、構成12記載の半導体装置。
(構成14)
前記第9部分領域の前記第2方向に沿う第9厚さは、前記第7部分領域の前記第2方向に沿う第7厚さよりも薄く、
前記第10部分領域の前記第2方向に沿う第10厚さは、前記第8部分領域の前記第2方向に沿う第8厚さよりも薄い、構成12または13に記載の半導体装置。
(構成15)
前記x3は、0.15以上0.5以下であり、
前記第7部分領域の前記第2方向に沿う第7厚さは、5nm以上50nm以下である、構成1〜14のいずれか1つに記載の半導体装置。
(構成16)
前記第1方向において、前記第1電極の少なくとも一部は、前記第5部分領域と前記第6部分領域との間に位置した、構成1〜15のいずれか1つに記載の半導体装置。
(構成17)
基板と
Alを含む窒化物半導体を含む第6半導体領域と、
をさらに備え、
前記第2方向において、前記基板と前記第1半導体領域との間に前記第6半導体領域が位置し、前記第6半導体領域は、前記基板及び前記第1半導体領域と接した、構成1〜16のいずれか1つに記載の半導体装置。
(構成18)
前記第2電極は、前記第7部分領域と電気的に接続され、
前記第3電極は、前記第8部分領域と電気的に接続された、構成1〜17のいずれか1つに記載の半導体装置。
(構成19)
Alx1Ga1−x1N(0<x1≦1)を含む第1半導体膜と、前記第1半導体膜の上に設けられたAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体膜と、を含む積層体の一部の上に設けられたマスクを用いて、前記第2半導体膜の一部及び前記第1半導体膜の一部を除去し、前記第1半導体膜から第1半導体領域を形成し、前記第1半導体領域は、第1〜第3部分領域を含み、前記第1部分領域の一部は、第1方向において前記第2部分領域と第3部分領域との間に位置し、前記第1方向は、前記第1半導体膜から前記第2半導体膜に向かう第2方向と交差し、
前記第2部分領域の上に位置するAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第5部分領域、及び、前記第3部分領域の上に位置するAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第6部分領域を形成し、
前記第5部分領域の上に位置するAlx3Ga1−x3N(0<x3≦1、x2<x3)を含む第7部分領域、及び、前記第6部分領域の上に位置するAlx3Ga1−x3N(0<x3≦1、x2<x3)を含む第8部分領域を形成し、
前記マスクを除去し、
前記第2半導体膜の他部の上に絶縁膜を形成し、
前記絶縁膜の上に位置する第1電極、前記第7部分領域の上に位置する第2電極、及び、前記第8部分領域の上に位置する第3電極を形成する、半導体装置の製造方法。
(構成20)
前記積層体は、前記第2半導体膜の上に設けられたAlx4Ga1−x4N(0<x4≦1、x2<x4)を含む第4半導体膜をさらに含み、
前記第2半導体膜の一部及び前記第1半導体膜の一部の前記除去は、前記第4半導体膜の一部の除去を含む、構成19記載の半導体装置の製造方法。
Claims (11)
- 第1電極と、
第2電極と、
第3電極であって、前記第3電極は第1方向において前記第2電極から離れ、前記第1電極の前記第1方向における位置は、前記第2電極の前記第1方向における位置と、前記第3電極の前記第1方向における位置と、の間にある、前記第3電極と、
Alx1Ga1−x1N(0<x1<1)を含む第1半導体領域であって、前記第1方向と交差する第2方向において前記第1電極から離れた第1部分領域と、前記第2方向において前記第2電極から離れた第2部分領域と、前記第2方向において前記第3電極から離れた第3部分領域と、を含み、前記第1部分領域の前記第2方向に沿う第1厚さは、前記第2部分領域の前記第2方向に沿う第2厚さよりも厚く、前記第3部分領域の前記第2方向に沿う第3厚さよりも厚い、前記第1半導体領域と、
Alx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体領域であって、前記第2方向において前記第1電極と前記第1部分領域との間に位置する第4部分領域と、前記第2方向において前記第2電極と前記第2部分領域との間に位置する第5部分領域と、前記第2方向において前記第3電極と前記第3部分領域との間に位置する第6部分領域と、を含み、前記第4部分領域の前記第2方向に沿う第4厚さは、前記第5部分領域の前記第2方向に沿う第5厚さよりも薄く、前記第6部分領域の前記第2方向に沿う第6厚さよりも薄い、前記第2半導体領域と、
Alx3Ga1−x3N(0<x3≦1、x2<x3)を含む第3半導体領域であって、前記第2方向において前記第2電極と前記第5部分領域との間に位置する第7部分領域と、前記第2方向において前記第3電極と前記第6部分領域との間に位置する第8部分領域と、を含む前記第3半導体領域と、
基板と、
Alを含む窒化物半導体を含む第6半導体領域と、
を備え、
前記第2方向において、前記基板と前記第1半導体領域との間に前記第6半導体領域が位置した半導体装置。 - 前記第1部分領域の一部は、前記第1方向において、前記第5部分領域と前記第6部分領域との間に位置した、請求項1記載の半導体装置。
- 前記第2方向において前記第1電極と前記第4部分領域との間に設けられ、Alx4Ga1−x4N(0<x4≦1、x2<x4)を含む第4半導体領域をさらに備えた請求項1または2に記載の半導体装置。
- 前記x4は、前記x3よりも低い、請求項3記載の半導体装置。
- Alx5Ga1−x5N(0<x5≦1、x2<x5)を含む第5半導体領域をさらに備え、
前記第5半導体領域は、
前記第2方向において前記第5部分領域と前記第7部分領域との間に設けられた第9部分領域と、
前記第2方向において前記第6部分領域と前記第8部分領域との間に設けられた第10部分領域と、
を含む、請求項1〜4のいずれか1つに記載の半導体装置。 - 前記x5は、前記x3よりも低い、請求項5記載の半導体装置。
- 前記第9部分領域の前記第2方向に沿う第9厚さは、前記第7部分領域の前記第2方向に沿う第7厚さよりも薄く、
前記第10部分領域の前記第2方向に沿う第10厚さは、前記第8部分領域の前記第2方向に沿う第8厚さよりも薄い、請求項5または6に記載の半導体装置。 - 前記x3は、0.15以上0.5以下であり、
前記第7部分領域の前記第2方向に沿う第7厚さは、5nm以上50nm以下である、請求項1〜7のいずれか1つに記載の半導体装置。 - 前記第1方向において、前記第1電極の少なくとも一部は、前記第5部分領域と前記第6部分領域との間に位置した、請求項1〜8のいずれか1つに記載の半導体装置。
- 前記第6半導体領域は、前記基板及び前記第1半導体領域と接した、請求項1〜9のいずれか1つに記載の半導体装置。
- Alx1Ga1−x1N(0<x1≦1)を含む第1半導体膜と、前記第1半導体膜の上に設けられたAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第2半導体膜と、を含む積層体の一部の上に設けられたマスクを用いて、前記第2半導体膜の一部及び前記第1半導体膜の一部を除去し、前記第1半導体膜から第1半導体領域を形成し、前記第1半導体領域は、第1〜第3部分領域を含み、前記第1部分領域の一部は、第1方向において前記第2部分領域と第3部分領域との間に位置し、前記第1方向は、前記第1半導体膜から前記第2半導体膜に向かう第2方向と交差し、
前記第2部分領域の上に位置するAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第5部分領域、及び、前記第3部分領域の上に位置するAlx2Ga1−x2N(0≦x2<1、x2<x1)を含む第6部分領域を形成し、
前記第5部分領域の上に位置するAlx3Ga1−x3N(0<x3≦1、x2<x3)を含む第7部分領域、及び、前記第6部分領域の上に位置するAlx3Ga1−x3N(0<x3≦1、x2<x3)を含む第8部分領域を形成し、
前記マスクを除去し、
前記第2半導体膜の他部の上に絶縁膜を形成し、
前記絶縁膜の上に位置する第1電極、前記第7部分領域の上に位置する第2電極、及び、前記第8部分領域の上に位置する第3電極を形成する、半導体装置の製造方法。
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