CN109119471B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法，提供能够降低导通电阻的半导体装置及其制造方法。根据实施方式，半导体装置包括第1～第3电极、第1～第3半导体区域。第1电极处于第2、第3电极之间。第1半导体区域包括Alx1Ga1－x1N。第1半导体区域的第1～第3部分区域远离第1～第3电极。第1部分区域比第2、第3部分区域厚。第2半导体区域包括Alx2Ga1－x2N(x2＜x1)。第2半导体区域的第4～第6部分区域处于第1电极与第1部分区域之间、第2电极与第2部分区域之间、第3电极与第3部分区域之间。第4部分区域比第5、第6部分区域薄。第3半导体区域包括Alx3Ga1－x3N(x2＜x3)。第3半导体区域处于第2电极与第5部分区域之间以及第3电极与第6部分区域之间。

Description

半导体装置及其制造方法
本申请以日本专利申请2017-122439(申请日2017年6月22日)作为基础，基于该申请享受优先权。本申请通过参照该申请，包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
例如，存在使用氮化物半导体的晶体管等半导体装置。在半导体装置中，期望导通电阻的降低。
发明内容
本发明的实施方式提供能够降低导通电阻的半导体装置及其制造方法。
根据本发明的实施方式，半导体装置包括第1～第3电极以及第1～第3半导体区域。所述第3电极在第1方向上远离所述第2电极。所述第1电极的所述第1方向上的位置处于所述第2电极的所述第1方向上的位置与所述第3电极的所述第1方向上的位置之间。所述第1半导体区域包括Alx1Ga1－x1N(0＜x1≤1)。所述第1半导体区域包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1部分区域、在所述第2方向上远离所述第2电极的第2部分区域以及在所述第2方向上远离所述第3电极的第3部分区域。所述第1部分区域的沿着所述第2方向的第1厚度比所述第2部分区域的沿着所述第2方向的第2厚度厚、并且比所述第3部分区域的沿着所述第2方向的第3厚度厚。所述第2半导体区域包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。所述第2半导体区域包括在所述第2方向上位于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上位于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上位于所述第3电极与所述第3部分区域之间的第6部分区域。所述第4部分区域的沿着所述第2方向的第4厚度比所述第5部分区域的沿着所述第2方向的第5厚度薄、并且比所述第6部分区域的沿着所述第2方向的第6厚度薄。所述第3半导体区域包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)。所述第3半导体区域包括在所述第2方向上位于所述第2电极与所述第5部分区域之间的第7部分区域以及在所述第2方向上位于所述第3电极与所述第6部分区域之间的第8部分区域。
根据本发明的其它实施方式，提供一种半导体装置，具备：
第1电极；
第2电极；
第3电极，所述第3电极在第1方向上远离所述第2电极，所述第1电极的所述第1方向上的位置处于所述第2电极的所述第1方向上的位置与所述第3电极的所述第1方向上的位置之间；
第1半导体区域，包括Alx1Ga1－x1N(0＜x1≤1)，并且包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1部分区域、在所述第2方向上远离所述第2电极的第2部分区域以及在所述第2方向上远离所述第3电极的第3部分区域；
第2半导体区域，包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)，并且包括在所述第2方向上位于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上位于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上位于所述第3电极与所述第3部分区域之间的第6部分区域；以及
第3半导体区域，包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)，并且包括在所述第2方向上位于所述第2电极与所述第5部分区域之间的第7部分区域以及在所述第2方向上位于所述第3电极与所述第6部分区域之间的第8部分区域，
所述第1部分区域的一部分在所述第1方向上，位于所述第5部分区域与所述第6部分区域之间。
根据本发明的其它实施方式，提供一种半导体装置的制造方法，
使用设置于包括包含Alx1Ga1－x1N(0＜x1≤1)的第1半导体膜以及设置于所述第1半导体膜之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2半导体膜的层叠体的一部分之上的掩模，去除所述第2半导体膜的一部分以及所述第1半导体膜的一部分，由所述第1半导体膜形成第1半导体区域，所述第1半导体区域包括第1～第3部分区域，所述第1部分区域的一部分在第1方向上位于所述第2部分区域与第3部分区域之间，所述第1方向与从所述第1半导体膜向所述第2半导体膜的第2方向交叉，
形成位于所述第2部分区域之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第5部分区域以及位于所述第3部分区域之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第6部分区域，
形成位于所述第5部分区域之上的包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)的第7部分区域以及位于所述第6部分区域之上的包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)的第8部分区域，
去除所述掩模，
将绝缘膜形成于所述第2半导体膜的其它部分之上，
形成位于所述绝缘膜之上的第1电极、位于所述第7部分区域之上的第2电极以及位于所述第8部分区域之上的第3电极。
附图说明
图1是例示出第1实施方式的半导体装置的示意剖视图。
图2是例示出半导体装置的特性的曲线图。
图3(a)～图3(f)是例示出实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图4(a)以及图4(b)是例示出第1实施方式的其它半导体装置的示意剖视图。
图5是例示出第2实施方式的半导体装置的示意剖视图。
图6是例示出第3实施方式的半导体装置的示意剖视图。
(符号说明)
10…第1半导体区域；10f…第1半导体膜；10s…基板；11～13…第1～第3部分区域；16…第6半导体区域；20…第2半导体区域；20f…第2半导体膜；24～26…第4～第6部分区域；30…第3半导体区域；37、38…第7、第8部分区域；40…第4半导体区域；40f…半导体膜；50…第5半导体区域；50a、50b…第9、第10部分区域；61～63…第1～第3电极；65…绝缘膜；65p…部分；110、110a、110b、119a、119b、120、130…半导体装置；Id…漏极电流；M1…掩模；SB…层叠体；Vg…栅极电压；t1～t10…第1～第10厚度。
具体实施方式
以下，参照附图，说明本发明的各实施方式。
此外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定限于与现实相同。另外，即使在表示相同的部分的情况下，根据附图，也有时将相互的尺寸、比率不同地示出。
此外，在本申请说明书和各图中，对与关于出现过的图叙述过的要素相同的要素附加同一符号，适当省略详细说明。
(第1实施方式)
图1是例示出第1实施方式的半导体装置的示意剖视图。
如图1所示，本实施方式的半导体装置110包括第1～第3电极61～63、第1半导体区域10、第2半导体区域20以及第3半导体区域30。在该例子中，还设置有绝缘膜65。
第3电极63在第1方向上远离第2电极62。
将第1方向设为X轴方向。将与X轴方向垂直的一个轴设为Z轴方向。将与X轴方向以及Z轴方向垂直的方向设为Y轴方向。
在第1方向(X轴方向)上，第1电极61位于第2电极62与第3电极63之间。
例如，第1电极61的第1方向上的位置处于第2电极62的第1方向上的位置与第3电极63的第1方向上的位置之间。
第1半导体区域10包括Alx1Ga1－x1N(0＜x1≤1)。第1半导体区域是AlGaN。
第1半导体区域10在第2方向上远离这些电极。第2方向与第1方向交叉。第2方向例如是Z轴方向。第1半导体区域10包括第1部分区域11、第2部分区域12以及第3部分区域13。第1部分区域11在第2方向上远离第1电极61。第2部分区域12在第2方向上远离第2电极62。第3部分区域13在第2方向上远离第3电极63。这些部分区域相互连续。
第1部分区域11的沿着第2方向的第1厚度t1比第2部分区域12的沿着第2方向的第2厚度t2厚。第1厚度t1比第3部分区域13的沿着第2方向的第3厚度t3厚。第1半导体区域10具有凸部(第1部分区域11)。
第2半导体区域20包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第2半导体区域20例如是GaN。第2半导体区域20中的杂质浓度例如是1017/cm3以下。杂质例如是硅(Si)或者碳(C)。第2半导体区域20例如是i－GaN。
第2半导体区域20包括第4部分区域24、第5部分区域25以及第6部分区域26。第4部分区域24在第2方向上位于第1电极61与第1部分区域11之间。第5部分区域25在第2方向上位于第2电极62与第2部分区域12之间。第6部分区域26在第2方向上位于第3电极63与第3部分区域13之间。
第4部分区域24的沿着第2方向的第4厚度t4比第5部分区域25的沿着第2方向的第5厚度t5薄。第4厚度t4比第6部分区域26的沿着第2方向的第6厚度t6薄。
在实施方式中，第1部分区域11的一部分在第1方向(X轴方向)上，位于第5部分区域25与第6部分区域26之间。
第3半导体区域30包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)。第3半导体区域30例如是AlGaN。第3半导体区域30包括第7部分区域37以及第8部分区域38。第7部分区域37在第2方向上位于第2电极62与第5部分区域25之间。第8部分区域38在第2方向上位于第3电极63与第6部分区域26之间。
绝缘膜65包括在第2方向上设置于第1电极61与第4部分区域24之间的部分65p。
在该例子中，设置有第4半导体区域40。第4半导体区域40在第2方向上设置于第1电极61与第4部分区域24之间。第4半导体区域40包括Alx4Ga1－x4N(0＜x4≤1、x2＜x4)。在该情况下，绝缘膜65包括在第2方向上设置于第1电极61与第4半导体区域40之间的部分65p。
在该例子中，还设置有基板10s以及第6半导体区域16。第6半导体区域16包括包含Al的氮化物半导体。在第2方向上，第6半导体区域16位于基板10s与第1半导体区域10之间。第6半导体区域16与基板10s以及第1半导体区域10相接。第6半导体区域16例如在构造上包括层叠的多个AlN膜以及多个AlGaN膜。例如，在多个AlGaN膜中，从基板10s的一侧向第1半导体区域10的一侧，Al的组成比阶段性地变低。例如，多个AlGaN膜的Al的组成比大于0且为1以下。
例如，使上述第6半导体区域16在基板10s之上进行晶体生长，使第1半导体区域10在其上进行晶体生长。第6半导体区域16例如是缓冲层。
例如，第2电极62与第7部分区域37电连接。第2电极62与第7部分区域37欧姆接触。第3电极63与第8部分区域38电连接。第3电极63与第8部分区域38欧姆接触。第2电极62例如作为源极电极发挥功能。第3电极63例如作为漏极电极发挥功能。第1电极61例如作为栅极电极发挥功能。绝缘膜65例如作为栅极绝缘膜发挥功能。半导体装置110例如是晶体管。
在半导体装置110的栅极电极之下，将薄的第4部分区域24(例如，GaN膜)设置于厚的第1部分区域11(例如，AlGaN膜)之上。因此，在栅极电极之下，抑制二维电子气体(2Dimensional Electron Gas：2DEG)的产生。由此，能够抑制截止时的漏电流。即，得到良好的常截止特性。
另一方面，在除了栅极电极之下以外的部分，设置厚的GaN膜(第5部分区域25以及第6部分区域26)。因此，例如，在第5部分区域25与第7部分区域37之间的界面的附近部分以及第6部分区域26与第8部分区域38之间的界面的附近部分，容易产生二维电子气体。因此，在导通时，容易流过电流。能够降低导通电阻。
根据实施方式，能够降低导通电阻。并且，得到高阈值电压。得到良好的常截止特性。
图2是例示出半导体装置的特性的曲线图。
图2中，还例示出第1参考例的半导体装置119a的特性以及第2参考例的半导体装置119b的特性。
在半导体装置119a中，不设置第1半导体区域10。并且，在第2半导体区域20中，第4部分区域24、第5部分区域25以及第6部分区域26各自的厚度相互相同。
在半导体装置119b中，设置第1半导体区域10。在第1半导体区域10中，第1部分区域11、第2部分区域12以及第3部分区域13各自的厚度相互相同。并且，在第2半导体区域20中，第4部分区域24、第5部分区域25以及第6部分区域26各自的厚度相互相同。
图2的横轴是栅极电压Vg(V)。纵轴是漏极电流Id(×10－5A)。在图2中，漏极电压是1V。
如图2所示，在第1参考例的半导体装置119a中，在栅极电压Vg为0V时，流过大的漏极电流Id。即，无法进行常截止动作。对此，认为在半导体装置119a中在栅极电极之下形成二维电子气体是原因。
在第2参考例的半导体装置119b中，在栅极电压Vg为0V时，漏极电流Id小。得到常截止动作。认为是由于抑制在栅极电极之下形成二维电子气体。然而，在半导体装置119b中，导通时的漏极电流Id小。认为是由于在除了栅极电极之下以外的部分，也抑制二维电子气体的形成。
与此相对地，在实施方式的半导体装置110中，在栅极电压Vg为0V时，漏极电流Id小。得到良好的常截止动作。然后，导通时的漏极电流Id大。得到低的导通电阻。这被认为是由于在栅极电极的下部分，抑制二维电子气体的形成，在除了栅极电极之下以外的部分，形成二维电子气体。
这样，根据实施方式，能够降低导通电阻。并且，得到高阈值电压。得到良好的常截止特性。
在半导体装置110中，将凸部(第1部分区域11)设置于第1半导体区域10。由此，例如在截止时，能够抑制流过第2电极62与第3电极63之间的路径的电流(漏电流)。该漏电流的路径具有沿着X轴方向的部分。该路径由于凸部(第1部分区域11)例如被切断。在半导体装置110中，能够抑制漏电流。
第1半导体区域10中的Al的组成比x1例如优选为0.05以上且0.3以下。通过第1半导体区域10中的这样的Al的组成比，例如能够增大阈值电压。
第2半导体区域20中的Al的组成比x2例如优选为0以上且0.15以下。通过第2半导体区域20中的这样的Al的组成比，例如能够增大漏极电流Id。
第3半导体区域30中的Al的组成比x3例如优选为0.15以上且0.5以下。通过第3半导体区域30中的这样的Al的组成比，例如能够增大漏极电流Id。
在第3半导体区域30中，第7部分区域37的沿着第2方向的第7厚度t7例如优选为5nm以上且50nm以下。由此，例如能够增大漏极电流Id。同样地，在第3半导体区域30中，第8部分区域38的沿着第2方向的第8厚度t8例如优选为5nm以上且50nm以下。
在实施方式中，第4部分区域24的第4厚度t4例如优选为第5部分区域25的第5厚度t5的0.1倍以上且0.5倍以下。在第4厚度t4比第5厚度t5的0.1倍薄时，例如在栅极电极的下部分，导通动作时的电阻容易变高。因此，导通电阻容易变高。在第4厚度t4比第5厚度t5的0.5倍厚时，例如在栅极电极的下部分与除了栅极电极之下以外的部分之间，二维电子气体浓度之差变小。因此，导通电阻容易变高。第4厚度t4例如优选为第6部分区域26的第6厚度t6的0.1倍以上且0.5倍以下。
在实施方式中，第4部分区域24的第4厚度t4例如优选为20nm以上且500nm以下。在第4部分区域24的第4厚度t4比20nm薄时，例如在栅极电极的下部分，导通动作时的电阻容易变高。因此，导通电阻容易变高。在第4部分区域24的第4厚度t4比500nm厚时，例如在栅极电极的下部分，容易形成二维电子气体。因此，难以得到常截止动作。
在实施方式中，第1部分区域11的第1厚度t1优选为第2部分区域12的第2厚度t2的2倍以上且10倍以下。在第1厚度t1比第2厚度t2的2倍薄时，例如在截止时，流过第2电极62与第3电极63之间的路径的电流(漏电流)的抑制效果小。在第1厚度t1比第2厚度t2的10倍厚时，在截止时，流过第2电极62与第3电极63之间的路径的电流(漏电流)容易增大。第1厚度t1例如优选为第3部分区域13的第3厚度t3的2倍以上且10倍以下。
在实施方式中，第1部分区域11的第1厚度t1例如优选为50nm以上且1000nm以下。在第1部分区域11的第1厚度t1比50nm薄时，例如在栅极电极的下部分，容易形成二维电子气体。因此，难以得到常截止动作。在第1部分区域11的第1厚度t1比1000nm厚时，例如在栅极电极的下部分，导通动作时的电阻容易变高。因此，导通电阻容易变高。
在设置第4半导体区域40的情况下，第4半导体区域40中的Al的组成比优选小于第3半导体区域30中的Al的组成比。例如组成比x4小于组成比x3。例如第4半导体区域40中的Al的组成比也可以为第3半导体区域30中的Al的组成比以下。例如组成比x4为组成比x3以下。组成比x4例如为0.1以上且0.3以下。在这样的组成比时，例如栅极电极的下部分的沟道电阻变低。例如得到低的特性导通电阻。
第4半导体区域40的沿着第2方向(Z轴方向)的厚度例如为2nm以上且10nm以下。在这样的厚度时，例如容易得到常截止动作。
基板10s例如包括硅基板、蓝宝石基板、SiC基板、或者GaN基板等。在基板10s之上能够形成晶体性优良的氮化物半导体层。
第6半导体区域16例如也可以包括超晶格。在超晶格中，例如AlGaN与AlN周期性地层叠。第6半导体区域16例如也可以是缓冲层。
第1半导体区域10也可以是缓冲层(第6半导体区域16)的一部分。
绝缘膜65例如包括从包括SiO2、Al2O3、AlN、Ga2O3以及AlON的群选择出的至少1个。绝缘膜65例如包括从包括氧化物、氮化物以及氧氮化物的群选择出的至少1个。
下面，说明半导体装置110的制造方法的例子。
图3(a)～图3(f)是例示出实施方式的半导体装置的制造方法的工序顺序示意剖视图。
如图3(a)所示，准备层叠体SB。层叠体SB包括包含Alx1Ga1－x1N(0＜x1≤1)的第1半导体膜10f以及设置于第1半导体膜10f之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2半导体膜20f。在该例子中，在基板10s之上形成作为缓冲层的第6半导体区域16，在其上形成第1半导体膜10f以及第2半导体膜20f。这些半导体区域以及半导体膜通过外延生长来形成。
在该例子中，层叠体SB还包括第4半导体膜40f。第4半导体膜40f包括Alx4Ga1－x4N(0＜x4≤1、x2＜x4)。该Alx4Ga1－x4N(0＜x4≤1、x2＜x4)设置于第2半导体膜20f之上。
如图3(b)所示，将掩模M1形成于层叠体SB的一部分之上。掩模M1例如是SiO2膜。掩模M1例如通过光刻和蚀刻而形成。
如图3(c)所示，使用设置于层叠体SB的一部分之上的掩模M1来去除第2半导体膜20f的一部分以及第1半导体膜10f的一部分。在设置第4半导体膜40f的情况下，第2半导体膜20f的一部分以及第1半导体膜10f的一部分的去除包括第4半导体膜40f的一部分的去除。在去除中，例如进行蚀刻(例如干法蚀刻)。例如在MOCVD装置内，也可以进行使用H2气体的蚀刻。蚀刻进行至第1半导体膜10f的一部分为止。
由此，由第1半导体膜10f形成第1半导体区域10。第1半导体区域10包括第1～第3部分区域11～13。第1部分区域11的一部分在第1方向(X轴方向)上，位于第2部分区域12与第3部分区域13之间。该第1方向与从第1半导体膜10f向第2半导体膜20f的第2方向(Z轴方向)交叉。
在第1部分区域11与掩模M1之间，由第2半导体膜20f形成第4部分区域24。
如图3(d)所示，形成第5部分区域25以及第6部分区域26。即，进行晶体的选择再生长。第5部分区域25包括位于第2部分区域12之上的Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第6部分区域26包括位于第3部分区域13之上的Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第4部分区域24、第5部分区域25以及第6部分区域26是第2半导体区域20。
进一步地，形成第7部分区域37以及第8部分区域38。第7部分区域37包括位于第5部分区域25之上的Alx3Ga1－x3N(0＜x3≤1、x2＜x3)。第8部分区域38包括位于第6部分区域26之上的Alx3Ga1－x3N(0＜x3≤1、x2＜x3)。由第7部分区域37以及第8部分区域38形成第3半导体区域30。
去除掩模。
如图3(e)所示，将绝缘膜65形成于第2半导体膜20f的其它部分(残余部分)之上。在该例子中，绝缘膜65覆盖第3半导体区域30的至少一部分。绝缘膜65覆盖第4半导体区域40的至少一部分。绝缘膜65也可以不设置于第7部分区域37的一部分之上以及第8部分区域38的一部分之上。例如通过蚀刻等，去除绝缘膜65的一部分。
如图3(f)所示，形成第1～第3电极61～63。第1电极61位于绝缘膜65之上。第2电极62位于第7部分区域37之上。第3电极63位于第8部分区域38之上。
由此，制造半导体装置。
在上述制造方法中，位于栅极电极(第1电极61)之下的半导体区域不进行蚀刻等处理。因此，在该半导体区域的表面，不易产生损伤。例如在形成栅极电极的区域中，在蚀刻半导体膜的情况下，在该区域容易产生损伤。由此，例如漏电流有时变大。例如阈值电压有时容易变动。此时，根据上述制造方法，能够抑制半导体膜中的损伤，得到小的漏电流。例如能够使阈值电压的变动变小。
在半导体装置110中，第1半导体区域10的第1部分区域11的厚度以及第2半导体区域20的第4部分区域24的厚度分别能够通过晶体生长的膜厚来控制。因此，容易控制阈值电压。在第2半导体区域20中，第5部分区域25以及第6部分区域26各自的厚度例如能够通过第1半导体膜10f的蚀刻深度来控制。因此，容易控制漏极电流。例如容易降低导通电阻。
在半导体装置110中，第2半导体区域20中的厚度相互不同的部分(第4部分区域24、第5部分区域25以及第6部分区域26)能够与第1半导体区域10的凸部相应地形成。例如凸部的高度对应于第2半导体区域20中的厚度之差。能够通过高的控制性而得到第2半导体区域20中的厚度之差。
图4(a)以及图4(b)是例示出第1实施方式的其它半导体装置的示意剖视图。
如图4(a)所示，在本实施方式的其它半导体装置110a中，第4部分区域24的一部分在X轴方向(第1方向)上，处于第7部分区域37的一部分与第8部分区域38的一部分之间。例如在关于图3(d)而说明的工序中，在第5部分区域25以及第6部分区域26的上表面的高度相比第4部分区域24的上表面更靠下方的情况下，形成这样的构造。半导体装置110a中的这以外的结构与半导体装置110的结构相同。
如图4(b)所示，在本实施方式的其它半导体装置110b中，第4半导体区域40的至少一部分在X轴方向(第1方向)上，处于第5部分区域25的一部分与第6部分区域26的一部分之间。例如在关于图3(d)而说明的工序中，在第5部分区域25以及第6部分区域26的上表面的高度相比第4部分区域24的上表面更靠上方的情况下，形成这样的构造。半导体装置110b中的这以外的结构与半导体装置110的结构相同。
在半导体装置110a以及110b中，也能够降低导通电阻。并且，得到高阈值电压。得到良好的常截止特性。
(第2实施方式)
图5是例示出第2实施方式的半导体装置的示意剖视图。
如图5所示，在本实施方式的半导体装置120中，也包括第1～第3电极61～63、第1半导体区域10、第2半导体区域20以及第3半导体区域30。在该例子中，还设置有第4半导体区域40。在半导体装置120中，还设置有第5半导体区域50。半导体装置120中的这以外的结构与半导体装置110的结构相同。下面，说明第5半导体区域50的例子。
第5半导体区域50包括Alx5Ga1－x5N(0＜x5≤1、x2＜x5)。第5半导体区域50例如是AlGaN。第5半导体区域50包括第9部分区域50a以及第10部分区域50b。第9部分区域50a在第2方向(Z轴方向)上，设置于第5部分区域25与第7部分区域37之间。第10部分区域50b在第2方向(Z轴方向)上，设置于第6部分区域26与第8部分区域38之间。
例如第5半导体区域50中的Al组成比x5优选小于第3半导体区域30中的Al组成比x3。Al组成比x5例如为0.05以上且0.3以下。
例如第5半导体区域50中的Al组成比x5优选为第4半导体区域40中的Al组成比x4以上。
由此，例如容易在第2半导体区域20与第5半导体区域50之间的界面的附近区域以及第5半导体区域50与第3半导体区域30之间的界面的附近区域，形成二维电子气体。由此，电子行驶的路径(沟道层)的数量为2。二维电子气体中的载流子浓度增大。由此，漏极电流增加。在半导体装置120中，得到更低的导通电阻。
第5半导体区域50的厚度优选比第3半导体区域30的厚度薄。例如第9部分区域50a的沿着第2方向(Z轴方向)的第9厚度t9比第7部分区域37的沿着第2方向的第7厚度t7薄。例如第10部分区域50b的沿着第2方向的第10厚度t10比第8部分区域38的沿着第2方向的第8厚度t8薄。由此，在第2半导体区域20与第5半导体区域50之间的界面的附近区域产生的二维电子气体的载流子浓度上升。由此，得到更低的导通电阻。
第9厚度t9以及第10厚度t10分别例如为2nm以上且10nm以下(例如约5nm)。
在半导体装置120中，也可以应用关于半导体装置110a以及110b而说明的结构。
(第3实施方式)
图6是例示出第3实施方式的半导体装置的示意剖视图。
如图6所示，在本实施方式的半导体装置130中，也包括第1～第3电极61～63、第1半导体区域10、第2半导体区域20以及第3半导体区域30。在该例子中，还设置有第4半导体区域40以及第5半导体区域50。在半导体装置130中，将凹部设置于第2半导体区域20的上表面，将第1电极61设置于该凹部。半导体装置130中的这以外的结构与半导体装置120的结构相同。下面，说明第2半导体区域20的凹部及其周边的构造的例子。
在半导体装置130中，在第1方向(X轴方向)上，第1电极61的至少一部分位于第5部分区域25与第6部分区域26之间。例如在关于图3(d)的工序中，将第5部分区域25以及第6部分区域26形成得厚。例如第5部分区域25的上表面以及第6部分区域26的上表面相比第4部分区域24的上表面位于上方。在这样的情况下，将凹部(第4部分区域24)形成于第2半导体区域20。
在该例子中，设置有第4半导体区域40。在第1方向(X轴方向)上，第4半导体区域40的至少一部分也可以位于第5部分区域25与第6部分区域26之间。
在半导体装置130中，也能够降低导通电阻。并且，得到高阈值电压。得到良好的常截止特性。
实施方式也可以包括以下的技术方案(例如结构)。
(技术方案1)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，所述第3电极在第1方向上远离所述第2电极，所述第1电极的所述第1方向上的位置处于所述第2电极的所述第1方向上的位置与所述第3电极的所述第1方向上的位置之间；
第1半导体区域，包括Alx1Ga1－x1N(0＜x1≤1)，并且包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1部分区域、在所述第2方向上远离所述第2电极的第2部分区域以及在所述第2方向上远离所述第3电极的第3部分区域，所述第1部分区域的沿着所述第2方向的第1厚度比所述第2部分区域的沿着所述第2方向的第2厚度厚、并且比所述第3部分区域的沿着所述第2方向的第3厚度厚；
第2半导体区域，包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)，并且包括在所述第2方向上位于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上位于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上位于所述第3电极与所述第3部分区域之间的第6部分区域，所述第4部分区域的沿着所述第2方向的第4厚度比所述第5部分区域的沿着所述第2方向的第5厚度薄、并且比所述第6部分区域的沿着所述第2方向的第6厚度薄；以及
第3半导体区域，包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)，并且包括在所述第2方向上位于所述第2电极与所述第5部分区域之间的第7部分区域以及在所述第2方向上位于所述第3电极与所述第6部分区域之间的第8部分区域。
(技术方案2)
根据技术方案1所述的半导体装置，
所述第4厚度为所述第5厚度的0.1倍以上且0.5倍以下。
(技术方案3)
根据技术方案1或者2所所述的半导体装置，
所述第1厚度为所述第2厚度的2倍以上且10倍以下。
(技术方案4)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，所述第3电极在第1方向上远离所述第2电极，所述第1电极的所述第1方向上的位置处于所述第2电极的所述第1方向上的位置与所述第3电极的所述第1方向上的位置之间；
第1半导体区域，包括Alx1Ga1－x1N(0＜x1≤1)，并且包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1部分区域、在所述第2方向上远离所述第2电极的第2部分区域以及在所述第2方向上远离所述第3电极的第3部分区域；
第2半导体区域，包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)，并且包括在所述第2方向上位于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上位于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上位于所述第3电极与所述第3部分区域之间的第6部分区域；以及
第3半导体区域，包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)，并且包括在所述第2方向上位于所述第2电极与所述第5部分区域之间的第7部分区域以及在所述第2方向上位于所述第3电极与所述第6部分区域之间的第8部分区域，
所述第1部分区域的一部分在所述第1方向上，位于所述第5部分区域与所述第6部分区域之间。
(技术方案5)
根据技术方案1～4中的任一项所述的半导体装置，
还具备包括在所述第2方向上设置于所述第1电极与所述第4部分区域之间的部分的绝缘膜。
(技术方案6)
根据技术方案1～4中的任一项所述的半导体装置，
还具备第4半导体区域，该第4半导体区域在所述第2方向上设置于所述第1电极与所述第4部分区域之间，包括Alx4Ga1－x4N(0＜x4≤1、x2＜x4)。
(技术方案7)
根据技术方案6所述的半导体装置，
所述x4小于所述x3。
(技术方案8)
根据技术方案6或者7所所述的半导体装置，
所述x4为0.1以上且0.3以下。
(技术方案9)
根据技术方案6～8中的任一项所述的半导体装置，
所述第4半导体区域的沿着所述第2方向的厚度为1nm以上且10nm以下。
(技术方案10)
根据技术方案6～9中的任一项所述的半导体装置，
还具备包括在所述第2方向上设置于所述第1电极与所述第4半导体区域之间的部分的绝缘膜。
(技术方案11)
根据技术方案6～10中的任一项所述的半导体装置，
在所述第1方向上，所述第4半导体区域的至少一部分位于所述第5部分区域与所述第6部分区域之间。
(技术方案12)
根据技术方案1～11中的任一项所述的半导体装置，
还具备包括Alx5Ga1－x5N(0＜x5≤1、x2＜x5)的第5半导体区域，
所述第5半导体区域包括：
第9部分区域，在所述第2方向上设置于所述第5部分区域与所述第7部分区域之间；以及
第10部分区域，在所述第2方向上设置于所述第6部分区域与所述第8部分区域之间。
(技术方案13)
根据技术方案12所述的半导体装置，
所述x5小于所述x3。
(技术方案14)
根据技术方案12或者13所所述的半导体装置，
所述第9部分区域的沿着所述第2方向的第9厚度比所述第7部分区域的沿着所述第2方向的第7厚度薄，
所述第10部分区域的沿着所述第2方向的第10厚度比所述第8部分区域的沿着所述第2方向的第8厚度薄。
(技术方案15)
根据技术方案1～14中的任一项所述的半导体装置，
所述x3为0.15以上且0.5以下，
所述第7部分区域的沿着所述第2方向的第7厚度为5nm以上且50nm以下。
(技术方案16)
根据技术方案1～15中的任一项所述的半导体装置，
在所述第1方向上，所述第1电极的至少一部分位于所述第5部分区域与所述第6部分区域之间。
(技术方案17)
根据技术方案1～16中的任一项所述的半导体装置，还具备：
基板；以及
第6半导体区域，包括包含Al的氮化物半导体，
在所述第2方向上，所述第6半导体区域位于所述基板与所述第1半导体区域之间，所述第6半导体区域与所述基板以及所述第1半导体区域相接。
(技术方案18)
根据技术方案1～17中的任一项所述的半导体装置，
所述第2电极与所述第7部分区域电连接，
所述第3电极与所述第8部分区域电连接。
(技术方案19)
一种半导体装置的制造方法，
使用设置于包括包含Alx1Ga1－x1N(0＜x1≤1)的第1半导体膜以及设置于所述第1半导体膜之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2半导体膜的层叠体的一部分之上的掩模，去除所述第2半导体膜的一部分以及所述第1半导体膜的一部分，由所述第1半导体膜形成第1半导体区域，所述第1半导体区域包括第1～第3部分区域，所述第1部分区域的一部分在第1方向上位于所述第2部分区域与第3部分区域之间，所述第1方向与从所述第1半导体膜向所述第2半导体膜的第2方向交叉，
形成位于所述第2部分区域之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第5部分区域以及位于所述第3部分区域之上的包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第6部分区域，
形成位于所述第5部分区域之上的包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)的第7部分区域以及位于所述第6部分区域之上的包括Alx3Ga1－x3N(0＜x3≤1、x2＜x3)的第8部分区域，
去除所述掩模，
将绝缘膜形成于所述第2半导体膜的其它部分之上，
形成位于所述绝缘膜之上的第1电极、位于所述第7部分区域之上的第2电极以及位于所述第8部分区域之上的第3电极。
(技术方案20)
根据技术方案19所述的半导体装置的制造方法，
所述层叠体还包括设置于所述第2半导体膜之上的包括Alx4Ga1－x4N(0＜x4≤1、x2＜x4)的第4半导体膜，
所述第2半导体膜的一部分以及所述第1半导体膜的一部分的所述去除包括所述第4半导体膜的一部分的去除。
根据实施方式，能够提供能够降低导通电阻的半导体装置及其制造方法。
在本申请说明书中，“垂直”以及“平行”不仅是指严格的垂直以及严格的平行，包括例如制造工序中的偏差等，是实质上垂直以及实质上平行即可。
以上，参照具体例说明了本发明的实施方式。但是，本发明不限定于这些具体例。例如关于半导体装置中包括的电极、半导体区域、绝缘膜以及基板等各要素的具体结构，通过本领域技术人员从公知的范围适当选择，同样地实施本发明，只要能够得到相同的效果，则包括在本发明的范围内。
另外，在技术上可能的范围内将各具体例中的某2个以上的要素组合而得到的要素也是只要包含本发明的主旨，就包括在本发明的范围中。。
此外，基于作为本发明的实施方式而以上叙述的半导体装置及其制造方法而本领域技术人员能够适当进行设计变更来实施的全部的半导体装置及其制造方法也是只要包含本发明的主旨，就属于本发明的范围。
此外，在本发明的思想的范畴中，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也理解为属于本发明的范围。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，并且包括在权利要求书所记载的发明及其均等范围中。

Claims (11)

1.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，所述第3电极在第1方向上远离所述第2电极，所述第1电极的所述第1方向上的位置处于所述第2电极的所述第1方向上的位置与所述第3电极的所述第1方向上的位置之间；
第1半导体区域，包括Alx1Ga1－x1N，其中所述x1大于0且小于1，所述第1半导体区域包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1部分区域、在所述第2方向上远离所述第2电极的第2部分区域以及在所述第2方向上远离所述第3电极的第3部分区域，所述第1部分区域的沿着所述第2方向的第1厚度比所述第2部分区域的沿着所述第2方向的第2厚度厚、并且比所述第3部分区域的沿着所述第2方向的第3厚度厚；
第2半导体区域，包括Alx2Ga1－x2N，其中所述x2为0以上且小于1，所述x2小于所述x1，所述第2半导体区域包括在所述第2方向上位于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上位于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上位于所述第3电极与所述第3部分区域之间的第6部分区域，所述第4部分区域的沿着所述第2方向的第4厚度比所述第5部分区域的沿着所述第2方向的第5厚度薄、并且比所述第6部分区域的沿着所述第2方向的第6厚度薄；
第3半导体区域，包括Alx3Ga1－x3N，其中所述x3大于0且为1以下，所述x2小于所述x3，所述第3半导体区域包括在所述第2方向上位于所述第2电极与所述第5部分区域之间的第7部分区域以及在所述第2方向上位于所述第3电极与所述第6部分区域之间的第8部分区域；
基板；以及
第6半导体区域，包括包含Al的氮化物半导体，
在所述第2方向上，所述第6半导体区域位于所述基板与所述第1半导体区域之间。
2.根据权利要求1所述的半导体装置，其中，
所述第1部分区域的一部分在所述第1方向上位于所述第5部分区域与所述第6部分区域之间。
3.根据权利要求1或者2所述的半导体装置，其中，
还具备第4半导体区域，该第4半导体区域在所述第2方向上设置于所述第1电极与所述第4部分区域之间，并且包括Alx4Ga1－x4N，所述x4大于0且为1以下，所述x2小于所述x4。
4.根据权利要求3所述的半导体装置，其中，
所述x4小于所述x3。
5.根据权利要求1或者2所述的半导体装置，其中，
还具备包括Alx5Ga1－x5N的第5半导体区域，
所述x5大于0且为1以下，所述x2小于所述x5，
所述第5半导体区域包括：
第9部分区域，在所述第2方向上设置于所述第5部分区域与所述第7部分区域之间；以及
第10部分区域，在所述第2方向上设置于所述第6部分区域与所述第8部分区域之间。
6.根据权利要求5所述的半导体装置，其中，
所述x5小于所述x3。
7.根据权利要求5所述的半导体装置，其中，
所述第9部分区域的沿着所述第2方向的第9厚度比所述第7部分区域的沿着所述第2方向的第7厚度薄，
所述第10部分区域的沿着所述第2方向的第10厚度比所述第8部分区域的沿着所述第2方向的第8厚度薄。
8.根据权利要求1或2所述的半导体装置，其中，
所述x3为0.15以上且0.5以下，
所述第7部分区域的沿着所述第2方向的第7厚度为5nm以上且50nm以下。
9.根据权利要求1或2所述的半导体装置，其中，
在所述第1方向上，所述第1电极的至少一部分位于所述第5部分区域与所述第6部分区域之间。
10.根据权利要求1或2所述的半导体装置，其中，
所述第6半导体区域与所述基板以及所述第1半导体区域相接。
11.一种半导体装置的制造方法，其中，
使用设置于包括包含Alx1Ga1－x1N的第1半导体膜以及设置于所述第1半导体膜之上的包括Alx2Ga1－x2N的第2半导体膜的层叠体的一部分之上的掩模，去除所述第2半导体膜的一部分以及所述第1半导体膜的一部分，由所述第1半导体膜形成第1半导体区域，所述第1半导体区域包括第1～第3部分区域，所述第1部分区域的一部分在第1方向上位于所述第2部分区域与第3部分区域之间，所述第1方向与从所述第1半导体膜向所述第2半导体膜的第2方向交叉，所述x1大于0且为1以下，所述x2为0以上且小于1，所述x2小于所述x1，
形成位于所述第2部分区域之上的包括Alx2Ga1－x2N的第5部分区域以及位于所述第3部分区域之上的包括Alx2Ga1－x2N的第6部分区域，
形成位于所述第5部分区域之上的包括Alx3Ga1－x3N的第7部分区域以及位于所述第6部分区域之上的包括Alx3Ga1－x3N的第8部分区域，所述x3大于0且为1以下，所述x2小于所述x3，
去除所述掩模，
在所述第2半导体膜的其它部分之上形成绝缘膜，
形成位于所述绝缘膜之上的第1电极、位于所述第7部分区域之上的第2电极以及位于所述第8部分区域之上的第3电极。
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