JP2008153350A - 半導体装置 - Google Patents

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Abstract

【課題】ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ると共に、２次元キャリアガスの濃度とその移動度を高めることのできる半導体装置を提供する。
【解決手段】ＧａＮを含むキャリア走行層と、前記キャリア走行層上に形成され、ＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５）を含む第１の層とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ）を含む第２の層とを積層した障壁層と、前記障壁層上に離間して設けられたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間で前記障壁層上面から前記キャリア走行層に隣接する前記第１の層に達する溝の底部の上に設けられたゲート電極とを備えている。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＩＩＩ族窒化物半導体を用いた電界効果トランジスタに関する。
窒化ガリウム（以下、ＧａＮと略す）をはじめとするＩＩＩ族窒化物半導体は、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）と比較してバンドギャップが大きく、絶縁破壊強度も高いため、高出力、高周波、及び高温用の半導体デバイス材料として期待され、盛んに研究開発が行われている。特にＧａＮ／ＡｌＧａＮへテロ構造を用いた電界効果トランジスタ（以下、ＧａＮ／ＡｌＧａＮ−ＨＦＥＴと略す）は、単純な素子構造を有し、しかも良好な素子特性を期待することができる。
特に、高耐圧のスイッチングデバイス用途のＧａＮ／ＡｌＧａＮ−ＨＦＥＴでは、素子の消費電力を抑えるために、障壁層（キャリア供給層）となるＡｌＧａＮのＡｌ組成比を高めて、ＧａＮ／ＡｌＧａＮへテロ構造界面に生成される２次元キャリアガスの濃度とその移動度を高めることが期待されている。一方、ノーマリーオン型の素子では、回路の電源を投入した瞬間に素子に大電流が流れ、破壊に至る場合がある。このような破壊を防止するためには、ゲート電圧が０Ｖの時には、ドレイン電流がほとんど流れないノーマリーオフ型であることも必要となっている。
例えば、特許文献１の素子構造ではＧａＮを含むチャネル層上に０．５以上の高いＡｌ組成比を有する障壁層（キャリア供給層）が設けられることで、チャネル層内に生成される２次元キャリアガスの濃度と移動度を高められることが記載されている。しかしながら、この素子構造においてゲートオフ時におけるソース・ドレイン電極間のリーク電流を抑えるために、例えばリセスゲート型構造を採用した場合でも、０．５以上の高いＡｌ組成比を有する障壁層の影響によりノーマリーオフ型の特性を得ることは困難なものと考えられる。
特開２００５−２７７０４７号公報
本発明は、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ると共に、２次元キャリアガスの濃度とその移動度を高めることのできる半導体装置を提供する。
本発明の一態様は、ＧａＮを含むキャリア走行層と、前記キャリア走行層上に形成され、ＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５）を含む第１の層とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ）を含む第２の層とを積層した障壁層と、前記障壁層上に離間して設けられたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間で前記障壁層上面から前記キャリア走行層に隣接する前記第１の層に達する溝の底部の上に設けられたゲート電極とを備えたことを特徴としている。
本発明によれば、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ると共に、２次元キャリアガスの濃度とその移動度を高めることのできる半導体装置を提供することができる。
以下、図面を参照しつつ本発明の実施形態について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態にかかるＧａＮ／ＡｌＧａＮへテロ構造を用いた電界効果トランジスタ（以下、ＧａＮ／ＡｌＧａＮ−ＨＦＥＴと略す）の断面構造を例示する模式図である。
図１に示すように、基板１０上には、ＡｌＮ層等のバッファ層１２が設けられている。基板１０としては、サファイア、ＳｉＣ、Ｓｉ等が用いられる。バッファ層１２上には、ＧａＮ層を含むキャリア走行層１４が設けられている。バッファ層１２は、ＧａＮ層を含むキャリア走行層１４の核形成層として用いられる。キャリア走行層１４上には、ＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５、例えば、Ｘ＝０．２）を含む第１の層１６とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５）を含む第２の層１８とを積層した障壁層２０が形成されている。第１の層１６と第２の層１８の膜厚は、例えばそれぞれ５ナノメートルと２ナノメートルである。
キャリア走行層１４とＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５）を含む第１の層１６との間には、ヘテロ半導体接合が形成される。このヘテロ半導体接合のキャリア走行層側に２次元キャリアガス層が誘起され、チャネル層として機能する。
ここで、上述した第１の層のＡｌ組成比は、０．０５以上０．２５以下の範囲であればよい。Ａｌ組成比Ｘが０．０５以上であれば、第１の層１６とキャリア走行層１４との間にヘテロ半導体接合を形成することができる。一方、Ａｌ組成比Ｘが０．２５以下であればゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制することができる。また、第２の層のＡｌ組成比Ｙは、上述のＡｌ組成比Ｘに対してＸ < Ｙであり、かつ０．２０以上０．２８以下の範囲であればよい。Ａｌ組成比Ｙが０．２０以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、Ａｌ組成比Ｙが０．２８以下であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。
また、上述の障壁層２０は、第１の層１６と第２の層１８との積層膜を１周期として、上述したＡｌ組成比の範囲であれば、例えば、３〜１０周期分形成すれば良い。但し、図２では、障壁層２０の周期数は３周期で示している。障壁層２０の周期数が３周期以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、障壁層２０の周期数が１０周期以内であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。また、障壁層２０の積算層厚は、上述したクラックを十分に抑制し、かつ２次元キャリアガスの濃度とその移動度を高めるために、２０ナノメートル以上かつ７０ナノメートル以下であることが望ましい。
障壁層２０上には、ソース電極２２とドレイン電極２４が互いに離間して設けられている。ソース電極２２とドレイン電極２４との間には、障壁層２０上面から第１の層１６（キャリア走行層１４に隣接する）に達する溝２６が設けられており、その溝２６の底部の上にゲート電極２８が設けられている（これが、いわゆるリセスゲート構造である）。
ここで、ゲート用の溝２６を設ける際に、ゲート形成領域では、第１の層１６と比較してＡｌ組成比の高い第２の層１８は意図的に除去される。本実施形態では、このリセスゲート構造において、第２の層１８と比較してＡｌ組成比の低い第１の層１６を設けることにより、ゲート電極下部に位置する障壁層２０部分の層厚とそのＡｌ組成比を意図的に小さくしている。これにより、ゲートオフ時にゲートの領域に対応するヘテロ半導体接合の２次元キャリアガスを枯渇させることができる。その結果、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ることができる。一方、ゲート以外の領域では、障壁層２０内の第２の層１８にＡｌ組成比の高いＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５）を設けているので、ゲート以外の領域に対応するヘテロ半導体接合界面において、そこに誘起される２次元キャリアガスの濃度とその移動度を高めることができる。
（第１の実施形態の製造方法）
次に、図２〜図３は、本実施形態にかかるＧａＮ／ＡｌＧａＮ−ＨＦＥＴの各製造工程の要部を示す断面図である。
図２に示すように、基板１０上には、例えばＭＯＶＰＥ法によりＡｌＮ等のバッファ層１２が形成される。ここで、基板１０としては、サファイア、ＳｉＣ、Ｓｉ等が用いられる。また、このバッファ層１２上には、同様にＭＯＶＰＥ法によりＧａＮを含むキャリア走行層１４が形成される。この際バッファ層１２は、ＧａＮ層を含むキャリア走行層１４の核形成層として用いられている。このキャリア走行層１４上には、同様にＭＯＶＰＥ法によりＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５、例えば、Ｘ＝０．２）を含む第１の層１６とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ 、例えば、Ｙ＝０．２５）を含む第２の層１８とを積層した障壁層２０が形成される。第１の層１６と第２の層１８の膜厚は、例えばそれぞれ５ナノメートルと２ナノメートルである。ここで、上記各層の成膜方法としては、ＭＯＶＰＥ法以外に、スパッタ法、ＭＢＥ法等を用いることもできる。
ここで、上述した第１の層のＡｌ組成比は、０．０５以上０．２５以下の範囲であればよい。Ａｌ組成比Ｘが０．０５以上であれば、第１の層１６とキャリア走行層１４との間にヘテロ半導体接合を形成することができる。一方、Ａｌ組成比Ｘが０．２５以下であればゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制することができる。また、第２の層のＡｌ組成比Ｙは、Ｘ < Ｙであり、かつ０．２０以上から０．２８以下の範囲であればよい。Ａｌ組成比Ｙが０．２０以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、Ａｌ組成比Ｙが０．２８以下であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。
また、障壁層２０は、第１の層１６と第２の層１８との積層膜を１周期として、上述したＡｌ組成比の範囲であれば、例えば３〜１０周期分形成すれば良い。但し図２では、障壁層２０の周期数は３周期で示している。障壁層２０の周期数が３周期以上であれば、２次元キャリアガスの濃度とその移動度を十分に高めることができる。一方、障壁層２０の周期数が１０周期以内であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。また、障壁層２０の積算層厚は、上述したクラックを十分に抑制し、かつ２次元キャリアガスの濃度とその移動度を高めるために、２０ナノメートル以上かつ７０ナノメートル以下であることが望ましい。
次に、図３に示すように、この障壁層２０上には、例えばリフトオフ法によりソース電極２２とドレイン電極２４が互いに離間して形成される。ここで、電極材料としては、例えばＴｉ／Ａｌ等の積層膜が用いられる。この障壁層２０上におけるソース電極２２とドレイン電極２４との間には、例えば、窒化膜（図示せず）をマスクとしてＲＩＥ法等により、溝２６が設けられる。この時、溝２６の底部にＡｌＸＧａ１−ＸＮ層を含む第１の層１６が露出されるようにエッチングを行う。
ここで、障壁層２０の第１の層１６と第２の層１８との間でＡｌ組成比の差、すなわちこれに対応してＧａ組成比の差が設けられている。そのためＲＩＥ等による溝２６の形成時には、Ｇａの発光強度をモニターすることで、溝２６の深さを所望の位置に精度良く制御することができる。このＧａの発光強度をモニターする方法であればリアルタイムで溝２６の深さをモニターできるので、従来のように溝２６の深さをエッチング時間で制御する方法よりも、より高い精度で溝２６の深さを制御することが可能である。
この後、リフトオフ法等により、この溝２６の底部の上に、リセス型のゲート電極２８が形成される。ここで、電極材料としては、例えばＮｉ／Ａｕ等の積層膜が用いられる。
上述のように、この溝２６の底部にＡｌＸＧａ１−ＸＮ層を含む第１の層１６が露出されることで、ゲート電極２８下部に位置する障壁層２０部分の層厚とそのＡｌ組成比を意図的に小さくできる。これにより、ゲートオフ時にゲートの領域に対応するヘテロ半導体接合の２次元キャリアガスを枯渇させることができる。結果として、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ることができる。一方、ゲート以外の領域では、障壁層２０内の第２の層１８にＡｌ組成比の高いＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５）が設けられているので、ゲート以外の領域に対応するヘテロ半導体接合において２次元キャリアガスの濃度とその移動度を高めることができる。
（第２の実施形態）
図４は、本発明の第２の実施形態にかかるＧａＮ／ＡｌＧａＮ−ＨＦＥＴの断面構造を例示する模式図である。
本実施形態が第１の実施形態と異なる点は、障壁層２０内の第１の層１６であるＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５、例えば、Ｘ＝０．２）のＡｌ組成比をキャリア走行層１４側からソース電極２２及びドレイン電極２４側に向かって上げていく点である。本実施形態の各図においては、第１の実施形態の半導体装置及びその製造方法の説明において使用した図１から図３で示す各部と同一の部分には同一の番号・符号が付されている。
（第２の実施形態の構造）
素子の構造において、バッファ層１２上にキャリア走行層１４を設ける記載まで第１の実施形態と同じなので説明を省略する。
図４に示すように、キャリア走行層１４上には、ＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５、例えば、キャリア走行層１４側からＸ＝０．０５→０．２０）を含む第１の層１６とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５）を含む第２の層１８とを積層した障壁層２０が形成されている。第１の層１６及び第３の層１８の膜厚は、例えばそれぞれ５ナノメートル及び２ナノメートルである。
キャリア走行層１４とＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５）を含む第１の層１６との間には、ヘテロ半導体接合が形成される。このヘテロ半導体接合のキャリア走行層１４側に２次元キャリア層が誘起され、チャネル層として機能する。
ここで、上述した第１の層のＡｌ組成比は、０．０５以上０．２５以下の範囲であればよい。Ａｌ組成比Ｘが０．０５以上であれば、第１の層１６とキャリア走行層１４との間にヘテロ半導体接合を形成することができる。一方、Ａｌ組成比Ｘが０．２５以下であればゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制することができる。また、第２の層のＡｌ組成比Ｙは、Ｘ < Ｙであり、かつ０．２０以上から０．２８以下の範囲であればよい。Ａｌ組成比Ｙが０．２０以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、Ａｌ組成比Ｙが０．２８以下であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。
また、上述の障壁層２０は、第１の層１６及び第２の層１８の積層膜上に、さらに第１の層１６と第２の層１８との積層膜を１周期として、上述したＡｌ組成比の範囲であれば、例えば、積算して３〜１０周期分形成すれば良い。但し図４では、障壁層２０の周期数は３周期分で示している。積算膜の周期数が３周期以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、積算膜の周期数が１０周期以内であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。また、障壁層２０の積算層厚は、上述したクラックを十分に抑制し、かつ２次元キャリアガスの濃度とその移動度を高めるために２０ナノメートル以上かつ７０ナノメートル以下であることが望ましい。
この障壁層２０上には、ソース電極２２とドレイン電極２４が互いに離間して設けられている。ソース電極２２とドレイン電極２４との間には、障壁層２０上面から第１の層１６に達する溝２６が設けられており、その溝２６の底部の上にゲート電極２８が設けられている（これが、いわゆるリセスゲート構造である）。
ここで、ゲート用の溝２６を設ける際に、ゲート形成領域では、第１の層１６と比較してＡｌ組成比の高い第２の層１８は意図的に除去される。本実施形態では、このリセスゲート構造において、第２の層１８と比較してＡｌ組成比の低い第１の層１６を設けることにより、ゲート電極下部に位置する障壁層２０部分の層厚とそのＡｌ組成比を意図的に小さくできる。これにより、ゲートオフ時にゲートの領域に対応するヘテロ半導体接合の２次元キャリアガスを枯渇させることができる。結果として、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ることができる。一方、ゲート以外の領域では、障壁層２０内の第２の層にＡｌ組成比の高いＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５）を設けているので、ゲート以外の領域に対応するヘテロ半導体接合において、そこに誘起される２次元キャリアガスの濃度とその移動度を高めることができる。
（第２の実施形態の製造方法）
次に、図５〜図６は、本実施形態にかかるＧａＮ／ＡｌＧａＮ−ＨＦＥＴの各製造工程を示す断面図である。製造方法において、バッファ層１２上にキャリア走行層１４を形成する工程までは第１の実施形態と同じなので説明を省略する。
図５に示すように、キャリア走行層１４上には、例えばＭＯＶＰＥ法によりＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５、例えば、キャリア走行層側からＸ＝０．０５→０．２０）を含む第１の層１６とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５ ）を含む第２の層１８とを積層した障壁層２０が形成される。第１の層１６及び第２の層１８の膜厚は、例えばそれぞれ５ナノメートル及び２ナノメートルである。ここで、上記各層の成膜方法としては、ＭＯＶＰＥ法以外に、スパッタ法、ＭＢＥ法等を用いることもできる。
ここで、上述した第１の層のＡｌ組成比は、０．０５以上０．２５以下の範囲であればよい。Ａｌ組成比Ｘが０．０５以上であれば、第１の層１６とキャリア走行層１４との間にヘテロ半導体接合を形成することができる。一方、Ａｌ組成比Ｘが０．２５以下であればゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制することができる。また、第２の層のＡｌ組成比Ｙは、Ｘ < Ｙであり、かつ０．２０以上から０．２８以下の範囲であればよい。Ａｌ組成比Ｙが０．２０以上であれば、２次元キャリアガス層の濃度と移動度を十分に高めることができる。一方、Ａｌ組成比Ｙが０．２８以下であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。
障壁層２０は、同様にＭＯＶＰＥ法により第１の層１６及び第２の層１８の積層膜上に、さらに第１の層１６と第２の層１８との積層膜を１周期として上述したＡｌ組成比の範囲であれば、例えば、積算して３〜１０周期分形成すれば良い。積算膜の周期数が３周期以上であれば、２次元キャリアガスの濃度とその移動度を十分に高めることができる。一方、積算膜の周期数が１０周期以内であれば、キャリア走行層１４と障壁層２０との間の格子不整合により生じるクラックを十分に抑制することができる。また、障壁層２０の積算層厚は、上述したクラックを十分に抑制し、かつ２次元キャリアガスの濃度とその移動度を高めるために２０ナノメートル以上かつ７０ナノメートル以下であることが望ましい。
次に、図６に示すように、この障壁層２０上には、例えばリフトオフ法によりソース電極２２とドレイン電極２４が互いに離間して形成される。ここで、電極材料としては、例えばＴｉ／Ａｌ等の積層膜が用いられる。この障壁層２０上におけるソース電極２２とドレイン電極２４との間には、例えば、窒化膜（図示せず）をマスクとしてＲＩＥ法等により、溝２６が設けられる。この時、溝２６の底部にＡｌＸＧａ１−ＸＮ層を含む第１の層１６が露出されるようにエッチングを行う。
ここで、障壁層２０の第１の層１６と第２の層１８との間でＡｌ組成比の差、すなわちこの差に対応するＧａ組成比の差が設けられている。そのためＲＩＥ等による溝２６の形成時に、Ｇａの発光強度をモニターすることで、溝２６の深さを所望の位置に精度良く制御することができる。このＧａの発光強度をモニターする方法であればリアルタイムで溝２６の深さをモニターできるので、従来のように溝２６の深さをエッチング時間で制御する方法よりも、より高い精度で溝２６の深さを制御することが可能である。
この後、リフトオフ法等により、この溝２６の底部の上に、リセス型のゲート電極２８が形成される。ここで、電極材料としては、例えばＮｉ／Ａｕ等の積層膜が用いられる。
上述のように、この溝２６の底部にＡｌＸＧａ１−ＸＮ層を含む第１の層１６が露出されることで、ゲート電極２８下部に位置する障壁層２０部分の層厚さとそのＡｌ組成比を意図的に小さくでき、ゲートオフ時にゲートの領域に対応するヘテロ半導体接合の２次元キャリアガスを枯渇させることができる。その結果、ゲートオフ時におけるソース・ドレイン電極間のリーク電流を低く抑制しつつノーマリーオフ型の特性を得ることができる。一方、ゲート以外の領域では、障壁層２０内の第２の層１８にＡｌ組成比の高いＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ、例えば、Ｙ＝０．２５ ）が設けられているので、ゲート以外の領域に対応するヘテロ半導体接合において、そこに誘起される２次元キャリアガスの濃度とその移動度を高めることができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。
ここで、本発明は、上述したような各実施形態に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で種々変形して実施することができる。例えば、図７に示すように、第１の実施形態において、第１の層１６に達する溝２６の底部とゲート電極２８との間にゲート絶縁膜３０を設けて、ＭＩＳ型ゲート構造の素子としても良い。これについては、他の実施形態に同様に適用可能である。この場合、さらにゲートオフ時におけるソース・ドレイン電極間のリーク電流を抑制することができる。ゲート絶縁膜３０としては、窒化膜、酸化膜、高誘電率膜、または、これらを種々組み合わせた積層膜等を用いることができる。
本発明の第１の実施形態にかかるＧａＮ／ＡｌＧａＮ−ＨＦＥＴの断面構造を例示する模式図である。 図１のＧａＮ／ＡｌＧａＮ−ＨＦＥＴの一製造工程の要部を示す断面図である。 図１のＧａＮ／ＡｌＧａＮ−ＨＦＥＴの一製造工程の要部を示す断面図である。 本発明の第２の実施形態にかかるＧａＮ／ＡｌＧａＮ−ＨＦＥＴの断面構造を例示する模式図である。 図４のＧａＮ／ＡｌＧａＮ−ＨＦＥＴの一製造工程の要部を示す断面図である。 図４のＧａＮ／ＡｌＧａＮ−ＨＦＥＴの一製造工程の要部を示す断面図である。 本発明の第１の実施形態においてＭＩＳ型ゲート構造を採用した場合のＧａＮ／ＡｌＧａＮ−ＨＦＥＴの断面構造を例示する模式図である。
符号の説明
１０ 基板
１２ バッファ層
１４ キャリア走行層
１６ 第１の層
１８ 第２の層
２０ 障壁層
２２ ソース電極
２４ ドレイン電極
２６ 溝
２８ ゲート電極

Claims (5)

  1. ＧａＮを含むキャリア走行層と、前記キャリア走行層上に形成され、ＡｌＸＧａ１−ＸＮ（０．０５≦Ｘ≦０．２５）を含む第１の層とＡｌＹＧａ１−ＹＮ（０．２０≦Ｙ≦０．２８、Ｘ < Ｙ）を含む第２の層とを積層した障壁層と、前記障壁層上に離間して設けられたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間で前記障壁層上面から前記キャリア走行層に隣接する前記第１の層に達する溝の底部の上に設けられたゲート電極とを備えたことを特徴とする半導体装置。
  2. 前記第１の層において、Ｘの値が前記第２層側に向かって増加することを特徴とする請求項１記載の半導体装置。
  3. 前記障壁層は前記第１の層と前記第２の層とを１周期分として複数回積層され、かつこの周期の数ｔを、３≦ｔ≦１０とすることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記障壁層は前記第１の層と前記第２の層とを１周期分として複数回積層され、かつ前記障壁層の積算層厚を、２０ナノメートル以上かつ７０ナノメートル以下とすることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の層に達する溝の底部と前記ゲート電極との間に、更にゲート絶縁
    膜を設けたことを特徴とする請求項１又は２に記載の半導体装置。
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