JP5566618B2 - ＧａＮ系半導体素子 - Google Patents

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Description

本発明は、ＧａＮ系電界効果トランジスタなどのＧａＮ系半導体素子に関する。
従来のＧａＮ系電界効果トランジスタとして、例えば、特許文献１に開示された技術が知られている。このＧａＮ系電界効果トランジスタは、ソース電極とドレイン電極、ｉ−ＧａＮ系半導体材料またはｐ−ＧａＮ系半導体材料である第１のＧａＮ系半導体材料からなりソース電極およびドレイン電極と電気的に接続して形成されるチャネル部、第１のＧａＮ系半導体材料よりバンドギャップエネルギーが大きい第２のＧａＮ系半導体材料からなり、チャネル部と接合し、互いに離隔された第１および第２の電子供給部、第１および第２の電子供給部の間に位置するチャネル部の表面上に形成される絶縁層、および絶縁層上に形成されるゲート電極を具備する。この従来技術によれば、ノーマリオフ型で、オン抵抗が小さく大電流動作が可能なＧａＮ系電界効果トランジスタが得られる。
ＷＯ０３／０７１６０７
ところで、上記従来技術のようなノーマリオフ型のＧａＮ系電界効果トランジスタでは、閾値の制御が難しく、閾値が０Ｖ〜＋１Ｖ程度であった。
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系半導体素子を提供することにある。
上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系半導体素子は、ＧａＮ系半導体からなる導電性の半導体層と、前記半導体層上の一部に積層された、ＧａＮ系半導体からなる第1のｎｐｎ積層構造と、前記ｎｐｎ積層構造上に形成されたソース電極と、前記半導体層上に形成されたドレイン電極と、少なくとも前記ｎｐｎ積層構造の側壁部分、および前記半導体層上の他の部分に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を備えることを特徴とする。
この構成によれば、ゲート電極に順方向に閾値以上の電圧が印加されていないゲート開放時には、ｎｐｎ積層構造のｐ型ＧａＮ層に反転層（Ｂ）が形成されないと共に、ゲート電極直下の導電性の半導体層に反転層（Ａ）が形成されない。このため、ゲート開放時にはドレイン電流が流れない。一方、ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、反転層（Ｂ）が形成されてｎｐｎ積層構造の側壁部分にチャネルが形成されると共に、反転層（Ａ）形成され、ドレイン電流が流れる。これにより、実効的にノーマリオフになるＧａＮ系半導体素子が得られる。
また、ｎｐｎ積層構造のｐ型ＧａＮ層の厚さやその不純物濃度を変えたりすることで、閾値電圧を容易に制御することができる。したがって、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系半導体素子が得られる。
請求項２に記載の発明に係るＧａＮ系半導体素子は、前記半導体層は、第１のＧａＮ系半導体からなるチャネル層と、該チャネル層上に形成され、前記第１のＧａＮ系半導体よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体からなる電子供給層とを有するヘテロ接合構造であることを特徴とする。
請求項３に記載の発明に係るＧａＮ系半導体素子は、前記電子供給層は、前記他の部分の一部に前記チャネル層に達する深さの開口部を備え、該開口部に前記絶縁膜を介して前記ゲート電極が形成されていることを特徴とする。
請求項４に記載の発明に係るＧａＮ系半導体素子は、前記電子供給層は、前記他の部分の一部に前記チャネル層に達する深さの開口部を備え、該開口部に前記絶縁膜を介して前記ゲート電極が形成されていることを特徴とする。
請求項５に記載の発明に係るＧａＮ系半導体素子は、前記半導体層上のドレインに相当する部分に、該半導体層側から順にｎ型層，ｐ型層およびｎ型層が積層された第２のｎｐｎ積層構造、及び該第２のｎｐｎ積層構造上に前記ドレイン電極を備え、前記第1のｎｐｎ積層構造の側壁部分と、前記半導体層上のゲートに相当する部分と、前記第２のｎｐｎ積層構造の側壁部分とを覆う前記絶縁膜を備えていることを特徴とする。
上記課題を解決するために、請求項６に記載の発明に係るＧａＮ系半導体素子は、ＧａＮ系半導体からなる導電性の半導体層と、前記半導体層上の一部に積層された、ＧａＮ系半導体からなるｐｎｐ積層構造と、前記ｐｎｐ積層構造上に形成されたソース電極と、前記半導体層上に形成されたドレイン電極と、少なくとも前記ｐｎｐ積層構造の側壁と、前記半導体層上のゲートに相当する部分とを覆うように形成された絶縁膜と、前記半導体層上に前記絶縁膜を介して形成されたゲート電極と、を備えることを特徴とする。
この構成によれば、ゲート電極に逆方向に閾値以上の電圧が印加されていないゲート開放時には、ｐｎｐ積層構造のｎ型ＧａＮ層に反転層（Ｂ）が形成されないと共に、ゲート電極直下の導電性の半導体層に反転層（Ａ）が形成されない。このため、ゲート開放時にはドレイン電流が流れない。一方、ゲート電極Ｇに逆方向に閾値以上の電圧を印加すると、反転層（Ｂ）が形成されてｐｎｐ積層構造の側壁部分にチャネルが形成されると共に、反転層（Ａ）形成され、ドレイン電流が流れる。これにより、実効的にノーマリオフになるＧａＮ系半導体素子が得られる。
また、ｐｎｐ積層構造のｎ型層の厚さやその不純物濃度を変えたりすることで、閾値電圧を容易に制御することができる。したがって、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系半導体素子が得られる。
請求項７に記載の発明に係るＧａＮ系半導体素子は、前記電子供給層上であって、ドレインに相当する部分に前記電子供給層よりバンドギャップエネルギーが小さいGaN系化合物半導体からなる表面層が形成され、前記絶縁膜が、前記積層構造の側壁部分、前記表面層および前記電子供給層の他の部分の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成されていることを特徴とする。
この構成によれば、電子供給層上に絶縁膜が直接形成されている場合と比べて界面準位密度が低減され、電流コラプスの発生を抑制することができる。従って、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくいＧａＮ系半導体素子を実現できる。
請求項８に記載の発明に係るＧａＮ系半導体素子は、前記電子供給層と前記チャネル層との間に、前記電子供給層よりもバンドギャップエネルギーが小さく、前記チャネル層より不純物濃度の低いｐ型またはアンドープのGaN系化合物半導体材料からなるドリフト層を備えていることを特徴とする。
請求項９に記載の発明に係るＧａＮ系半導体素子は、前記表面層がｎ型またはアンドープのGaNであることを特徴とする。
請求項１０に記載の発明に係るＧａＮ系半導体素子は、前記表面層がAlxGa1-xNであり、前記電子供給層がAlyGa1-yN(ただし、x<y)であることを特徴とする。
この構成によれば、表面層として電子供給層よりもAl組成比が小さいＡｌＧａＮを用いることで、表面層と絶縁膜間の界面準位が低減され、電流コラプスを低減することができる。
請求項１１に記載の発明に係るＧａＮ系半導体素子は、前記電子供給層がAlｚGa1-ｚN（０≦ｚ＜１）であり、Al組成比ｚが表面側に行くにつれて小さくなり、前記電子供給層の最表面において前記ｎ型またはアンドープのGaNからなる表面層となることを特徴とする。
この構成によれば、電子供給層は、基板側ではドリフト層とヘテロ接合構造を構成して２次元電子ガス層を発生させ、表面側では表面層をかねることで絶縁膜との間の界面準位密度を低減することができる。
請求項１２に記載の発明に係るＧａＮ系半導体素子は、前記半導体層は、基板の上に形成されたp型のGaN系化合物半導体材料からなるチャネル層と、前記チャネル層上に形成され、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系化合物半導体材料からなる電子供給層とを備え、前記積層構造が前記電子供給層上のソースに相当する部分に形成され、前記絶縁膜である第１の絶縁膜が、前記積層構造及び前記電子供給層の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成され、
前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜が前記電子供給層表面上の前記ドレインに相当する部分に形成されていることを特徴とする。
この構成によれば、電子供給層上には電流コラプス低減効果のある第２の絶縁膜が形成されているため、界面準位が低減され、電流コラプスを低減することができる。
請求項１３に記載の発明に係るＧａＮ系半導体素子は、前記第１の絶縁膜は、前記第２の絶縁膜よりも絶縁破壊耐圧が大きい材料からなることを特徴とする。
この構成によれば、第１の絶縁膜として絶縁破壊耐圧が大きいＳｉＯ２やＡｌ２Ｏ３などの材料を用いることで、電流コラプス対策を行ったためにゲート耐圧が低減するといったトレードオフを回避することができる。
本発明によれば、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系半導体素子を実現することができる。
本発明によれば、ノーマリオフ型で、小さいオン抵抗を維持しながら閾値の制御を容易にしたＧａＮ系半導体素子を実現することができる。
上記特許文献１などに開示された従来のＧａＮ系半導体素子の場合、閾値が０V〜＋１V程度だったのに対し、従来と同様の耐圧とオン抵抗を維持しながら閾値を＋３〜５Vに向上できることが可能になった。このことにより、低オン抵抗かつノーマリオフ型のＧａＮ系半導体素子を実現することができる。そのため、高耐圧のインバータやコンバータなどへの応用が可能になる。以上のことより、高耐圧で、かつ高い信頼性をもつＧａＮ系半導体素子の実現が可能である。
第１実施形態に係る電界効果トランジスタを示す断面図。 （Ａ）乃至（Ｄ）は第１実施形態に係る電界効果トランジスタの作製手順を示す説明図。 （Ａ）乃至（Ｄ）は図２（Ａ）乃至（Ｄ）に続く作製手順を示す説明図。 第２実施形態に係る電界効果トランジスタを示す断面図。 第３実施形態に係る電界効果トランジスタを示す断面図。 第４実施形態に係る電界効果トランジスタを示す断面図。 第５実施形態に係る電界効果トランジスタを示す断面図。 第６実施形態に係る電界効果トランジスタを示す断面図。
次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。
（第１実施形態）
第１実施形態に係る電界効果トランジスタ（ＧａＮ系半導体素子）２０を、図１に基づいて説明する。
この電界効果トランジスタ２０においては、サファイア（０００１）基板１の上に、例えばＧａＮからなるバッファ層２と、アンドープＧａＮ層（チャネル層３）と、電子供給層（アンドープＡｌＧａＮ層）４とを順に積層して成る層構造（ヘテロ接合構造のエピタキシャル層）が形成されている。バッファ層２は、ＡｌＮとＧａＮの積層構造で構成してもよい。
チャネル層（アンドープＧａＮ層）３の表面には、電子供給層（アンドープＡｌＧａＮ層）４がヘテロ接合しているため、接合している部分の界面には二次元電子ガス層１０が形成される。そのため、二次元電子ガス層１０がキャリアとなってチャネル層３は導電性を示すようになる。つまり、ＡｌＧａＮ／ＧａＮヘテロ接合界面には、自発分極、および圧電効果（ピエゾ効果）によって、チャネル層（アンドープＧａＮ層）３側にマイナスの電荷（電子）が蓄積する。この蓄積電子はＡｌＧａＮ層にドーピングを行わなくても、ヘテロ接合界面の直下に高濃度の二次元電子ガスをＧａＮ層に形成し、チャンネルの抵抗、即ち電界効果トランジスタ２０のオン抵抗を小さくする効果がある。
このように、第１のＧａＮ系半導体材料（アンドープＧａＮ）からなるチャネル層（アンドープＧａＮ層）３と、第１のＧａＮ系半導体材料よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体材料（アンドープＡｌＧａＮ）からなる電子供給層（アンドープＡｌＧａＮ層）４とにより、ＧａＮ系半導体からなる導電性の半導体層が構成される。
電子供給層４上の一部（ソースに相当する部分）には、電子供給層４側から順にｎ型ＧａＮ層（ｎ型層）５、ｐ型（Ｉｎ）ＧａＮ層（ｐ型層）６およびｎ型ＧａＮ層（ｎ型層）７が積層されている。これらｎ型ＧａＮ層５、ｐ型（Ｉｎ）ＧａＮ層６およびｎ型ＧａＮ層７により、ｎｐｎ積層構造（第１のｎｐｎ積層構造）９が構成されている。このｎｐｎ積層構造９上に、ｎ型ＧａＮ層５と電気的に接続するソース電極Ｓが形成されている。電子供給層４のドレインに相当する部分には、この電子供給層４と電気的に接続するドレイン電極Ｄが形成されている。
電子供給層４のゲートに相当する部分には、エッチングによりチャネル層３に達する深さの開口部１１が形成されている。この開口部１１に絶縁膜８が形成されている。絶縁膜８は、少なくともｎｐｎ積層構造９の開口部側壁部分と、電子供給層４上の一部（半導体層上の一部）とに形成されている。本実施形態では、絶縁膜８は、ｎ型ＧａＮ層５表面のソース電極Ｓより開口部１１寄りの部分と、ｎｐｎ積層構造９の開口部側壁部分と、電子供給層４の開口部側壁部分と、電子供給層４表面のドレイン電極Ｄより開口部１１寄りの部分（半導体層上の他の部分）とを覆うように形成されている。
このような構成を有する電界効果トランジスタ２０では、ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６に反転層（反転分布層）Ｂが形成されてｎｐｎ積層構造９の開口部側壁部分にチャネルが形成されるようになっている。
また、この電界効果トランジスタ２０では、チャネル層（アンドープＧａＮ層）３のゲート電極Ｇ直下の領域はAlＧａＮ層が開口されヘテロ接合が形成されないため、この領域では二次元電子ガス層１０が形成されていない（途切れている）。ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、ゲート電極Ｇ直下のチャネル層（アンドープＧａＮ層）３に反転層（反転分布層）Ａが形成される。この反転層Ａが、ゲート電極Ｇとドレイン電極との間にある二次元電子ガス層１０、つまり、チャネル層３をドリフトするキャリア（電子）が分布する領域であるドリフト層１２と連結されるようになっている。このように、本実施形態では、ドリフト層１２は二次元電子ガス層１０である。
上記構成を有する電界効果トランジスタ２０は以下のようにして作製することが可能である。即ち、成長装置はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用い、基板はサファイア（000１）基板１を用いた。
（１）まず、サファイア（000１）基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板１を６００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１の表面に導入しＡｌＮから成るバッファ層２の成長を行った（図２（Ａ）参照）。バッファ層２の膜厚は５０ｎｍ程度である。
その後、アンモニアを１２リットル／ｍｉｎの流量を流しながら温度上昇させ、１０５０℃に保った後に、トリメチルガリウム（ＴＭＧ）を３００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバッファ層２の上に導入してＧａＮ層から成るチャネル層３の成長を行った（図２（Ａ）参照）。チャネル層３の膜厚は３０００ｎｍであった。
次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ3／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.25Ｇａ0.75Ｎ層４から成る電子供給層４の成長を行った（図２（Ａ）参照）。電子供給層４の膜厚は２０ｎｍである。
その後、同様に100nmのｎ型ＧａＮ層５、500nmのｐ型(In)ＧａＮ層６、100nmのｎ型ＧａＮ層７を順に積層し、図２（Ｂ）に示す層構造が完成する。ｎ型ＧａＮ層５の不純物濃度は１e1９cm-3であり、ｐ型(In)ＧａＮ層６の不純物濃度（Mg濃度）は5e19cm-3であり、ｎ型ＧａＮ層７の不純物濃度は１e1９cm-3である。
（２）次に、塩素ガスなどを用いて素子分離を行う。その後、ゲートおよびドレインを形成する領域を、塩素系ガスを用いてドライエッチングする。このドライエッチングは、２回に分けて行う。最初は、図２（Ｃ）に示すように、ｎ型ＧａＮ層７、ｐ型ＧａＮ層６およびｎ型ＧａＮ層５を、ソースを形成する領域を残して、電子供給層４に達する深さまでドライエッチングする。次に、図２（Ｄ）に示すように、電子供給層４のゲートに相当する部分を、チャネル層３に達する深さまでドライエッチングする。
その後、ゲート絶縁膜となる、薄層５０nmのＳｉＯ２絶縁膜（ＳｉＯ２／SiN）８を形成する（図３（Ａ）参照）。この後、全体の表面にＳｉＯ２膜１４を堆積させ、パターニングを行って、ゲート電極を形成すべき箇所のＳｉＯ２絶縁膜８をマスクして、ソース電極Ｓとドレイン電極Ｄを形成すべき箇所に開口部８ａ，１４ａと開口部８ｂ，１４ｂを開けて、ｎ−ＧａＮ層７の表面と、電子供給層４の表面とを表出させる（図３（Ｂ）参照）。
それらの表面に、Ti、AlとSiの合金膜、Ｗを順次蒸着してソース電極Ｓとドレイン電極Ｄを形成し、この後ＳｉＯ２膜１４を除去する（図３（Ｃ）参照）。この後、再び全体の表面にＳｉＯ２膜１５を堆積させ、パターニングを行って、ソース電極Ｓ、ドレイン電極Ｄの上を覆い、ゲートとなる部分に開口部１５ａを開けた（図３（Ｄ）参照）。そこに、Ti、Aｕを蒸着してゲート電極Ｇを形成した。この後、ＳｉＯ２膜１５を除去して図１に示す電界効果トランジスタ２０が作製できた。
次に、このようにして作製された電界効果トランジスタ２０の動作を説明する。
ゲート電極Ｇに順方向に閾値以上の電圧が印加されていないゲート開放時には、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂが形成されておらず、ｎｐｎ積層構造９の開口部側壁部分にチャネルが形成されていない。これと共に、ゲート電極Ｇ直下のチャネル層（アンドープＧａＮ層）３に反転層Ａが形成されていない。このため、ゲート開放時にはドレイン電流が流れない。
一方、ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂが形成されてｎｐｎ積層構造９の開口部側壁部分にチャネルが形成されると共に、ゲート電極Ｇ直下のチャネル層３に反転層Ａが形成される。ｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂが形成されることで、ｎｐｎ積層構造９の開口部側壁部分にチャネルが形成される。また、ゲート電極Ｇ直下のチャネル層３に反転層Ａが形成されることで、この反転層Ａが、ゲート電極Ｇとドレイン電極との間にある二次元電子ガス層１０、つまり、チャネル層３をドリフトするキャリア（電子）が分布する領域であるドリフト層１２と連結される。これにより、反転層Ａとドリフト層１２（二次元電子ガス層１０）とで、チャネル層３におけるチャネルが形成される。
これにより、ソース電極Ｓからｎｐｎ積層構造９のｎ型ＧａＮ層７に供給される電子は、図１の矢印で示すように、ｎｐｎ積層構造９の開口部側壁部分に形成されたチャネルを走行し、電子供給層４および反転層Ａを通り、ドリフト層１２（二次元電子ガス層１０）でドリストされてドレイン電極Ｄ側へ走行し、さらに、ドレイン電極Ｄの直下で電子供給層４を通ってドレイン電極Ｄへ入る。これにより、ドレイン電流が流れる。このようにして、ノーマリオフ型の電界効果トランジスタ２０の動作が得られる。
この電界効果トランジスタ２０の閾値電圧に関しては、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６の厚さを変えたり、その不純物濃度を変えたりすることで、その閾値電圧を制御することができる。具体的には、ｐ型（Ｉｎ）ＧａＮ層６の厚さを厚くする程、閾値電圧を高くすることができ、その不純物濃度を高くする程、閾値電圧を高くすることができる。また、ｎｐｎ積層構造９のｎ型ＧａＮ層５、ｐ型（Ｉｎ）ＧａＮ層６およびｎ型ＧａＮ層７の各不純物濃度のバランスを調整することで、電界効果トランジスタ２０の閾値電圧を制御することができる。
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
○ゲート電極Ｇに順方向に閾値以上の電圧が印加されていないゲート開放時には、上述したように反転層Ａと反転層Ｂが形成されず、ドレイン電流が流れない。一方、ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、上述したように反転層Ａと反転層Ｂが形成されることで、ドレイン電流が流れる。これにより、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
また、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６の厚さを変えたり、その不純物濃度を変えたり、或いは、ｎ型ＧａＮ層５、ｐ型（Ｉｎ）ＧａＮ層６およびｎ型ＧａＮ層７の各不純物濃度のバランスを調整することで、閾値電圧を容易に制御することができる。したがって、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
○ゲート電極Ｇとドレイン電極との間の領域に、チャネル層３をドリフトするキャリア（電子）が分布する領域であるドリフト層１２が二次元電子ガス層１０により形成されているので、ゲート電極Ｇとドレイン電極Ｄの間の電界集中が緩和され、耐圧が向上する。これにより、小さいオン抵抗と高耐圧の両立を図りながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
○チャネル層３の表面には高濃度の二次元電子ガス層１０が形成されるので、チャンネルの抵抗、即ち電界効果トランジスタ２０のオン抵抗を小さくする効果がある。これにより、小さいオン抵抗と高耐圧の両立を図りながら、閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
○ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、ｎｐｎ積層構造９のｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂが形成されてｎｐｎ積層構造９の開口部側壁部分にチャネルが形成されると共に、ゲート電極Ｇ直下のチャネル層３に反転層Ａが形成され、この反転層Ａがドリフト層１２と連結される。このような構成により、高耐圧でかつ低オン抵抗なノーマリオフ型の電界効果トランジスタ２０において、閾値を確実にプラスに引き上げ、実効的にノーマリオフになる電界効果トランジスタを実現することができる。
（第２実施形態）
図４は、第２実施形態に係る電界効果トランジスタ２０Ａを示している。
この電界効果トランジスタ２０Ａの特徴は、次の構成にある。
（１）上記第１実施形態に係る電界効果トランジスタ２０において、電子供給層４となるアンドープＡｌＧａＮ層に代えて、チャネル層４４となるｐ型ＩｎＧａＮ層をアンドープＧａＮ層３４上に形成している。
（２）チャネル層４４上のソースに相当する部分には、チャネル層（ｐ型ＩｎＧａＮ層）４４側から順にｐ型ＧａＮ層（ｐ型層）４５、ｎ型ＧａＮ層（ｎ型層）４６およびｐ型ＧａＮ層（ｐ型層）４７が積層されている。これらｐ型ＧａＮ層４５、ｎ型ＧａＮ層４６およびｐ型ＧａＮ層４７により、ｐｎｐ積層構造１９が構成されている。このｐｎｐ積層構造１９上に、ｐ型ＧａＮ層４７と電気的に接続するソース電極Ｓが形成されている。チャネル層４４のドレインに相当する部分には、このチャネル層４４と電気的に接続するドレイン電極Ｄが形成されている。
上記構成（１）により、チャネル層（ｐ型ＩｎＧａＮ層）４４の表面には、アンドープＧａＮ層３４がヘテロ接合しているため、接合している部分の界面には二次元ホールガス層１００が形成される。そのため、二次元ホールガス層１００がキャリアとなってチャネル層４４は導電性を示すようになる。
上記構成（２）により、ゲート電極Ｇに逆方向に閾値以上の電圧を印加すると、ｐｎｐ積層構造１９のｎ型ＧａＮ層４６に反転層（反転分布層）Ｂが形成されてｐｎｐ積層構造１９の開口部側壁部分にチャネルが形成されるようになっている。
また、アンドープＧａＮ層３４のゲート電極Ｇ直下の領域は絶縁膜８と界面をなしているので、ゲート電極Ｇに逆方向に閾値以上の電圧を印加すると、ゲート電極Ｇ直下のアンドープＧａＮ層３４に反転層（反転分布層）Ａが形成される。この反転層Ａが、ゲート電極Ｇとドレイン電極との間にある二次元ホールガス層１００、つまり、チャネル層４４となるｐ型ＩｎＧａＮ層をドリフトするキャリア（ホール）が分布する領域であるドリフト層１２０と連結されるようになっている。このように、本実施形態では、ドリフト層１２０は二次元ホールガス層１００である。
以上のように構成された第２実施形態によれば、以下の作用効果を奏する。
○ゲート電極Ｇに逆方向に閾値以上の電圧が印加されていないゲート開放時には、反転層Ａと反転層Ｂが形成されず、ドレイン電流が流れない。一方、ゲート電極Ｇに逆方向に閾値以上の電圧を印加すると、ｐｎｐ積層構造１９のｎ型ＧａＮ層４６に反転層Ｂが形成されると共に、ゲート電極Ｇ直下のアンドープＧａＮ層３４に反転層Ａが形成される。これにより、ドレイン電極Ｄから供給されるホールは、図４の矢印で示す経路でソース電極Ｓ側へ移動し、ドレイン電流が流れる。これにより、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
また、ｐｎｐ積層構造１９のｎ型ＧａＮ層４６の厚さを変えたり、その不純物濃度を変えたり、或いは、ｐ型ＧａＮ層４５、ｎ型ＧａＮ層４６およびｐ型ＧａＮ層４７の各不純物濃度のバランスを調整することで、閾値電圧を容易に制御することができる。したがって、小さいオン抵抗を維持しながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
○ゲート電極Ｇとドレイン電極との間の領域に、チャネル層４４となるｐ型ＩｎＧａＮ層をドリフトするキャリア（ホール）が分布する領域であるドリフト層１２０が二次元ホールガス層１００により形成されているので、ゲート電極Ｇとドレイン電極Ｄの間の電界集中が緩和され、耐圧が向上する。これにより、小さいオン抵抗と高耐圧の両立を図りながら閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
（第３実施形態）
図５は、第３実施形態に係る電界効果トランジスタ２０Ｂを示している。
この電界効果トランジスタ２０Ｂの特徴は、次の構成にある。
上記第１実施形態に係る電界効果トランジスタ２０において、電子供給層４上のドレインに相当する部分にも、電子供給層４から順にｎ型ＧａＮ層５、ｐ型（Ｉｎ）ＧａＮ層６およびｎ型ＧａＮ層７が積層されている。これらｎ型ＧａＮ層５、ｐ型（Ｉｎ）ＧａＮ層６およびｎ型ＧａＮ層７により、第２のｎｐｎ積層構造２９が構成されている。この第２のｎｐｎ積層構造２９上に、ｎ型ＧａＮ層７と電気的に接続するソース電極Ｓが形成されている。なお、この電界効果トランジスタ２０Ｂでは、ソース電極Ｓとゲート電極Ｇの一端部との間隔Ｘを、ドレイン電極Ｄとゲート電極Ｇの他端部との間隔Ｙより小さくしている。
ゲート電極Ｇに順方向に閾値以上の電圧を印加すると、ｎｐｎ積層構造９，２９の各ｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂ１，Ｂ２が形成されてｎｐｎ積層構造９，２９の各開口部側壁部分にチャネルが形成されると共に、ゲート電極Ｇ直下のチャネル層３に反転層Ａが形成される。ｎｐｎ積層構造９，２９の各ｐ型（Ｉｎ）ＧａＮ層６に反転層Ｂ１，Ｂ２が形成されることで、ｎｐｎ積層構造９，２９の各開口部側壁部分にチャネルが形成される。これらのチャネルがゲート電極Ｇ直下のチャネル層３に形成される反転層Ａと連結される。
これにより、ソース電極Ｓから供給される電子は、図５の矢印で示すように、ｎｐｎ積層構造９の開口部側壁部分に形成されたチャネルを走行し、電子供給層４および反転層Ａを通り、さらに、電子供給層４を通った後、ｎｐｎ積層構造２９の開口部側壁部分に形成されたチャネルを走行してドレイン電極Ｄへ入る。これにより、ドレイン電流が流れる。このようにして、ノーマリオフ型の電界効果トランジスタの動作が得られる。
（第４実施形態）
図６は、第４実施形態に係る電界効果トランジスタ２０Ｃを示している。
この電界効果トランジスタ２０Ｃの特徴は、次の構成にある。
（１）図１に示す上記第１実施形態に係る電界効果トランジスタ２０において、上記半導体層は、サファイア（０００１）基板１の上に形成されたp型のGaN系化合物半導体材料からなるチャネル層３と、チャネル層３に形成され、チャネル層３よりもバンドギャップエネルギーが大きいGaN系化合物半導体材料からなる電子供給層４とを備える。
（２）ｎｐｎ積層構造９が電子供給層４上のソースに相当する部分に形成され、電子供給層４上のドレインに相当する部分に電子供給層４よりバンドギャップエネルギーが小さいGaN系化合物半導体材料からなる表面層５０が形成されている。
（３）絶縁膜８が、ｎｐｎ積層構造９、表面層５０および電子供給層４の一部を除去して表出させたチャネル層３の表面を底面とするリセス部としての開口部１１の内表面上および表面層５０上に形成されている。
その他の構成は、上記第１実施形態に係る電界効果トランジスタ２０と同様である。
第４実施形態に係る電界効果トランジスタ２０Ｃによれば、上記第１実施形態の奏する作用効果に加えて、以下の作用効果を奏する。
電子供給層４上に、電子供給層４のGaN系半導体材料よりバンドギャップエネルギーが小さいGaN系化合物半導体材料からなる表面層５０が形成され、この表面層５０上に絶縁膜８が形成されている。このため、電子供給層４上に絶縁膜が直接形成されている場合と比べて界面準位密度が低減され、電流コラプスの発生を抑制することができる。従って、耐圧が高く、オン抵抗が低く、電流コラプスによる特性変動の影響を受けにくい電界効果トランジスタを実現できる。
（第５実施形態）
図７は、第５実施形態に係る電界効果トランジスタ２０Ｄを示している。
この電界効果トランジスタ２０Ｄの特徴は、次の構成にある。
（１）図１に示す上記第１実施形態に係る電界効果トランジスタ２０において、上記電子供給層４に代えて電子供給層４Ａを用いている。この電子供給層４Ａは、AlｚGa1-ｚN（０≦ｚ＜１）であり、Al組成比ｚが表面側に行くにつれて小さくなり、電子供給層４Ａの最表面においてｎ型またはアンドープのGaNからなる表面層５０Ａとなる。つまり、電子供給層４Ａが基板１側から徐々にＡｌ組成比が小さくなるＡｌＧａＮからなっており、電子供給層４Ａの表面側は表面層５０Ａを兼ねている。
電子供給層４ＡのＡｌの組成比は、基板１側では、１５〜２５％であり、表面側では、０〜１５％であることが好ましい。このような電子供給層４Ａは、成長時の原料ガスの流量を調整する、具体的には、経時的にＴＭＡの流量を減少させることで得ることができる。その他の構成は、上記第１実施形態に係る電界効果トランジスタ２０と同様である。
このような構成とすることで、電子供給層４０６は、基板４０６側ではドリフト層とヘテロ接合構造を構成して２次元電子ガス層を発生させ、表面側では表面層をかねることで絶縁膜（ゲート絶縁膜４１１）との間の界面準位密度を低減することができる。
（第６実施形態）
図８は、第６実施形態に係る電界効果トランジスタ２０Ｅを示している。
この電界効果トランジスタ２０Ｅの特徴は、次の構成にある。
（１）図１に示す上記第１実施形態に係る電界効果トランジスタ２０において、上記半導体層は、サファイア（０００１）基板１の上に形成されたp型のGaN系化合物半導体材料からなるチャネル層３と、チャネル層３に形成され、チャネル層３よりもバンドギャップエネルギーが大きいGaN系化合物半導体材料からなる電子供給層４とを備える。
（２）絶縁膜８に代えて、第１の絶縁膜８Ａが、ｎｐｎ積層構造及９及び電子供給層４の一部を除去して表出させたチャネル層３の表面を底面とするリセス部である開口部１１の内表面上に形成されている。
（３）第１の絶縁膜８Ａとは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜６０が電子供給層４表面上のドレインに相当する部分に形成されている。
（４）第１の絶縁膜８Ａは、第２の絶縁膜６０よりも絶縁破壊耐圧が大きい材料からなる。
この構成によれば、電子供給層４表面上のドレインに相当する部分に電流コラプス低減効果のある第２の絶縁膜６０が形成されているため、界面準位が低減され、電流コラプスを低減することができる。
また、第１の絶縁膜８Ａとして絶縁破壊耐圧が大きいＳｉＯ２やＡｌ２Ｏ３などの材料を用いることで、電流コラプス対策を行ったためにゲート耐圧が低減するといったトレードオフを回避することができる。
なお、この発明は以下のように変更して具体化することもできる。
・上記各実施形態では、導電性のＧａＮ系半導体層として、アンドープＧａＮ層（チャネル層３）とアンドープＡｌＧａＮ層（電子供給層４）をヘテロ接合させたものを用い、ヘテロ接合界面の直下に２次元電子ガス１０を発生させて、チャネル層３が導電性を示すようにしていた。しかしながら、チャネル層は、アンドープＧａＮ層（チャネル層３）とアンドープＡｌＧａＮ層（電子供給層４）のヘテロ接合構造に限らず、導電性を示すＧａＮ系半導体層であれば何でも良い。例えば、チャネル層３をｐ型のＧａＮ系化合物半導体材料で構成したものであってもよい。
例えば、上記各実施形態において、バッファ層２の上に、Ｍｇをドープしたｐ型の導電性を示すＧａＮ系半導体層を形成し、このＧａＮ系半導体層をチャネル層に用いても良い。なお、Ｍｇに代えてＢｅ、Ｃ，Ｚｎを用いても良い。この場合、ｐ型の導電性を示すＧａＮ系半導体層上に絶縁膜８が形成されるように構成する。これと共に、ｐ型の導電性を示すＧａＮ系半導体層におけるゲート電極Ｇとドレイン電極Ｄの間の領域に、ドリフト層としてｎ型のＧａＮ層を形成する。
このような構成により、ゲート電極Ｇとドレイン電極との間の領域に、ドリフト層としてｎ型のＧａＮ層を形成しているので、ゲート電極Ｇとドレイン電極Ｄの間の電界集中が緩和され、耐圧が向上する。したがって、上記第１実施形態と同様に、小さいオン抵抗と高耐圧の両立を図りながら、閾値を確実にプラスに引き上げ、実効的にノーマリオフになるＧａＮ系電界効果トランジスタが得られる。
・上記各実施形態において、サファイア基板に限らず、SiC基板、Ｓｉ基板、GaN基板、MｇO基板、ZnO基板、ダイヤモンド基板、SOI基板上の素子などを用いることも可能である。
・上記各実施形態では、基板上に電界効果トランジスタが作製されていたが、基板をエッチングなどにより除去した電界効果トランジスタ、つまり、基板の無い電界効果トランジスタにも本発明は適用可能である。
・上記各実施形態において、チャネル層３、ｎ型ＧａＮ層、ｐ型ＧａＮ層を構成する半導体材料は、単結晶のＧａＮに限らず、ＧａＮ系化合物半導体を用いることができる。また、ｐ型ＧａＮ層６を構成する半導体材料は、ＧａＮに限らず、ＩｎＧａＮなどのＧａＮ系化合物半導体を用いることができる。さらに、電子供給層４は、ＡｌＧａＮに限らず、他のＧａＮ系化合物半導体、例えばInAlN、BAlGaN等を用いることができる。
・上記各実施形態における絶縁膜８の材料はＳｉＯ２に限られるものでなく、絶縁性があり、この絶縁膜８と界面をなす各半導体層と密着性があれば何でも良い。例えば、絶縁膜８の材料として、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２などを用いることができる。また、絶縁膜８は，ＳｉＯ２絶縁膜などの単層に限らず、ＳｉＯ２/ＳｉＮなどの複数層で構成しても良い。
・上記各実施形態では、MOS構造についての例を示したが、ＧａＮを用いたHEMT構造やＤｉｏｄｅ、Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒなどへの適用も可能であることはいうまでも無い。
・図６に示す上記第４実施形態に係る電界効果トランジスタ２０Ｃおいて、GaN系化合物半導体材料からなる表面層５０をＡｌＧａＮからなる層とし、この表面層５０のＡｌ組成比をＡｌＧａＮからなる電子供給層４のＡｌ組成比よりも小さくした構成の電界効果トランジスタにも本発明は適用可能である。つまり、この電界効果トランジスタでは、表面層がAlxGa1-xNであり、電子供給層がAlyGa1-yN(ただし、x<y)である。このような表面層３を得るためには、ドリフト層１２上にＡｌ組成が２５％のＡｌＧａＮからなる電子供給層４をエピタキシャル成長させ、さらに、電子供給層４上にＡｌ組成が５％のＡｌＧａＮからなる表面層をエピタキシャル成長させる。
このように、表面層として電子供給層よりもAl組成比が小さいＡｌＧａＮを用いることで、表面層と絶縁膜（ゲート絶縁膜）８間の界面準位が低減され、電流コラプスを低減することができる。表面層として用いるＡｌＧａＮのＡｌ組成比は、０％より大きく、１５％以下が好ましい。
Ａ，Ｂ，Ｂ１，Ｂ２…反転層
Ｓ…ソース電極
Ｄ…ドレイン電極
Ｇ…ゲート電極
１…サファイア（０００１）基板
２…バッファ層
３…チャネル層（アンドープＧａＮ層）
４…電子供給層（ＡｌＧａＮ層）
５…ｎ型ＧａＮ層（ｎ型層）
６…ｐ型（Ｉｎ）ＧａＮ層（ｐ型層）
７…ｎ型ＧａＮ層（ｎ型層）
８…絶縁膜
８Ａ…第１の絶縁膜
９…ｎｐｎ積層構造（第１のｎｐｎ積層構造）
１０…二次元電子ガス層
１１…開口部（リセス部）
１２，１２０…ドリフト層
１９…ｐｎｐ積層構造
２０，２０Ａ，２０Ｂ…電界効果トランジスタ（ＧａＮ系半導体素子）
２９…第２のｎｐｎ積層構造
４４…チャネル層（ｐ型ＩｎＧａＮ層）
４５…ｐ型ＧａＮ層（ｐ型層）
４６…ｎ型ＧａＮ層（ｎ型層）
４７…ｐ型ＧａＮ層（ｐ型層）
５０，５０Ａ…表面層
６０…第２の絶縁膜
１００…二次元ホールガス層

Claims (11)

  1. ＧａＮ系半導体からなる導電性の半導体層と、
    前記半導体層上の一部に積層された、ＧａＮ系半導体からなる第１のｎｐｎ積層構造と、
    前記ｎｐｎ積層構造上に形成されたソース電極と、
    前記半導体層上に形成されたドレイン電極と、
    少なくとも前記ｎｐｎ積層構造の側壁部分、および前記半導体層上の他の部分に形成された絶縁膜と、
    前記絶縁膜上に形成されたゲート電極と、
    を備えるＧａＮ系半導体素子であって、
    前記半導体層は、第１のＧａＮ系半導体からなるチャネル層と、該チャネル層上に形成され、前記第１のＧａＮ系半導体よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体からなる電子供給層とを有するヘテロ接合構造であり、
    前記ゲート電極は、前記チャネル層および前記ｎｐｎ積層構造上に形成され、かつ前記チャネル層および前記ｎｐｎ積層構造に反転層を形成するものであり、
    前記電子供給層は、前記他の部分の一部に前記チャネル層に達する深さの開口部を備え、該開口部に前記絶縁膜を介して前記ゲート電極が形成されていることを特徴とするＧａＮ系半導体素子。
  2. 前記半導体層はｐ型またはアンドープのＧａＮ系半導体からなるチャネル層と、前記チャネル層上に形成されたｎ型のＧａＮ系半導体からなるドリフト層とを備えることを特徴とする請求項１に記載のＧａＮ系半導体素子。
  3. ＧａＮ系半導体からなる導電性の半導体層と、
    前記半導体層上の一部に積層された、ＧａＮ系半導体からなる第1のｎｐｎ積層構造と、
    前記ｎｐｎ積層構造上に形成されたソース電極と、
    前記半導体層上に形成されたドレイン電極と、
    少なくとも前記ｎｐｎ積層構造の側壁部分、および前記半導体層上の他の部分に形成された絶縁膜と、
    前記絶縁膜上に形成されたゲート電極と、
    を備えるＧａＮ系半導体素子であって、
    前記半導体層は、第１のＧａＮ系半導体からなるチャネル層と、該チャネル層上に形成され、前記第１のＧａＮ系半導体よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体からなる電子供給層とを有するヘテロ接合構造であり、
    前記ゲート電極は、前記チャネル層および前記ｎｐｎ積層構造上に形成され、かつ前記チャネル層および前記ｎｐｎ積層構造に反転層を形成するものであり、
    前記半導体層上のドレインに相当する部分に、該半導体層側から順にｎ型層，ｐ型層およびｎ型層が積層された第２のｎｐｎ積層構造、及び該第２のｎｐｎ積層構造上に前記ドレイン電極を備え、
    前記第1のｎｐｎ積層構造の側壁部分と、前記半導体層上のゲートに相当する部分と、前記第２のｎｐｎ積層構造の側壁部分とを覆う前記絶縁膜を備えていることを特徴とするＧａＮ系半導体素子。
  4. 前記電子供給層上であって、ドレインに相当する部分に前記電子供給層よりバンドギャップエネルギーが小さいGaN系化合物半導体からなる表面層が形成され、
    前記絶縁膜が、前記積層構造の側壁部分、前記表面層および前記電子供給層の他の部分の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成されていることを特徴とする請求項１に記載のＧａＮ系半導体素子。
  5. 前記電子供給層と前記チャネル層との間に、前記電子供給層よりもバンドギャップエネルギーが小さく、前記チャネル層より不純物濃度の低いｐ型またはアンドープのGaN系化合物半導体材料からなるドリフト層を備えていることを特徴とする請求項４に記載のＧａＮ系半導体素子。
  6. 前記表面層がｎ型またはアンドープのGaNであることを特徴とする請求項４または５に記載のＧａＮ系半導体素子。
  7. 前記表面層がAlxGa1-xNであり、前記電子供給層がAlyGa1-yN(ただし、x<y)であることを特徴とする請求項４乃至６のいずれか１項に記載のＧａＮ系半導体素子。
  8. 前記電子供給層がAlzGa1-zN（０≦ｚ＜１）であり、Al組成比ｚが表面側に行くにつれて小さくなり、前記電子供給層の最表面においてｎ型またはアンドープのGaNからなる表面層となることを特徴とする請求項５に記載のＧａＮ系半導体素子。
  9. ＧａＮ系半導体からなる導電性の半導体層と、
    前記半導体層上の一部に積層された、ＧａＮ系半導体からなる第1のｎｐｎ積層構造と、
    前記ｎｐｎ積層構造上に形成されたソース電極と、
    前記半導体層上に形成されたドレイン電極と、
    少なくとも前記ｎｐｎ積層構造の側壁部分、および前記半導体層上の他の部分に形成された絶縁膜と、
    前記絶縁膜上に形成されたゲート電極と、
    を備えるＧａＮ系半導体素子であって、
    前記半導体層は、第１のＧａＮ系半導体からなるチャネル層と、該チャネル層上に形成され、前記第１のＧａＮ系半導体よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体からなる電子供給層とを有するヘテロ接合構造であり、
    前記ゲート電極は、前記チャネル層および前記ｎｐｎ積層構造上に形成され、かつ前記チャネル層および前記ｎｐｎ積層構造に反転層を形成するものであり、
    前記チャネル層は、基板の上に形成されたp型のGaN系化合物半導体材料からなり、
    前記積層構造が前記電子供給層上のソースに相当する部分に形成され、
    前記絶縁膜である第１の絶縁膜が、前記積層構造及び前記電子供給層の一部を除去して表出させた前記チャネル層の表面を底面とするリセス部の内表面上に形成され、
    前記第１の絶縁膜とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜が前記電子供給層表面上の前記ドレインに相当する部分に形成されていることを特徴とするＧａＮ系半導体素子。
  10. 前記第１の絶縁膜は、前記第２の絶縁膜よりも絶縁破壊耐圧が大きい材料からなることを特徴とする請求項９に記載のＧａＮ系半導体素子。
  11. ＧａＮ系半導体からなる導電性の半導体層と、
    前記半導体層上の一部に積層された、ＧａＮ系半導体からなるｐｎｐ積層構造と、
    前記ｐｎｐ積層構造上に形成されたソース電極と、
    前記半導体層上に形成されたドレイン電極と、
    少なくとも前記ｐｎｐ積層構造の側壁と、前記半導体層上のゲートに相当する部分とを覆うように形成された絶縁膜と、
    前記半導体層上に前記絶縁膜を介して形成されたゲート電極と、を備えるＧａＮ系半導体素子であって、
    前記半導体層は、第１のＧａＮ系半導体からなるチャネル層と、該チャネル層下に形成され、前記第１のＧａＮ系半導体よりも大きいバンドギャップエネルギーを持つ第２のＧａＮ系半導体からなるキャリア供給層とを有するヘテロ接合構造であり、
    前記ゲート電極は、前記キャリア供給層および前記ｐｎｐ積層構造上に形成され、かつ前記キャリア供給層および前記ｐｎｐ積層構造に反転層を形成するものであり、
    前記チャネル層は、前記他の部分の一部に前記キャリア供給層に達する深さの開口部を備え、該開口部に前記絶縁膜を介して前記ゲート電極が形成されていることを特徴とするＧａＮ系半導体素子。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010016564A1 (ja) * 2008-08-07 2012-01-26 日本電気株式会社 半導体装置
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
JP5566670B2 (ja) * 2008-12-16 2014-08-06 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
KR101821642B1 (ko) * 2010-06-24 2018-01-24 더 유니버시티 오브 셰필드 반도체 소자
JP5655413B2 (ja) * 2010-07-29 2015-01-21 住友電気工業株式会社 半導体装置
JP5747245B2 (ja) * 2010-10-14 2015-07-08 国立研究開発法人物質・材料研究機構 電界効果トランジスタ及びその製造方法
WO2012160757A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 ショットキーダイオード
JP5765147B2 (ja) * 2011-09-01 2015-08-19 富士通株式会社 半導体装置
US8716716B2 (en) * 2011-12-22 2014-05-06 Avogy, Inc. Method and system for junction termination in GaN materials using conductivity modulation
US9484418B2 (en) 2012-11-19 2016-11-01 Delta Electronics, Inc. Semiconductor device
TWI496285B (zh) * 2012-12-07 2015-08-11 Richtek Technology Corp 高電子遷移率電晶體及其製造方法
KR102071019B1 (ko) * 2013-05-10 2020-01-29 서울반도체 주식회사 노멀리 오프 타입 트랜지스터 및 그 제조방법
KR101480068B1 (ko) * 2013-10-18 2015-01-09 경북대학교 산학협력단 질화물 반도체 소자 및 그 제조방법
JP6229501B2 (ja) * 2014-01-08 2017-11-15 富士通株式会社 半導体装置
US10090406B2 (en) * 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP6361800B2 (ja) * 2017-07-18 2018-07-25 富士通株式会社 半導体装置
JP7047615B2 (ja) 2018-06-13 2022-04-05 住友電工デバイス・イノベーション株式会社 半導体デバイスの製造方法
FR3083647B1 (fr) 2018-07-03 2021-11-19 Commissariat Energie Atomique Transistor a heterojonction de type normalement ouvert a resistance de passage reduite
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
DE102019212645A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum herstellen desselben
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
CN113644128A (zh) * 2021-06-29 2021-11-12 西安电子科技大学 一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208760A (ja) * 1999-01-13 2000-07-28 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP4865189B2 (ja) 2002-02-21 2012-02-01 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP2008053448A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2009044035A (ja) * 2007-08-10 2009-02-26 Sanken Electric Co Ltd 電界効果半導体装置

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