JP2015204304A - スイッチング素子 - Google Patents

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Abstract

【課題】 ゲート漏れ電流が小さく、かつ、ゲート閾値が低いスイッチング素子を提供する。【解決手段】 第１半導体層と、第１導電型であり、前記第１半導体層上に配置されており、前記第１半導体層に対してヘテロ接合している第２半導体層と、第２導電型であり、前記第２半導体層上に配置されている第３半導体層と、第２導電型であり、前記第３半導体層上に配置されており、前記第３半導体層に対してヘテロ接合している第４半導体層と、前記第４半導体層に対して電気的に接続されているゲート電極を備えるスイッチング素子。【選択図】図１

Description

本明細書が開示する技術は、スイッチング素子に関する。
特許文献１には、第１の窒化物層と、第１の窒化物層に対してヘテロ接合する第２の窒化物層と、第２の窒化物層に接するｐ型窒化物層と、ｐ型窒化物層に接するｎ型窒化物層と、ｎ型窒化物層に接続されているゲート電極を有するＨＥＭＴが開示されている。このＨＥＭＴは、第１の窒化物層と第２の窒化物層の界面に形成される２ＤＥＧチャネルを電流経路として用いる。ゲート電圧が低いと、ｐ型窒化物層から伸びる空乏層によって前記界面の一部が空乏化されるため、空乏化された領域に２ＤＥＧチャネルが形成されない。このため、ＨＥＭＴはオフしている。ゲート電圧が上昇すると、前記界面の空乏層が消失するため、前記界面全体に２ＤＥＧチャネルが形成される。このため、ＨＥＭＴはオンする。すなわち、このＨＥＭＴは、ノーマリオフ型である。また、特許文献１のＨＥＭＴでは、ゲート電極とｐ型窒化物層の間に、ｎ型窒化物層が配置されている。ゲート電圧が上昇すると、ｎ型窒化物層とｐ型窒化物層の間のｐｎ接合に逆電圧が印加される。これによって、ゲート漏れ電流（すなわち、ゲート電極から第１及び第２の窒化物層に流れる電流）が抑制される。
特開２０１３−０８０８９４号公報
特許文献１のＨＥＭＴでは、ゲート電極とｐ型窒化物層の間にｎ型窒化物層が配置されているため、ゲート電圧が上昇したときにｎ型窒化物層とｐ型窒化物層の間に電位差が生じる。このため、ゲート電圧が上昇したときに、ｎ型窒化物層の電位がゲート電極と略同電位まで上昇する一方で、ｐ型窒化物層の電位がそれほど上昇しない。このようにｐ型窒化物層の電位が上昇し難いと、ゲート電圧を比較的高い値まで上昇させないと、ｐ型窒化物層から伸びる空乏層が消失せず、ＨＥＭＴがオンしない。このように、特許文献１のＨＥＭＴは、ゲート閾値が高いという問題があった。したがって、本明細書では、ゲート漏れ電流が小さく、かつ、ゲート閾値が低いスイッチング素子を提供する。
本明細書が開示するスイッチング素子は、第１半導体層と、第１導電型であり、前記第１半導体層上に配置されており、前記第１半導体層に対してヘテロ接合している第２半導体層と、第２導電型であり、前記第２半導体層上に配置されている第３半導体層と、第２導電型であり、前記第３半導体層上に配置されており、前記第３半導体層に対してヘテロ接合している第４半導体層と、前記第４半導体層に対して電気的に接続されているゲート電極を備える。なお、本明細書において、第１導電型はｎ型とｐ型のいずれか一方を意味し、第２導電型は第１導電型とは異なる導電型を意味する。
このスイッチング素子では、第１半導体層と第２半導体層の界面のキャリアガス（すなわち、２ＤＥＧまたは２ＤＨＧ）を電流経路として用いる。ゲート電圧が低い状態では、第３半導体層から伸びる空乏層によって前記界面が空乏化され、スイッチング素子はオフしている。ゲート電圧が上昇すると、前記界面の空乏層が消失するため、スイッチング素子はオンする。また、このスイッチング素子では、ゲート電極と第３半導体層の間に、第３半導体層と同じ第２導電型であり、第３半導体層に対してヘテロ接合している第４半導体層が形成されている。第３半導体層と第４半導体層の界面のヘテロ接合部には障壁が形成される。このため、ゲート電圧を印加したときに、ヘテロ接合部の障壁によって第４半導体層から第３半導体層に電流が流れることが抑制される。すなわち、ゲート漏れ電流が抑制される。他方、第３半導体層と第４半導体層が同じ第２導電型であるため、ゲート電圧が上昇したときに、第３半導体層と第４半導体層の間に電位差はほとんど生じない。このため、このスイッチング素子は、ゲート閾値が低い。
実施例１のＨＥＭＴ１０の縦断面図。 図１のＡ−Ａ線におけるバンドギャップ図。 実施例１のＨＥＭＴ１０と従来のＨＥＭＴの特性を比較するグラフ。 比較例のＨＥＭＴの縦断面図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例１のＨＥＭＴ１０の製造工程の説明図。 実施例２のＨＥＭＴの縦断面図。
最初に、以下に説明する実施例の特徴について列記する。
（特徴１）第３半導体層の第２導電型不純物濃度が、第４半導体層の第２導電型不純物濃度よりも高い。
（特徴２）第１半導体層、第２半導体層、第３半導体層及び第４半導体層が、窒化物半導体層である。
（特徴３）第１半導体層が、ＧａＮ層であり、第２半導体層が、ｎ型のＡｌＧａＮ層であり、第３半導体層が、ｐ型のＧａＮ層であり、第４半導体層が、ＡｌｘＧａ１−ｘＮ層であり、０＜ｘ＜０．２である。なお、上記の各化合物において、サフィックスを付していない元素については、任意の比率を採用することができる。
（特徴４）若しくは、第１半導体層が、ＧａＮ層であり、第２半導体層が、ｎ型またはアンドープのＡｌＧａＮ層であり、第３半導体層が、ｐ型のＧａＮ層であり、第４半導体層が、ＩｎｙＡｌｘＧａ１−ｘ―ｙＮ層であり、かつ、第３半導体層よりもバンドギャップが大きい層であってもよい。
（特徴５）ゲート電極は、直接、または、第２導電型の半導体層を介して、第４半導体層に接続されている。
図１に示す実施例のＨＥＭＴ１０は、基板１２、バッファ層１４、電子走行層１６、電子供給層１８、絶縁膜２０、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４、ｐ型ＧａＮ層２６、ゲート電極２８、ソース電極３０及びドレイン電極３２を有している。
基板１２は、シリコンにより構成されている。但し、基板１２は、表面に化合物半導体層を結晶成長させることが可能な別の材料（例えば、サファイア、ＳｉＣ、ＧａＮ等）により構成されていてもよい。
バッファ層１４は、ＧａＮ（またはＡｌＧａＮ等）により構成されている。但し、バッファ層１４は、ＡｌＮ等の別の材料により構成されていてもよい。バッファ層１４は、基板１２上に形成されている。
電子走行層１６は、ｉ型（すなわち、アンドープ型）のＧａＮにより構成されている。電子走行層１６は、バッファ層１４上に形成されている。
電子供給層１８は、ｎ型のＡｌｙＧａ１−ｙＮにより構成されている（０．１８＜ｙ＜０．２０）。電子供給層１８におけるｎ型不純物濃度は極めて低い。電子供給層１８は、電子走行層１６上に形成されている。電子供給層１８と電子走行層１６の界面１８ａは、ヘテロ接合界面となっている。ヘテロ接合界面１８ａには、２ＤＥＧ（２次元電子ガス）が形成されている。
ｐ型ＧａＮ層２２は、ｐ型のＧａＮにより構成されている。ｐ型ＧａＮ層２２には、ｐ型不純物としてＭｇが含まれている。ｐ型ＧａＮ層２２は、電子供給層１８上に形成されている。ｐ型ＧａＮ層２２は、電子供給層１８の表面の一部に接している。
ｐ型ＡｌＧａＮ層２４は、ｐ型のＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．２）により構成されている。ｐ型ＡｌＧａＮ層２４には、ｐ型不純物としてＭｇが含まれている。ｐ型ＡｌＧａＮ層２４のｐ型不純物（すなわち、Ｍｇ）の濃度は、ｐ型ＧａＮ層２２のｐ型不純物（すなわち、Ｍｇ）の濃度よりも低い。ｐ型ＡｌＧａＮ層２４は、ｐ型ＧａＮ層２２上に形成されている。ｐ型ＡｌＧａＮ層２４とｐ型ＧａＮ層２２の界面２４ａは、ヘテロ接合界面となっている。
ｐ型ＧａＮ層２６は、ｐ型のＧａＮにより構成されている。ｐ型ＧａＮ層２６には、ｐ型不純物としてＭｇが含まれている。ｐ型ＧａＮ層２６のｐ型不純物（すなわち、Ｍｇ）の濃度は、ｐ型ＧａＮ層２２のｐ型不純物（すなわち、Ｍｇ）の濃度よりも高い。ｐ型ＧａＮ層２６は、ｐ型ＡｌＧａＮ層２４上に形成されている。
ゲート電極２８は、ｐ型ＧａＮ層２６上に形成されている。ｐ型ＧａＮ層２６のｐ型不純物の濃度が高いので、ゲート電極２８はｐ型ＧａＮ層２６に対してオーミック接続されている。
ソース電極３０とドレイン電極３２は、電子供給層１８上に形成されている。電子供給層１８の表面を平面視したときに、ソース電極３０とドレイン電極３２の間に、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４、ｐ型ＧａＮ層２６及びゲート電極２８が配置されている。
絶縁膜２０は、電子供給層１８の表面と、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４及びｐ型ＧａＮ層２６の側面を覆っている。
ＨＥＭＴ１０の動作について説明する。ＨＥＭＴ１０を動作させる際には、ドレイン電極３２とソース電極３０の間に、ドレイン電極３２がプラスとなる電圧が印加される。上述したように、ヘテロ接合界面１８ａには、２ＤＥＧが形成されている。但し、ゲート電極２８に印加されるゲート電圧が、閾値未満である場合には、ｐ型ＧａＮ層２２から電子供給層１８及び電子走行層１６内に空乏層が広がっている。この場合、ｐ型ＧａＮ層２２の直下のヘテロ接合界面１８ａに空乏層が到達しており、ｐ型ＧａＮ層２２の直下では２ＤＥＧが形成されていない。したがって、ゲート電圧が閾値未満である場合には、ドレイン電極３２とソース電極３０の間に電流は流れない。ゲート電圧を閾値以上に上昇させると、ｐ型ＧａＮ層２２の電位が上昇する。すると、空乏層がｐ型ＧａＮ層２２側に後退し、電子供給層１８及び電子走行層１６内の空乏層が略消失する。すると、ｐ型ＧａＮ層２２の直下のヘテロ接合界面１８ａにも２ＤＥＧが発生する。すなわち、ヘテロ接合界面１８ａの略全体に２ＤＥＧが発生する。したがって、２ＤＥＧ内をソース電極３０からドレイン電極３２に向かって電子が走行する。すなわち、ＨＥＭＴ１０がオンする。
ゲート電圧を印加する際には、ゲート電極２８から電子供給層１８に向かって微小電流（ゲート漏れ電流）が流れる。ＨＥＭＴ１０では、ゲート漏れ電流が抑制される。図２は、図１のＡ−Ａ線における各半導体層のバンドギャップを示している。なお、図２において、ＥＦはフェルミ準位であり、ＥＣは伝導帯の下端の準位であり、ＥＶは価電子帯の上端の準位である。また、図２は、ゲート電圧が０Ｖの状態（すなわち、ＨＥＭＴ１０がオフしている状態）を示している。上述したように、ＨＥＭＴ１０では、ｐ型ＡｌＧａＮ層２４とｐ型ＧａＮ層２２の間にヘテロ接合界面２４ａが形成されている。図２に示すように、ヘテロ接合界面２４ａにおいて、価電子帯の上端の準位ＥＶが局所的に下側に突出する。この準位Ｅｖの凸部５０が障壁となって、漏れ電流が抑制される。すなわち、ゲート電圧を印加すると、図２の矢印１００に示すように、ホールが、ｐ型ＡｌＧａＮ層２４からｐ型ＧａＮ層２２に向かって流れようとする。凸部５０は、矢印１００に示すように流れようとするホールの障壁となるため、ホールがｐ型ＡｌＧａＮ層２４からｐ型ＧａＮ層２２に流れることが抑制される。これによって、ゲート漏れ電流が抑制される。
また、図１に示すように、ＨＥＭＴ１０では、ゲート電極２８とｐ型ＧａＮ層２２の間に、ｐ型半導体層（すなわち、ｐ型ＡｌＧａＮ層２４とｐ型ＧａＮ層２６）のみが存在している。換言すると、ゲート電極２８が、ｐ型半導体層のみを介してｐ型ＧａＮ層２２に対して電気的に接続されている。ｐ型ＧａＮ層２２と、ｐ型ＡｌＧａＮ層２４と、ｐ型ＧａＮ層２６は全てｐ型半導体層であるため、これらの半導体層の間で電位差はほとんど生じない。したがって、ゲート電極２８とｐ型ＧａＮ層２２とが略同電位となる。このため、ゲート電圧を上昇させると、それに従ってｐ型ＧａＮ層２２の電位も上昇し、ＨＥＭＴ１０が容易にオンする。このため、ＨＥＭＴ１０は、ゲート閾値（すなわち、ＨＥＭＴ１０をオンさせるために必要なゲート電圧）が低い。
図３は、本実施例のＨＥＭＴ１０と従来のＨＥＭＴ（ゲート電極２８がｐ型ＧａＮ層２２に直接接続されているタイプのＨＥＭＴ）の特性を比較するグラフである。図３の実線は、Ｖｇｓ−Ｉｄｓ特性（ドレイン‐ソース間電圧Ｖｄｓを１Ｖとした場合におけるゲート‐ソース間電圧Ｖｇｓとドレイン‐ソース間電流Ｉｄｓの関係）を示している。本実施例のＨＥＭＴ１０と従来のＨＥＭＴでは、Ｖｇｓ−Ｉｄｓ特性は略一致した。したがって、図３では、実線のグラフが１つのみ示されている。このように、本実施例のＨＥＭＴ１０は、従来のＨＥＭＴ１０と同様に低いゲート閾値を有する。
また、図３の点線は、Ｖｇｓ−Ｉｇｓ特性（ドレイン‐ソース間電圧Ｖｄｓを１Ｖとした場合におけるゲート‐ソース間電圧Ｖｇｓとゲート‐ソース間電流Ｉｇｓの関係）を示している。電流Ｉｇｓは、ゲート漏れ電流に相当する。図３から明らかなように、従来のＨＥＭＴでは電圧Ｖｇｓが１．３Ｖを超えたところでゲート漏れ電流が流れ始めるのに対し、本実施例のＨＥＭＴ１０では電圧Ｖｇｓが１．７Ｖを超えたところでゲート漏れ電流が流れ始める。このため、同じ電圧Ｖｇｓ（例えば、Ｖｇｓ＝２Ｖ）で漏れ電流を比較すると、本実施例のＨＥＭＴ１０の漏れ電流は従来のＨＥＭＴの漏れ電流の１／１０程度となる。
以上に説明したように、本実施例のＨＥＭＴ１０では、ゲート漏れ電流を抑制することができるとともに、従来のＨＥＭＴと同様の低いゲート閾値を実現することができる。
なお、参考のため、特許文献１のようにｐｎ接合によってゲート漏れ電流を抑制するＨＥＭＴを比較例として説明する。図４は、比較例のＨＥＭＴを示している。なお、説明のため、図４では、図１の各部と対応する部分に図１と同じ参照番号を付している。比較例のＨＥＭＴでは、ゲート電極２８とｐ型ＧａＮ層２２の間にｎ型ＧａＮ層２００が配置されている。ゲート電極２８にゲート電圧を印加すると、ｎ型ＧａＮ層２００とｐ型ＧａＮ層２２の界面のｐｎ接合面２００ａに逆電圧が印加される。このｐｎ接合面２００ａの障壁によって、ゲート漏れ電流が抑制される。但し、ｐｎ接合面２００ａに逆電圧が印加されると、ｎ型ＧａＮ層２００とｐ型ＧａＮ層２２の間に電位差が生じる。このため、比較例のＨＥＭＴでは、ゲート電圧を上昇させると、ｎ型ＧａＮ層２００の電位はゲート電圧に従って上昇するものの、ｐ型ＧａＮ層２２の電位が上昇し難い。その結果、ゲート電圧を高い電圧まで上昇させないと、ｐ型ＧａＮ層２２の電位が十分に上昇せず、電子供給層１８と電子走行層１６から空乏層が消失しない。すなわち、ゲート電圧を高い電圧まで上昇させないと、ＨＥＭＴがオンしない。このように、図４のタイプのＨＥＭＴでは、ゲート漏れ電流を抑制できるものの、ゲート閾値が従来のＨＥＭＴよりも高くなるという問題があった。これに対し、本実施例のＨＥＭＴ１０は、ゲート漏れ電流を抑制できると共に、従来のＨＥＭＴと同様の低いゲート閾値を実現することができる。
また、上述したように、実施例のＨＥＭＴ１０では、ｐ型ＧａＮ層２２のｐ型不純物濃度が、ｐ型ＡｌＧａＮ層２４のｐ型不純物濃度よりも高い。これによって、図２の凸部５０の高い障壁が実現されている。すなわち、仮にｐ型不純物濃度がｐ型ＡｌＧａＮ層２４よりもｐ型ＧａＮ層２２で低くなると、ｐ型ＡｌＧａＮ層２４の価電子帯の上端の準位ＥＶが高くなり、凸部５０の障壁が小さくなる。これに対し、実施例のように、ｐ型ＧａＮ層２２のｐ型不純物濃度をｐ型ＡｌＧａＮ層２４のｐ型不純物濃度よりも高くすることで、凸部５０の障壁をより大きくすることができる。なお、ｐ型ＧａＮ層２２のｐ型不純物濃度及びｐ型ＡｌＧａＮ層２４のｐ型不純物濃度は、３×１０１９／ｃｍ３以下であることがより好ましい。
また、上述したように、実施例のＨＥＭＴ１０では、０＜ｘ＜０．２の関係が満たされている。仮にｘを大きくし過ぎると（すなわち、ＡｌＧａＮ層２４におけるＡｌの比率を大きくし過ぎると）、ヘテロ接合界面２４ａに２ＤＥＧが形成されてしまう。ヘテロ接合界面２４ａに２ＤＥＧが形成されると、その２ＤＥＧがＨＥＭＴ１０の動作に悪影響を及ぼす。実施例のＨＥＭＴのように０＜ｘ＜０．２の関係が満たされることで、ヘテロ接合界面２４ａに２ＤＥＧが形成されることを防止することができる。なお、０．０５＜ｘ＜０．１の関係が満たされることがより好ましい。
次に、実施例のＨＥＭＴ１０の製造方法について説明する。まず、図５に示すように、シリコン製の基板１２の（１１１）面上に、厚み約２．４μｍのバッファ層１４、厚み約１．６μｍの電子走行層１６、厚み約２０ｎｍの電子供給層１８、厚み約１００ｎｍのｐ型ＧａＮ層２２、厚み約１００ｎｍのｐ型ＡｌＧａＮ層２４、及び、厚み約５ｎｍのｐ型ＧａＮ層２６を順に形成する。これらの半導体層は、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）を原料としたＭＯＣＶＤ法によって成長させる。
次に、図６に示すように、ＩＣＰドライエッチングを用いて、電子走行層１６、電子供給層１８、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４及びｐ型ＧａＮ層２６を部分的にエッチングする。これによって、電子供給層１８、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４及びｐ型ＧａＮ層２６を隣接するデバイスから分離する。
次に、図７に示すように、ＩＣＰドライエッチングを用いて、ｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４及びｐ型ＧａＮ層２６を部分的にエッチングする。これによって、ゲート電極２８を形成する部分にのみｐ型ＧａＮ層２２、ｐ型ＡｌＧａＮ層２４及びｐ型ＧａＮ層２６を残存させ、残りの部分を除去する。
次に、図８に示すように、プラズマＣＶＤ法によって、厚み約１００ｎｍの絶縁膜２０を形成する。
次に、フォトリソグラフィを用いたパターニング及びＲＩＥによるドライエッチングによって、ソース電極３０及びドレイン電極３２を形成すべき範囲の絶縁膜２０を除去して開口部を形成する。次に、図９に示すように、蒸着及びリフトオフを用いて、それらの開口部内にソース電極３０及びドレイン電極３２を形成する。ソース電極３０及びドレイン電極３２は、厚み約２０ｎｍのＴｉ、厚み約２００ｎｍのＡｌ及び厚み約４０ｎｍのＮｉを蒸着により順に積層することで形成する。
次に、フォトリソグラフィを用いたパターニング及びＢＨＦを用いたウェットエッチングによって、ゲート電極２８を形成すべき範囲の絶縁膜２０を除去して開口部を形成する。次に、図１０に示すように、蒸着及びリフトオフを用いて、その開口部内にゲート電極２８を形成する。ゲート電極２８は、厚み約５０ｎｍのＮｉ及び厚み約５０ｎｍのＡｕを蒸着により順に積層することで形成する。以上によって、実施例のＨＥＭＴ１０が完成する。
なお、実施例１のＨＥＭＴ１０では２ＤＥＧが電流経路となっていたが、電流経路として２ＤＨＧ（２次元ホールガス）を用いてもよい。図１１は、２ＤＨＧを電流経路として用いる実施例２のＨＥＭＴを示している。なお、図１１では、図１の各部と対応する部分に図１と同じ参照番号を付している。図１１の構成では、正孔供給層１６ｂがＡｌＧａＮ層であり、正孔走行層１８ｂがｐ型のＧａＮ層である。ゲート電極２８と正孔走行層１８ｂの間には、ｎ型ＧａＮ層２２、ｎ型ＡｌＧａＮ層２４及びｎ型ＧａＮ層２６の積層構造が形成されている。このＨＥＭＴでは、正孔供給層１６ｂと正孔走行層１８ｂの間のヘテロ接合界面１８ａに２ＤＨＧが形成される。ｎ型ＧａＮ層２２から正孔供給層１６ｂと正孔走行層１８ｂに伸びる空乏層によって、ＨＥＭＴがスイッチングする。このＨＥＭＴでは、ｎ型ＧａＮ層２２とｎ型ＡｌＧａＮ層２４の間のヘテロ接合界面２４ａによって、ゲート漏れ電流が抑制される。
また、上述した実施例１では、ゲート電極２８が、ｐ型ＧａＮ層２６を介してｐ型ＡｌＧａＮ層２４に接続されていたが、ゲート電極２８が直接ｐ型ＡｌＧａＮ層２４に接続されていてもよい。また、ゲート電極２８が、ｐ型ＧａＮ層２６とは別のｐ型層を介してｐ型ＡｌＧａＮ層２４に接続されていてもよい。
また、上述した実施例１では、ｐ型ＡｌＧａＮ層２４のｐ型不純物濃度が、ｐ型ＧａＮ層２２のｐ型不純物濃度よりも低かったが、ｐ型ＡｌＧａＮ層２４のｐ型不純物濃度が、ｐ型ＧａＮ層２２のｐ型不純物濃度と同程度であってもよい。
また、上述した実施例では、ｐ型ＡｌＧａＮ層２４（第４半導体層）がＡｌｘＧａ１−ｘＮ層であり、０＜ｘ＜０．２であったが、第４半導体層がＩｎｙＡｌｘＧａ１−ｘ―ｙＮ層であって、第３半導体層（ｐ型ＧａＮ層２２）よりもバンドギャップが大きい層であってもよい。この場合、ｘ及びｙとして任意の値を採用することができるが、第４半導体層２４と第３半導体層２２の間に２ＤＥＧが発生しないように半導体層２４の組成、厚み、不純物濃度を選ぶことが好ましい。
また、上述した実施例では、電子供給層１８（第２半導体層）がｎ型であったが、第２半導体層が意図的に不純物をドープしていない層（アンドープの層）であってもよい。第２半導体層をアンドープとする場合は、第２半導体層は、例えば、高抵抗のｎ型となる場合がある。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：ＨＥＭＴ
１２：基板
１４：バッファ層
１６：電子走行層
１８：電子供給層
１８ａ：ヘテロ接合界面
２０：絶縁膜
２２：ｐ型ＧａＮ層
２４：ｐ型ＡｌＧａＮ層
２４ａ：ヘテロ接合界面
２６：ｐ型ＧａＮ層
２８：ゲート電極
３０：ソース電極
３２：ドレイン電極
５０：凸部
１００：矢印
２００：ｎ型ＧａＮ層
２００ａ：接合面

Claims (5)

  1. 第１半導体層と、
    第１導電型またはアンドープであり、前記第１半導体層上に配置されており、前記第１半導体層に対してヘテロ接合している第２半導体層と、
    第２導電型であり、前記第２半導体層上に配置されている第３半導体層と、
    第２導電型であり、前記第３半導体層上に配置されており、前記第３半導体層に対してヘテロ接合している第４半導体層と、
    前記第４半導体層に対して電気的に接続されているゲート電極、
    を備えるスイッチング素子。
  2. 第３半導体層の第２導電型不純物濃度が、第４半導体層の第２導電型不純物濃度よりも高い請求項１のスイッチング素子。
  3. 第１半導体層、第２半導体層、第３半導体層及び第４半導体層が、窒化物半導体層である請求項１または２のスイッチング素子。
  4. 第１半導体層が、ＧａＮ層であり、
    第２半導体層が、ｎ型またはアンドープのＡｌＧａＮ層であり、
    第３半導体層が、ｐ型のＧａＮ層であり、
    第４半導体層が、ＡｌｘＧａ１−ｘＮ層であり、
    ０＜ｘ＜０．２である請求項３のスイッチング素子。
  5. 第１半導体層が、ＧａＮ層であり、
    第２半導体層が、ｎ型またはアンドープのＡｌＧａＮ層であり、
    第３半導体層が、ｐ型のＧａＮ層であり、
    第４半導体層が、ＩｎｙＡｌｘＧａ１−ｘ―ｙＮ層であり、かつ、第３半導体層よりもバンドギャップが大きい、
    請求項３のスイッチング素子。
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