JP7203361B2 - 双方向スイッチ素子 - Google Patents

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Description

本開示は、一般に双方向スイッチ素子に関し、より詳細には２つのゲート電極を備える双方向スイッチ素子に関する。
従来、ダブルゲート（デュアルゲート）の半導体素子である双方向スイッチ素子が提案されている（特許文献１）。
特許文献１に記載された双方向スイッチ素子は、シリコンからなる導電性の基板上にＡｌＮからなるバッファ層を介在させて、半導体層積層体が形成されている。半導体層積層体は、アンドープのＧａＮからなる第１の層（ＧａＮ層）と、アンドープのＡｌＧａＮからなる第２の層（第１のＡｌＧａＮ層）とが下側から順次積層されている。
第１の層の第２の層とのヘテロ界面近傍には、２次元電子ガス層であるチャネル領域が生成されている。
半導体層積層体の上には、互いに間隔をおいて第１のオーミック電極（第１のソース電極）及び第２のオーミック電極（第２のソース電極）が形成されている。半導体層積層体の上における第１のオーミック電極と第２のオーミック電極との間の領域に、第１のオーミック電極側から順に、第１のｐ型窒化物半導体層を介在させて形成された第１のゲート電極と、第２のｐ型窒化物半導体層を介在させて形成された第２のゲート電極と、が並んでいる。
特許文献１に記載の双方向スイッチ素子では、例えば基板を電気的にフローティングにした状態で使用された場合に、スイッチング時のオン抵抗が増加する電流コラプスが発生することがあった。電流コラプスは、高電圧印加時にチャネル近傍（結晶、界面等）に電子が捕獲され、オン抵抗が増大する現象である。
特開２０１１－２０４９９３号公報
本開示の目的は、電流コラプスを抑制することが可能な双方向スイッチ素子を提供することにある。
本開示に係る一態様の双方向スイッチ素子は、基板と、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）と、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）と、第１のソース電極と、第１のゲート電極と、第２のゲート電極と、第２のソース電極と、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）と、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）と、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）と、ＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）と、を備える。前記ＡｌｚＧａ１－ｚＮ層は、前記基板上に形成されている。前記ＡｌｂＧａ１－ｂＮ層は、前記ＡｌｚＧａ１－ｚＮ層上に形成されている。前記第１のソース電極、前記１のゲート電極、前記第２のゲート電極、及び、前記第２のソース電極は、前記ＡｌｂＧａ１－ｂＮ層上に形成されている。前記ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層は、前記第１のゲート電極と前記ＡｌｂＧａ１－ｂＮ層との間に介在している。前記ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層は、前記第２のゲート電極と前記ＡｌｂＧａ１－ｂＮ層との間に介在している。前記ＡｌｙＧａ１－ｙＮ層は、前記基板と前記ＡｌｚＧａ１－ｚＮ層との間に介在している。前記ＡｌｗＧａ１－ｗＮ層は、前記基板と前記ＡｌｙＧａ１－ｙＮ層との間に介在している。前記ＡｌｗＧａ１－ｗＮ層のＣの濃度は、前記ＡｌｙＧａ１－ｙＮ層のＣの濃度よりも高い。前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＡｌの組成比ｙが０．０５未満である。前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層のＡｌの組成比ｗが０．０５未満である。
本開示に係る別の一態様の双方向スイッチ素子は、基板と、Ａｌ ｚ Ｇａ １－ｚ Ｎ層（ここで、０≦ｚ＜１）と、Ａｌ ｂ Ｇａ １－ｂ Ｎ層（ここで、０＜ｂ＜１）と、第１のソース電極と、第１のゲート電極と、第２のゲート電極と、第２のソース電極と、ｐ型Ａｌ ｘ１ Ｇａ １－ｘ１ Ｎ層（ここで、０≦ｘ１≦１）と、ｐ型Ａｌ ｘ２ Ｇａ １－ｘ２ Ｎ層（ここで、０≦ｘ２≦１）と、Ａｌ ｙ Ｇａ １－ｙ Ｎ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）と、Ａｌ ｗ Ｇａ １－ｗ Ｎ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）と、を備える。前記Ａｌ ｚ Ｇａ １－ｚ Ｎ層は、前記基板上に形成されている。前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層は、前記Ａｌ ｚ Ｇａ １－ｚ Ｎ層上に形成されている。前記第１のソース電極、前記１のゲート電極、前記第２のゲート電極、及び、前記第２のソース電極は、前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層上に形成されている。前記ｐ型Ａｌ ｘ１ Ｇａ １－ｘ１ Ｎ層は、前記第１のゲート電極と前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層との間に介在している。前記ｐ型Ａｌ ｘ２ Ｇａ １－ｘ２ Ｎ層は、前記第２のゲート電極と前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層との間に介在している。前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層は、前記基板と前記Ａｌ ｚ Ｇａ １－ｚ Ｎ層との間に介在している。前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層は、前記基板と前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層との間に介在している。前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層のＣの濃度は、前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＣの濃度よりも高い。前記双方向スイッチは、前記基板が前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極及び前記第２のゲート電極のいずれとも電気的に絶縁された状態で使用される。
図１は、実施形態１に係る双方向スイッチ素子の断面図である。 図２Ａは、実施形態１に係る双方向スイッチ素子のオン抵抗比－電圧特性図である。図２Ｂは、比較例に係る双方向スイッチ素子のオン抵抗比－電圧特性図である。 図３は、実施形態１の変形例に係る双方向スイッチ素子の断面図である。 図４は、実施形態１に係る双方向スイッチ素子及び比較例に係る双方向スイッチ素子の電流－電圧特性図である。 図５は、実施形態２に係る双方向スイッチ素子の断面図である。 図６は、実施形態２に係る双方向スイッチ素子及び比較例に係る双方向スイッチ素子の電流－電圧特性図である。 図７は、実施形態３に係る双方向スイッチ素子の断面図である。
下記の実施形態等において説明する図１、３、５及び７は、模式的な図であり、図１、３、５及び７中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
（実施形態１）
以下では、実施形態１に係る双方向スイッチ素子１について、図１に基づいて説明する。
双方向スイッチ素子１は、例えば、交流－交流電力変換を行うマトリクスコンバータ等の電力変換装置に使用可能であるが、これに限らず、例えば、リレー、照明装置の調光用の交流スイッチ等にも使用可能である。双方向スイッチ素子１は、例えば、デュアルゲート型のＧａＮ系ＧＩＴ（Gate Injection Transistor）である。
双方向スイッチ素子１は、基板２と、ＧａＮ層６と、第１のＡｌＧａＮ層７と、第１のソース電極Ｓ１と、第１のゲート電極Ｇ１と、第２のゲート電極Ｇ２と、第２のソース電極Ｓ２と、第１のｐ型ＡｌＧａＮ層８１と、第２のｐ型ＡｌＧａＮ層８２と、を備える。
ＧａＮ層６は、基板２上に形成されている。第１のＡｌＧａＮ層７は、ＧａＮ層６上に形成されており、ＧａＮ層６と共に第１のヘテロ接合部ＨＪ１を構成する。ＧａＮ層６においては、第１ヘテロ接合部ＨＪ１の近傍に、２次元電子ガス（Two-Dimensional Electron Gas）が発生している。２次元電子ガスを含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。
第１のソース電極Ｓ１は、第１のＡｌＧａＮ層７上に形成されている。第１のゲート電極Ｇ１は、第１のＡｌＧａＮ層７上に形成されている。第２のゲート電極Ｇ２は、第１のＡｌＧａＮ層７上における、第１のゲート電極Ｇ１から見て第１のソース電極Ｓ１とは反対側の位置に形成されている。第２のソース電極Ｓ２は、第１のＡｌＧａＮ層７上における、第２のゲート電極Ｇ２から見て第１のゲート電極Ｇ１とは反対側の位置に形成されている。ここにおいて、双方向スイッチ素子１では、第１のＡｌＧａＮ層７の表面７１に沿った一方向において、第１のソース電極Ｓ１、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２及び第２のソース電極Ｓ２が、この順に並んでいる。第１のソース電極Ｓ１、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２及び第２のソース電極Ｓ２は、上記一方向において互いに離れている。
双方向スイッチ素子１は、ノーマリオフ型の双方向スイッチ素子であり、上述の第１のｐ型ＡｌＧａＮ層８１と、第２のｐ型ＡｌＧａＮ層８２と、を備えている。第１のｐ型ＡｌＧａＮ層８１は、第１のゲート電極Ｇ１と第１のＡｌＧａＮ層７との間に介在している。第２のｐ型ＡｌＧａＮ層８２は、第２のゲート電極Ｇ２と第１のＡｌＧａＮ層７との間に介在している。
以下では、説明の便宜上、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に第１の閾値電圧以上の電圧が印加されていない状態を、第１のゲート電極Ｇ１がオフ状態ともいう。また、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に第１のゲート電極Ｇ１を高電位側として第１の閾値電圧以上の電圧が印加されている状態を、第１のゲート電極Ｇ１がオン状態ともいう。また、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に第２の閾値電圧以上の電圧が印加されていない状態を、第２のゲート電極Ｇ２がオフ状態ともいう。また、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に第２のゲート電極Ｇ２を高電位側として第２の閾値電圧以上の電圧が印加されている状態を、第２のゲート電極Ｇ２がオン状態ともいう。
双方向スイッチ素子１は、上述の第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２を備えることにより、ノーマリオフ型のトランジスタを実現している。ここにおいて、第１のｐ型ＡｌＧａＮ層８１は、第１のゲート電極Ｇ１がオフ状態のときに、第１のｐ型ＡｌＧａＮ層８１直下において第１のＡｌＧａＮ層７とＧａＮ層６とに空乏層を形成する。第２のｐ型ＡｌＧａＮ層８２は、第２のゲート電極Ｇ２がオフ状態のときに、第２のｐ型ＡｌＧａＮ層８２直下において第１のＡｌＧａＮ層７とＧａＮ層６とに空乏層を形成する。双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態のときには、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間を２次元電子ガスでつなげることができる（第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間で２次元電子ガスが空乏層により遮られなくなる）。また、双方向スイッチ素子１では、第２のゲート電極Ｇ２がオン状態のときには、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間を２次元電子ガスでつなげることができる（第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間で２次元電子ガスが空乏層により遮られなくなる）。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオフ状態で、かつ第２のゲート電極Ｇ２がオフ状態である場合（第１の動作モードの場合）、第１のソース電極Ｓ１と第２のソース電極Ｓ２との間において、いずれの方向にも電流を流すことができない。より詳細には、第１の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときに第１のソース電極Ｓ１から第２のソース電極Ｓ２へ流れる電流が遮断され、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときに第２のソース電極Ｓ２から第１のソース電極Ｓ１へ流れる電流が遮断される。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態で、かつ第２のゲート電極Ｇ２がオン状態である場合（第２の動作モードの場合）、第１のソース電極Ｓ１と第２のソース電極Ｓ２との間において、双方向に電流を流すことができる。より詳細には、第２の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときに第１のソース電極Ｓ１から第２のソース電極Ｓ２へ電流が流れ、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときに第２のソース電極Ｓ２から第１のソース電極Ｓ１へ電流が流れる。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態で、かつ第２のゲート電極Ｇ２がオフ状態である場合（第３の動作モードの場合）、ダイオードとして機能する。より詳細には、第３の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときには第１のソース電極Ｓ１から第２のソース電極Ｓ２へ流れる電流が遮断され、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも第２の閾値電圧以上、高電位のときには第２のソース電極Ｓ２から第１のソース電極Ｓ１へ電流が流れる。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオフ状態で、かつ第２のゲート電極Ｇ２がオン状態である場合（第４の動作モードの場合）、ダイオードとして機能する。より詳細には、第４の動作モードの場合、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときには第２のソース電極Ｓ２から第１のソース電極Ｓ１へ流れる電流が遮断され、かつ、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも第１の閾値電圧以上、高電位のときには第１のソース電極Ｓ１から第２のソース電極Ｓ２へ電流が流れる。
なお、双方向スイッチ素子１では、第１の閾値電圧と第２の閾値電圧とが同じ値であるが、互いの異なる値であってもよい。
ところで、双方向スイッチ素子１は、第２のＡｌＧａＮ層５と、第３のＡｌＧａＮ層４と、を更に備える。第２のＡｌＧａＮ層５は、基板２とＧａＮ層６との間に位置しており、ＧａＮ層６と共に第２のヘテロ接合部ＨＪ２を構成する。第３のＡｌＧａＮ層４は、基板２と第２のＡｌＧａＮ層５との間に位置している。
双方向スイッチ素子１は、基板２と第３のＡｌＧａＮ層４との間に位置しているバッファ層３を更に備える。したがって、双方向スイッチ素子１は、バッファ層３と第３のＡｌＧａＮ層４と第２のＡｌＧａＮ層５とＧａＮ層６と第１のＡｌＧａＮ層７と第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２とを含む積層体１０を有している。
双方向スイッチ素子１の厚さ方向からの平面視における双方向スイッチ素子１の外周形状は、例えば、正方形状である。双方向スイッチ素子１の外周形状は、正方形状に限らず、例えば、長方形状等でもよい。
以下、双方向スイッチ素子１の各構成要素について、より詳細に説明する。
基板２は、シリコン基板である。したがって、基板２は、導電性基板の一種である。基板２は、第１主面２１及び第２主面２２を有する。基板２の第１主面２１及び第２主面２２は、基板２の厚さ方向に直交する。ここにおいて、「直交」とは、厳密に直交する場合のみに限定されず、略直交（厚さ方向と第１主面２１又は第２主面２２とのなす角度が例えば９０°±５°）でもよい。第２主面２２は、基板２の厚さ方向において第１主面２１の反対側に位置している。双方向スイッチ素子１では、積層体１０は、基板２の第１主面２１上に形成されている。基板２の第１主面２１は、例えば、（１１１）面である。基板２の第１主面２１は、例えば、（１１１）面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、（１１１）面に対する第１主面２１の傾斜角である。したがって、オフ角が０°であれば、第１主面２１は、（１１１）面である。（１１１）面は、３つの指数を括弧のなかに入れて表記したミラー指数（Miller Index）による結晶面である。基板２の厚さは、例えば、１００μｍ以上１０００μｍ以下である。
積層体１０は、上述のように、バッファ層３と、第３のＡｌＧａＮ層４と、第２のＡｌＧａＮ層５と、ＧａＮ層６と、第１のＡｌＧａＮ層７と、を含む。積層体１０では、バッファ層３、第３のＡｌＧａＮ層４、第２のＡｌＧａＮ層５、ＧａＮ層６及び第１のＡｌＧａＮ層７は、基板２側からこの順に並んでいる。バッファ層３は、基板２上に直接形成されている。第３のＡｌＧａＮ層４は、バッファ層３上に直接形成されている。第２のＡｌＧａＮ層５は、第３のＡｌＧａＮ層４上に直接形成されている。ＧａＮ層６は、第２のＡｌＧａＮ層５上に直接形成されている。第１のＡｌＧａＮ層７は、ＧａＮ層６上に直接形成されている。また、積層体１０は、第１のＡｌＧａＮ層７上に直接形成されている第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２を含んでいる。
積層体１０は、基板２上に例えばＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によって成長されたエピタキシャル成長層である。基板２上に積層体１０を成長させるエピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ａｌの原料ガスとしては、トリメチルアルミニウム（ＴＭＡｌ）を採用するのが好ましい。また、Ｇａの原料ガスとしては、トリメチルガリウム（ＴＭＧａ）を採用するのが好ましい。Ｎの原料ガスとしては、ＮＨ3を採用するのが好ましい。ｐ型導電性に寄与する不純物であるＭｇの原料ガスとしては、ビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を採用するのが好ましい。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガスを採用するのが好ましい。各原料ガスは、特に限定されず、例えば、Ｇａの原料ガスとしてトリエチルガリウム（ＴＥＧａ）、Ｎの原料ガスとしてヒドラジン誘導体を採用してもよい。
バッファ層３は、例えば、アンドープのＧａＮ層である。バッファ層３は、第３のＡｌＧａＮ層４、第２のＡｌＧａＮ層５、ＧａＮ層６、第１のＡｌＧａＮ層７、第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２の結晶性の向上を目的として設けた層である。バッファ層３は、基板２の第１主面２１上に直接形成されている。バッファ層３を構成するアンドープのＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。バッファ層３の厚さは、例えば、１００ｎｍ以上３０００ｎｍ以下である。
ＧａＮ層６は、アンドープのＧａＮ層である。ＧａＮ層６を構成するアンドープのＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。ＧａＮ層６の厚さは、例えば、１００ｎｍ以上７００ｎｍ以下である。
第１のＡｌＧａＮ層７は、アンドープのＡｌＧａＮ層である。上述のように、第１のＡｌＧａＮ層７は、ＧａＮ層６と共に第１のヘテロ接合部ＨＪ１を構成する。ＧａＮ層６においては、第１ヘテロ接合部ＨＪ１の近傍に、２次元電子ガスが発生している。第１のＡｌＧａＮ層７を構成するアンドープのＡｌＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第１のＡｌＧａＮ層７を構成するアンドープのＡｌＧａＮ層のＡｌの組成比は、例えば、０．２０である。本明細書において、Ａｌの組成比とは、ＡｌＧａＮ層をＡｌｘＧａ１－ｘＮ層で表したときのｘの値である。つまり、第１のＡｌＧａＮ層７は、アンドープのＡｌ０．２０Ｇａ０．８０Ｎ層である。組成比は、例えば、ＥＤＸ（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸに限らず、例えば、オージェ電子分光（Auger Electron Spectroscopy）による組成分析、ＳＩＭＳによる組成分析で求めた値でもよい。実施形態１に係る双方向スイッチ素子１では、ＧａＮ層６、第１のＡｌＧａＮ層７、第１のｐ型ＡｌＧａＮ層８１、第２のｐ型ＡｌＧａＮ層８２、第２のＡｌＧａＮ層５及び第３のＡｌＧａＮ層４が、それぞれ、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）及びＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）の一例である。
第１のＡｌＧａＮ層７の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。
第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２は、第１のＡｌＧａＮ層７の表面７１の一部のみを覆っている。したがって、第１のＡｌＧａＮ層７の表面７１は、第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２に覆われている領域と、第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２に覆われていない領域と、を含む。第１のｐ型ＡｌＧａＮ層８１と第２のｐ型ＡｌＧａＮ層８２とは、互いに離れている。第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２は、その成長時にＭｇがドーピングされており、Ｍｇを含有している。第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２は、ＭＯＶＰＥ装置によって第１のｐ型ＡｌＧａＮ層８１と第２のｐ型ＡｌＧａＮ層８２との元になるｐ型ＡｌＧａＮ層を第１のＡｌＧａＮ層７上に成長させた後に、フォトリソグラフィ技術及びエッチング技術を利用してｐ型ＡｌＧａＮ層をパターニングすることによって形成されている。
第１のｐ型ＡｌＧａＮ層８１のＡｌの組成比と第２のｐ型ＡｌＧａＮ層８２のＡｌの組成比とは同じである。第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２のＡｌの組成比は、第１のＡｌＧａＮ層７のＡｌの組成比と同じ（例えば、０．２０）であるが、第１のＡｌＧａＮ層７のＡｌの組成比と異なっていてもよい。第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である。
第１のソース電極Ｓ１及び第２のソース電極Ｓ２は、第１のＡｌＧａＮ層７の表面７１において第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２に覆われていない領域に形成されている。第１のソース電極Ｓ１と第２のソース電極Ｓ２とは、互いに離れている。第１のソース電極Ｓ１及び第２のソース電極Ｓ２は、第１ヘテロ接合部ＨＪ１と電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。第１のソース電極Ｓ１及び第２のソース電極Ｓ２の各々は、例えば、ＴｉとＡｌとを含んでいる。
第１のゲート電極Ｇ１は、第１のｐ型ＡｌＧａＮ層８１を介して第１のＡｌＧａＮ層７上に形成されている。また、第２のゲート電極Ｇ２は、第２のｐ型ＡｌＧａＮ層８２を介して第１のＡｌＧａＮ層７上に形成されている。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２との距離は、第１のｐ型ＡｌＧａＮ層８１と第２のｐ型ＡｌＧａＮ層８２との距離よりも長い。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２の各々は、第１のＡｌＧａＮ層７の表面７１に沿った方向において、対応する第１のソース電極Ｓ１及び第２のソース電極Ｓ２それぞれから離れている。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２は、例えば、第１のｐ型ＡｌＧａＮ層８１及び第２のｐ型ＡｌＧａＮ層８２にそれぞれオーミック接触している。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２の各々は、例えば、ＰｄとＡｕとを含んでいる。
第２のＡｌＧａＮ層５は、上述のように、ＧａＮ層６と共に第２のヘテロ接合部ＨＪ２を構成する。第２のＡｌＧａＮ層５は、ＧａＮ層６の厚さ方向において、第１のＡｌＧａＮ層７側とは反対側に位置している。要するに、第２のＡｌＧａＮ層５は、ＧａＮ層６を挟んで第１のＡｌＧａＮ層７と対向している。したがって、双方向スイッチ素子１は、第１のＡｌＧａＮ層７とＧａＮ層６と第２のＡｌＧａＮ層５とを含むダブルヘテロ構造を有している。第１のＡｌＧａＮ層７及び第２のＡｌＧａＮ層５の各々のバンドギャップは、ＧａＮ層６のバンドギャップよりも大きい。
第２のＡｌＧａＮ層５は、アンドープのＡｌＧａＮ層である。第２のＡｌＧａＮ層５を構成するアンドープのＡｌＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第２のＡｌＧａＮ層５のＡｌの組成比、言い換えれば、第２のＡｌＧａＮ層５に対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙは、例えば、０．０２である。つまり、第２のＡｌＧａＮ層５は、アンドープのＡｌ０．０２Ｇａ０．９８Ｎ層である。第２のＡｌＧａＮ層５を構成するＡｌｙＧａ１－ｙＮ層のＣの濃度は、一例として、７×１０１６ｃｍ－３であったが、この数値に限定されない。ＡｌｙＧａ１－ｙＮ層のＣの濃度は、例えば、３×１０１７ｃｍ－３以下であるのが好ましい。Ｃの濃度は、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）によって測定した値である。第２のＡｌＧａＮ層５の厚さは、例えば、１００ｎｍ以上５００μｍ以下である。
第３のＡｌＧａＮ層４は、基板２と第２のＡｌＧａＮ層５との間に位置している。第３のＡｌＧａＮ層４のＡｌの組成比、言い換えれば、第３のＡｌＧａＮ層４に対応するＡｌｗＧａ１－ｗＮ層のＡｌの組成比ｗは、第２のＡｌＧａＮ層５のＡｌの組成比（第２のＡｌＧａＮ層５に対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙ）と同じであるのが好ましく、例えば、０．０２である。つまり、第３のＡｌＧａＮ層４は、Ａｌ０．０２Ｇａ０．９８Ｎ層である。第３のＡｌＧａＮ層４は、第２のＡｌＧａＮ層５よりもＣの濃度が高い。第３のＡｌＧａＮ層４のＣの濃度は、例えば、５×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。第３のＡｌＧａＮ層４は、その成長時に意図的にＣをドーピングしている。より詳細には、第３のＡｌＧａＮ層４の成長速度が第２のＡｌＧａＮ層５の成長速度よりも速くなるように第３のＡｌＧａＮ層４の成長条件を設定することにより、第３のＡｌＧａＮ層４のＣの濃度を第２のＡｌＧａＮ層５のＣの濃度よりも高くしている。ここにおいて、第３のＡｌＧａＮ層４は、第２のＡｌＧａＮ層５よりも電気絶縁性が高く、電気絶縁層として機能する。これにより、ＧａＮ層６の厚さ方向に電流が流れるのを抑制することができる。ここにおいて、第３のＡｌＧａＮ層４の成長条件及び第２のＡｌＧａＮ層５の成長条件は、例えば、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「基板温度」は、例えば、基板２の元になるウェハを支持するサセプタ（susceptor）の温度を代用することができる。例えば、基板温度は、熱電対により測定したサセプタの温度を代用することができる。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］の比である。「成長圧力」とは、各原料ガス及び各キャリアガスをＭＯＶＰＥ装置の反応炉内に供給している状態における反応炉内の圧力である。
第３のＡｌＧａＮ層４の厚さは、第２のＡｌＧａＮ層５の厚さよりも厚いのが好ましい。これにより、双方向スイッチ素子１の耐圧をより高くすることが可能となる。第３のＡｌＧａＮ層４の厚さは、例えば、６００ｎｍ以上３０００ｎｍ以下である。
本願発明者らは、実施形態１に係る双方向スイッチ素子１において、基板２を電気的にフローティングした状態で、双方向スイッチ素子１をターンオンさせたときのオン抵抗（Ｒon）の時間変化について評価した。ここにおいて、「基板２を電気的にフローティングした状態」とは、基板２が第１のソース電極Ｓ１、第２のソース電極Ｓ２、第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２のいずれとも電気的に絶縁された状態を意味する。
また、本願発明者らは、実施形態１に係る双方向スイッチ素子１の比較例に係る双方向スイッチ素子についても、基板をフローティングした状態で、比較例に係る双方向スイッチ素子をターンオンさせたときのオン抵抗の時間変化について評価した。比較例に係る双方向スイッチ素子は、実施形態１に係る双方向スイッチ素子１の第２のＡｌＧａＮ層５を備えていない。比較例に係る双方向スイッチ素子は、実施形態１に係る双方向スイッチ素子１のＧａＮ層６の代わりに、ＧａＮ層６の厚さと第２のＡｌＧａＮ層５の厚さとの合計厚さを有する第１のＧａＮ層を備え、第２のＡｌＧａＮ層５よりもＣの濃度の高い第３のＡｌＧａＮ層４の代わりに、第１のＧａＮ層よりもＣの濃度の高い第２のＧａＮ層を備えている。第１のＧａＮ層は、アンドープのＧａＮ層である。つまり、比較例に係る双方向スイッチ素子は、実施形態１に係る双方向スイッチ素子１のダブルヘテロ構造の代わりに、シングルヘテロ構造を採用している。
オン抵抗の時間変化の評価に際しては、実施形態１に係る双方向スイッチ素子１及び比較例に係る双方向スイッチ素子それぞれに流れる電流の電流値を１０Ａとしたときのオン抵抗－時間特性により評価した。双方向スイッチ素子１及び比較例の双方向スイッチの各々の両端間（第１のソース電極Ｓ１と第２のソース電極Ｓ２との間）に接続している直流電源の電圧をＶｄｄとし、オン抵抗は、オームの法則に従ってＶｄｄ／１０の計算で求めた値である。なお、双方向スイッチ素子１に関して、スイッチ動作させる前の電流コラプスの発生していない場合のオン抵抗の実測値は、３０ｍΩである。
比較例の双方向スイッチ素子では、Ｖｄｄが大きくなるほどオン抵抗が上昇していることから、電流コラプスが発生していることが分かった。これに対して、実施形態１の双方向スイッチ素子１では、比較例の双方向スイッチ素子と比べて、Ｖｄｄが大きくなった場合のオン抵抗の上昇が抑制されていることから、電流コラプスが抑制されている。
図２Ａ及び２Ｂは、実施形態１に係る双方向スイッチ素子１及び比較例の双方向スイッチ素子それぞれについて、電流コラプスの発生していないときのオン抵抗を１とした場合のオン抵抗の比（言い換えれば規格化されたオン抵抗）とＶｄｄとの関係を示している。図２Ａ及び２Ｂの各々は、基板２を電気的にフローティングした状態でのオン抵抗の比とＶｄｄとの関係を示している。
図２Ａ及び２Ｂからも、実施形態１の双方向スイッチ素子１では、比較例の双方向スイッチ素子と比べて、Ｖｄｄが大きくなった場合のオン抵抗の上昇が抑制されていることが分かる。
実施形態１に係る双方向スイッチ素子１は、基板２と、ＧａＮ層６と、第１のＡｌＧａＮ層７と、第１のソース電極Ｓ１と、第１のゲート電極Ｇ１と、第２のゲート電極Ｇ２と、第２のソース電極Ｓ２と、第１のｐ型ＡｌＧａＮ層８１と、第２のｐ型ＡｌＧａＮ層８２と、第２のＡｌＧａＮ層５と、第３のＡｌＧａＮ層４と、を備える。ＧａＮ層６は、基板２上に形成されている。第１のＡｌＧａＮ層７は、ＧａＮ層６上に形成されている。第１のソース電極Ｓ１、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２、及び、第２のソース電極Ｓ２は、第１のＡｌＧａＮ層７上に形成されている。第１のｐ型ＡｌＧａＮ層８１は、第１のゲート電極Ｇ１と第１のＡｌＧａＮ層７との間に介在している。第２のｐ型ＡｌＧａＮ層８２は、第２のゲート電極Ｇ２と第１のＡｌＧａＮ層７との間に介在している。第２のＡｌＧａＮ層５は、基板２とＧａＮ層６との間に介在している。第３のＡｌＧａＮ層４は、基板２と第２のＡｌＧａＮ層５との間に介在し、第２のＡｌＧａＮ層５よりもＣの濃度が高い。
実施形態１に係る双方向スイッチ素子１では、上記の第２のＡｌＧａＮ層５及び第３のＡｌＧａＮ層４を備えることにより、電流コラプスを抑制することが可能となる。
図３は、実施形態１の変形例に係る双方向スイッチ素子１ａの断面図である。変形例に係る双方向スイッチ素子１ａに関し、実施形態１に係る双方向スイッチ素子１と同様の構成要素については、同一の符号を付して説明を省略する。
変形例に係る双方向スイッチ素子１ａは、実施形態１に係る双方向スイッチ素子１の第３のＡｌＧａＮ層４、第２のＡｌＧａＮ層５の代わりに、第３のＡｌＧａＮ層４ａ、第２のＡｌＧａＮ層５ａを備えている。第３のＡｌＧａＮ層４ａは、アンドープのＡｌＧａＮ層である。第３のＡｌＧａＮ層４ａのＡｌの組成比は、０．０５である。つまり、第３のＡｌＧａＮ層４ａは、アンドープのＡｌ0.05Ｇａ0.95Ｎ層である。また、第３のＡｌＧａＮ層４ａのＡｌの組成比は、第３のＡｌＧａＮ層４ａのＡｌの組成比と同じであり、０．０５である。
第２のＡｌＧａＮ層５ａは、基板２とＧａＮ層６との間に位置しており、ＧａＮ層６と共に第２のヘテロ接合部ＨＪ２を構成する。第３のＡｌＧａＮ層４ａは、基板２と第２のＡｌＧａＮ層５ａとの間に位置しており、第２のＡｌＧａＮ層５ａよりもＣの濃度が高い。第２のＡｌＧａＮ層５ａを構成するアンドープのＡｌＧａＮ層のＣの濃度は、一例として、７×１０１６ｃｍ－３である。第３のＡｌＧａＮ層４ａのＣの濃度は、例えば、５×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。実施形態１の変形例に係る双方向スイッチ素子１ａでは、ＧａＮ層６、第１のＡｌＧａＮ層７、第１のｐ型ＡｌＧａＮ層８１、第２のｐ型ＡｌＧａＮ層８２、第２のＡｌＧａＮ層５ａ及び第３のＡｌＧａＮ層４ａが、それぞれ、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）及びＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）の一例である。
変形例に係る双方向スイッチ素子１ａは、実施形態１に係る双方向スイッチ素子１と同様、電流コラプスの発生を抑制することが可能となる。
ここにおいて、変形例に係る双方向スイッチ素子１では、比較例に係る双方向スイッチ素子と比べてオフリーク電流が大きくなってしまう。これに対して、実施形態１に係る双方向スイッチ素子１では、変形例に係る双方向スイッチ素子と比べてオフリーク電流を低減することができる。オフリーク電流とは、第１のゲート電極Ｇ１がオフ状態、第２のゲート電極Ｇ２がオフ状態のときに、第２のソース電極Ｓ２から第１のソース電極Ｓ１へ流れる電流である。
図４は、第２のソース電極Ｓ２を第１のソース電極Ｓ１よりも高電位として第２のソース電極Ｓ２と第１のソース電極Ｓ１との間の電圧をＶS2S1とした場合の、ＶS2S1とリーク電流（オフリーク電流）との関係を示している。図４中のＤＨは、上述のダブルヘテロ構造を有する実施形態１の双方向スイッチ素子１の一例の測定データであり、図４中のＳＨは上述のシングルヘテロ構造を有する比較例の双方向スイッチ素子の一例の測定データである。図４から、ＶS2S1が４００Ｖ以下であれば、実施形態１に係る双方向スイッチ素子１のリーク電流が比較例の双方向スイッチのリーク電流よりも小さいことが分かる。
上述のように実施形態１に係る双方向スイッチ素子１は、第２のＡｌＧａＮ層５のＡｌの組成比が０．０５未満である。これにより、実施形態１に係る双方向スイッチ素子１は、オフリーク電流を抑制することが可能となる。
（実施形態２）
以下では、実施形態２に係る双方向スイッチ素子１ｂについて、図５に基づいて説明する。
実施形態２に係る双方向スイッチ素子１ｂに関し、実施形態１に係る双方向スイッチ素子１（図１参照）と同様の構成要素については、同一の符号を付して説明を省略する。
実施形態２に係る双方向スイッチ素子１ｂは、実施形態１に係る双方向スイッチ素子１の第３のＡｌＧａＮ層４、第２のＡｌＧａＮ層５の代わりに、第３のＡｌＧａＮ層４ｂ、第２のＡｌＧａＮ層５ｂを備えている。実施形態２に係る双方向スイッチ素子１ｂでは、ＧａＮ層６、第１のＡｌＧａＮ層７、第１のｐ型ＡｌＧａＮ層８１、第２のｐ型ＡｌＧａＮ層８２、第２のＡｌＧａＮ層５ｂ及び第３のＡｌＧａＮ層４ｂが、それぞれ、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）及びＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）の一例である。
第３のＡｌＧａＮ層４ｂのＡｌの組成比は、例えば、０．０５である。つまり、第３のＡｌＧａＮ層４ｂは、Ａｌ０．０５Ｇａ０．９５Ｎ層である。第３のＡｌＧａＮ層４ｂは、第２のＡｌＧａＮ層５ｂよりもＣの濃度が高い。第３のＡｌＧａＮ層４ｂのＣの濃度は、例えば、１×１０１９ｃｍ－３以上１×１０１９ｃｍ－３以下である。
第２のＡｌＧａＮ層５ｂのＡｌの組成比は、第３のＡｌＧａＮ層４ｂのＡｌの組成比よりも小さい。第２のＡｌＧａＮ層５ｂでは、第２のＡｌＧａＮ層５ｂの厚み方向において第３のＡｌＧａＮ層４ｂから離れるにつれてＡｌの組成比が小さくなっている。言い換えれば、第２のＡｌＧａＮ層５ｂは、第３のＡｌＧａＮ層４ｂから離れるにつれてバンドギャップエネルギが小さくなっており、ＧａＮ層６に近づくにつれてＧａＮ層６とのバンドギャップエネルギの差が小さくなっている。ここにおいて、第２のＡｌＧａＮ層５ｂは、例えば、互いにＡｌの組成比の異なる３層以上のＡｌＧａＮ層の積層膜である。一例として、第２のＡｌＧａＮ層５ｂは、互いにＡｌの組成比の異なる１０層のＡｌＧａＮ層の積層膜である。ここにおいて、１０層のＡｌＧａＮ層の各々の厚さは、第２のＡｌＧａＮ層５ｂの厚さの１０分の１の厚さである。また、１０層のＡｌＧａＮ層は、第２のＡｌＧａＮ層５ｂの厚み方向においてＧａＮ層６から離れるにつれてＡｌの組成比が０．００５ずつ増加している。つまり、１０層のＡｌＧａＮ層は、第２のＡｌＧａＮ層５ｂの厚み方向においてＧａＮ層６側から、Ａｌ０．００５Ｇａ０．９９５Ｎ層、Ａｌ０．０１Ｇａ０．９９Ｎ層、Ａｌ０．０１５Ｇａ０．９８５Ｎ層、Ａｌ０．０２Ｇａ０．９８Ｎ層、Ａｌ０．０２５Ｇａ０．９７５Ｎ層、Ａｌ０．０３Ｇａ０．９７Ｎ層、Ａｌ０．０３５Ｇａ０．９６５Ｎ層、Ａｌ０．０４Ｇａ０．９６Ｎ層、Ａｌ０．０４５Ｇａ０．９５５Ｎ層、Ａｌ０．０５Ｇａ０．９５Ｎ層の順に並んでいる。
実施形態２に係る双方向スイッチ素子１ｂは、実施形態１に係る双方向スイッチ素子１と同様、電流コラプスの発生を抑制することが可能となる。
図６は、ＶS2S1とリーク電流（オフリーク電流）との関係を示している。図６中のＡｌグレーデッドは実施形態２に係る双方向スイッチ素子１ｂの一例の測定データであり、図６中のＳＨは上述のシングルヘテロ構造を有する比較例の双方向スイッチ素子の一例の測定データである。図６から、ＶS2S1が２５０Ｖ以下であれば、実施形態２に係る双方向スイッチ素子１ｂのリーク電流が比較例の双方向スイッチのオフリーク電流よりも小さいことが分かる。
（実施形態３）
以下では、実施形態３に係る双方向スイッチ素子１ｃについて、図７に基づいて説明する。
実施形態３に係る双方向スイッチ素子１ｃに関し、実施形態１に係る双方向スイッチ素子１（図１参照）と同様の構成要素については、同一の符号を付して説明を省略する。
実施形態３に係る双方向スイッチ素子１ｃは、実施形態１に係る双方向スイッチ素子１のバッファ層３、第３のＡｌＧａＮ層４、第２のＡｌＧａＮ層５及びＧａＮ層６の代わりに、バッファ層３ｃ、第３のＡｌＧａＮ層４ｃ、第２のＡｌＧａＮ層５ｃ及び第４のＡｌＧａＮ層６１を備えている。実施形態３に係る双方向スイッチ素子１ｃでは、第４のＡｌＧａＮ層６１、第１のＡｌＧａＮ層７、第１のｐ型ＡｌＧａＮ層８１、第２のｐ型ＡｌＧａＮ層８２、第２のＡｌＧａＮ層５ｃ及び第３のＡｌＧａＮ層４ｃが、それぞれ、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）及びＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）の一例である。
第４のＡｌＧａＮ層６１は、アンドープのＡｌＧａＮ層である。第４のＡｌＧａＮ層６１を構成するアンドープのＡｌＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第４のＡｌＧａＮ層６１の厚さは、例えば、１００ｎｍ以上７００ｎｍ以下である。第４のＡｌＧａＮ層６１に対応するＡｌｚＧａ１－ｚＮ層のＡｌの組成比ｚが、第１のＡｌＧａＮ層７により構成されるＡｌｂＧａ１－ｂＮ層のＡｌの組成比ｂよりも小さく、かつ、第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙよりも小さい。
第１のＡｌＧａＮ層７は、第４のＡｌＧａＮ層６１と共に第１のヘテロ接合部ＨＪ１ｃを構成する。第４のＡｌＧａＮ層６１においては、第１ヘテロ接合部ＨＪ１ｃの近傍に、２次元電子ガスが発生している。第１のＡｌＧａＮ層７を構成するアンドープのＡｌＧａＮ層のＡｌの組成比は、例えば、０．１７である。
第２のＡｌＧａＮ層５ｃは、第４のＡｌＧａＮ層６１と共に第２のヘテロ接合部ＨＪ２ｃを構成する。第２のＡｌＧａＮ層５ｃは、第４のＡｌＧａＮ層６１の厚さ方向において、第１のＡｌＧａＮ層７側とは反対側に位置している。要するに、第２のＡｌＧａＮ層５ｃは、第４のＡｌＧａＮ層６１を挟んで第１のＡｌＧａＮ層７と対向している。したがって、双方向スイッチ素子１ｃは、第１のＡｌＧａＮ層７と第４のＡｌＧａＮ層６１と第２のＡｌＧａＮ層５ｃとを含むダブルヘテロ構造を有している。第１のＡｌＧａＮ層７及び第２のＡｌＧａＮ層５ｃの各々のバンドギャップは、第４のＡｌＧａＮ層６１のバンドギャップよりも大きい。
第２のＡｌＧａＮ層５ｃは、アンドープのＡｌＧａＮ層である。第２のＡｌＧａＮ層５ｃを構成するアンドープのＡｌＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第２のＡｌＧａＮ層５ｃのＡｌの組成比、言い換えれば、第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙは、例えば、０．０２である。つまり、第２のＡｌＧａＮ層５ｃは、アンドープのＡｌ０．０２Ｇａ０．９８Ｎ層である。第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＣの濃度は、一例として、７×１０１６ｃｍ－３であったが、この数値に限定されない。ＡｌｙＧａ１－ｙＮ層のＣの濃度は、例えば、３×１０１７ｃｍ－３以下であるのが好ましい。第２のＡｌＧａＮ層５ｃの厚さは、例えば、１００ｎｍ以上５００μｍ以下である。
第３のＡｌＧａＮ層４ｃは、基板２と第２のＡｌＧａＮ層５ｃとの間に位置している。第３のＡｌＧａＮ層４ｃのＡｌの組成比、言い換えれば、第３のＡｌＧａＮ層４ｃにより構成されるＡｌｗＧａ１－ｗＮ層のＡｌの組成比ｗは、第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙと同じであるのが好ましく、例えば、０．０２である。つまり、第３のＡｌＧａＮ層４ｃは、Ａｌ０．０２Ｇａ０．９８Ｎ層である。第３のＡｌＧａＮ層４ｃは、第２のＡｌＧａＮ層５ｃよりもＣの濃度が高い。第３のＡｌＧａＮ層４ｃのＣの濃度は、例えば、５×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。第３のＡｌＧａＮ層４ｃは、その成長時に意図的にＣをドーピングしている。より詳細には、第３のＡｌＧａＮ層４ｃの成長速度が第２のＡｌＧａＮ層５ｃの成長速度よりも速くなるように第３のＡｌＧａＮ層４ｃの成長条件を設定することにより、第３のＡｌＧａＮ層４ｃのＣの濃度を第２のＡｌＧａＮ層５ｃのＣの濃度よりも高くしている。ここにおいて、第３のＡｌＧａＮ層４ｃは、第２のＡｌＧａＮ層５ｃよりも電気絶縁性が高く、電気絶縁層として機能する。これにより、第４のＡｌＧａＮ層６１の厚さ方向に電流が流れるのを抑制することができる。
バッファ層３ｃは、ＣドープのＧａＮ層である。バッファ層３ｃは、その成長時に意図的にＣをドーピングしている。バッファ層３ｃのＣの濃度は、アンドープのＧａＮ層により構成されるバッファ層３のＣの濃度よりも高い。バッファ層３ｃの厚さは、例えば、１００ｎｍ以上３０００ｎｍ以下である。
実施形態３に係る双方向スイッチ素子１ｃは、第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙが０．０５未満である。これにより、実施形態３に係る双方向スイッチ素子１ｃは、オフリーク電流を抑制することが可能となる。
また、実施形態３に係る双方向スイッチ素子１ｃは、第３のＡｌＧａＮ層４ｃに対応するＡｌｗＧａ１－ｗＮ層のＡｌの組成比ｗが０．０５未満である。これにより、実施形態３に係る双方向スイッチ素子１ｃは、オフリーク電流を抑制することが可能となる。
また、実施形態３に係る双方向スイッチ素子１ｃは、第２のＡｌＧａＮ層５ｃに対応するＡｌｙＧａ１－ｙＮ層のＡｌの組成比ｙが０．０３未満であり、第３のＡｌＧａＮ層４ｃに対応するＡｌｗＧａ１－ｗＮ層のＡｌの組成比ｗが０．０３未満であるのが好ましい。これにより、実施形態３に係る双方向スイッチ素子１ｃでは、オフリーク電流をより一層抑制することが可能となる。
上記の実施形態１～３等は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１～３等は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
例えば、第２のＡｌＧａＮ層５ｂにおける３層以上のＡｌＧａＮ層の厚さの関係は、特に限定されない。例えば、３層以上のＡｌＧａＮ層は、厚さが同じである場合に限らず、互いに厚さが異なっていてもよい。
また、第２のＡｌＧａＮ層５ｂは、Ａｌの組成比がステップ状に変化している場合に限らず、連続的に変化していてもよい。
また、基板２は、シリコン基板に限らず、例えば、ＧａＮ基板、ＳｉＣ基板、サファイア基板等であってもよい。
双方向スイッチ素子１、１ａ、１ｂ、１ｃの各々の他の第１例では、第１のｐ型ＡｌＧａＮ層８１の代わりに第１のｐ型ＧａＮ層を備え、第２のｐ型ＡｌＧａＮ層８２の代わりに第２のｐ型ＧａＮ層を備えていてもよい。
また、双方向スイッチ素子１、１ａ、１ｂ、１ｃの各々の他の第２例では、第１のｐ型ＡｌＧａＮ層８１の代わりに、ｐ型金属酸化物半導体層からなる第１のゲート層を備え、第２のｐ型ＡｌＧａＮ層の代わりに、ｐ型金属酸化物半導体層からなる第２のゲート層を備えていてもよい。第１のゲート層及び第２のゲート層の各々のｐ型金属酸化物半導体層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。第１のゲート層は、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に電圧が印加されていないときに、第１のゲート層直下において第１のＡｌＧａＮ層７とＧａＮ層６とに空乏層を形成する。第２のゲート層は、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に電圧が印加されていないときに、第２のゲート層直下において第１のＡｌＧａＮ層７とＧａＮ層６とに空乏層を形成する。
また、双方向スイッチ素子１の他の第３例では、第２のＡｌＧａＮ層５の代わりに、ＩｎＡｌＧａＮ層を備えていてもよい。この場合、ＩｎＡｌＧａＮ層は、アンドープのＩｎ0.05Ａｌ0.10Ｇａ0.85Ｎ層により構成してもよい。
また、双方向スイッチ素子１の他の第４例では、第３のＡｌＧａＮ層４の代わりに、ＩｎＡｌＧａＮ層を備えていてもよい。この場合、第３のＡｌＧａＮ層４の代わりのＩｎＡｌＧａＮ層は、第２のＡｌＧａＮ層５の代わりのＩｎＡｌＧａＮ層よりもＣの濃度の高いＩｎ0.05Ａｌ0.10Ｇａ0.85Ｎ層により構成してもよい。
（まとめ）
以上説明した実施形態等から本明細書には以下の態様が開示されている。
第１の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）は、基板（２）と、ＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）と、ＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）と、第１のソース電極（Ｓ１）と、第１のゲート電極（Ｇ１）と、第２のゲート電極（Ｇ２）と、第２のソース電極（Ｓ２）と、ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）と、ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）と、ＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）と、ＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）と、を備える。ＡｌｚＧａ１－ｚＮ層（ＧａＮ層６；第４のＡｌＧａＮ層６１）は、基板（２）上に形成されている。ＡｌｂＧａ１－ｂＮ層（第１のＡｌＧａＮ層７）は、ＡｌｚＧａ１－ｚＮ層（ＧａＮ層６；第４のＡｌＧａＮ層６１）上に形成されている。第１のソース電極（Ｓ１）、第１のゲート電極（Ｇ１）、第２のゲート電極（Ｇ２）、及び、第２のソース電極（Ｓ２）は、ＡｌｂＧａ１－ｂＮ層（第１のＡｌＧａＮ層７）上に形成されている。ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（第１のｐ型ＡｌＧａＮ層８１）は、第１のゲート電極（Ｇ１）とＡｌｂＧａ１－ｂＮ層（第１のＡｌＧａＮ層７）との間に介在している。ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（第２のｐ型ＡｌＧａＮ層８２）は、第２のゲート電極（Ｇ２）とＡｌｂＧａ１－ｂＮ層（第１のＡｌＧａＮ層７）との間に介在している。ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５；５ａ；５ｂ；５ｃ）は、基板（２）とＡｌｚＧａ１－ｚＮ層（ＧａＮ層６；第４のＡｌＧａＮ層６１）との間に介在している。ＡｌｗＧａ１－ｗＮ層（第３のＡｌＧａＮ層４；４ａ；４ｂ；４ｃ）は、基板（２）とＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５；５ａ；５ｂ；５ｃ）との間に介在し、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５；５ａ；５ｂ；５ｃ）よりもＣの濃度が高い。
第１の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）では、電流コラプスを抑制することが可能となる。
第２の態様に係る双方向スイッチ素子（１；１ｃ）では、第１の態様において、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５；５ｃ）のＡｌの組成比（ｙ）が０．０５未満である。
第２の態様に係る双方向スイッチ素子（１；１ｃ）では、オフリーク電流を抑制することが可能となる。
第３の態様に係る双方向スイッチ素子（１ｂ）では、第１又は２の態様において、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５ｂ）のＡｌの組成比（ｙ）は、ＡｌｗＧａ１－ｗＮ層（第３のＡｌＧａＮ層４ｂ）のＡｌの組成比（ｗ）よりも小さい。ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５ｂ）では、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５ｂ）の厚み方向においてＡｌｗＧａ１－ｗＮ層（第３のＡｌＧａＮ層４ｂ）から離れるにつれてＡｌの組成比（ｙ）が小さくなっている。
第３の態様に係る双方向スイッチ素子（１ｂ）では、オフリーク電流を抑制することが可能となる。
第４の態様に係る双方向スイッチ素子（１ｂ）では、第１～３の態様のいずれか一つにおいて、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５ｂ）は、互いにＡｌの組成比の異なる３層以上のＡｌＧａＮ層の積層膜である。
第４の態様に係る双方向スイッチ素子（１ｂ）では、オフリーク電流の発生を抑制することが可能となる。
第５の態様に係る双方向スイッチ素子（１ｃ）では、第２の態様において、ＡｌｗＧａ１－ｗＮ層（第３のＡｌＧａＮ層４ｃ）のＡｌの組成比（ｗ）が０．０５未満である。
第５の態様に係る双方向スイッチ素子（１ｃ）では、オフリーク電流をより抑制することが可能となる。
第６の態様に係る双方向スイッチ素子（１ｃ）では、第５の態様において、ＡｌｙＧａ１－ｙＮ層（第２のＡｌＧａＮ層５ｃ）のＡｌの組成比（ｙ）が０．０３未満であり、ＡｌｗＧａ１－ｗＮ層（第３のＡｌＧａＮ層４ｃ）のＡｌの組成比（ｗ）が０．０３未満である。
第６の態様に係る双方向スイッチ素子（１ｃ）では、オフリーク電流をより一層抑制することが可能となる。
第７の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）は、第１～６の態様のいずれか一つにおいて、基板（２）が第１のソース電極（Ｓ１）、第２のソース電極（Ｓ２）、第１のゲート電極（Ｇ１）及び第２のゲート電極（Ｇ２）のいずれとも電気的に絶縁された状態で使用される。
第７の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）では、基板（２）が接地された状態で使用することなく電流コラプスを抑制することが可能となる。
第８の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）では、第１～７の態様のいずれか一つにおいて、第３のＡｌＧａＮ層（４；４ａ；４ｂ；４ｃ）の厚さが、第２のＡｌＧａＮ層（５；５ａ；５ｂ；５ｃ）の厚さよりも厚い。
第８の態様に係る双方向スイッチ素子（１；１ａ；１ｂ；１ｃ）では、耐圧の向上を図ることが可能となる。
１、１ａ、１ｂ、１ｃ 双方向スイッチ素子
２ 基板
４、４ａ、４ｂ、４ｃ 第３のＡｌＧａＮ層（ＡｌｗＧａ１－ｗＮ層）
５、５ａ、５ｂ、５ｃ 第２のＡｌＧａＮ層（ＡｌｙＧａ１－ｙＮ層）
６ ＧａＮ層（ＡｌｚＧａ１－ｚＮ層）
６１ 第４のＡｌＧａＮ層（ＡｌｚＧａ１－ｚＮ層）
７ 第１のＡｌＧａＮ層（ＡｌｂＧａ１－ｂＮ層）
８１ 第１のｐ型ＡｌＧａＮ層（ｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層）
８２ 第２のｐ型ＡｌＧａＮ層（ｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層）
Ｇ１ 第１のゲート電極
Ｇ２ 第２のゲート電極
Ｓ１ 第１のソース電極
Ｓ２ 第２のソース電極

Claims (8)

  1. 基板と、
    前記基板上に形成されているＡｌｚＧａ１－ｚＮ層（ここで、０≦ｚ＜１）と、
    前記ＡｌｚＧａ１－ｚＮ層上に形成されているＡｌｂＧａ１－ｂＮ層（ここで、０＜ｂ＜１）と、
    前記ＡｌｂＧａ１－ｂＮ層上に形成されている第１のソース電極、第１のゲート電極、第２のゲート電極、及び、第２のソース電極と、
    前記第１のゲート電極と前記ＡｌｂＧａ１－ｂＮ層との間に介在しているｐ型Ａｌｘ１Ｇａ１－ｘ１Ｎ層（ここで、０≦ｘ１≦１）と、
    前記第２のゲート電極と前記ＡｌｂＧａ１－ｂＮ層との間に介在しているｐ型Ａｌｘ２Ｇａ１－ｘ２Ｎ層（ここで、０≦ｘ２≦１）と、
    前記基板と前記ＡｌｚＧａ１－ｚＮ層との間に介在しているＡｌｙＧａ１－ｙＮ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）と、
    前記基板と前記ＡｌｙＧａ１－ｙＮ層との間に介在し、前記ＡｌｙＧａ１－ｙＮ層よりもＣの濃度が高いＡｌｗＧａ１－ｗＮ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）と、を備え、
    前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＡｌの組成比ｙが０．０５未満であり、
    前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層のＡｌの組成比ｗが０．０５未満である、
    双方向スイッチ素子。
  2. 前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＡｌの組成比ｙが０．０３未満であり、
    前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層のＡｌの組成比ｗが０．０３未満である、
    請求項１に記載の双方向スイッチ素子。
  3. 前記基板が前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極及び前記第２のゲート電極のいずれとも電気的に絶縁された状態で使用される、
    請求項１又は２に記載の双方向スイッチ素子。
  4. 基板と、
    前記基板上に形成されているＡｌ ｚ Ｇａ １－ｚ Ｎ層（ここで、０≦ｚ＜１）と、
    前記Ａｌ ｚ Ｇａ １－ｚ Ｎ層上に形成されているＡｌ ｂ Ｇａ １－ｂ Ｎ層（ここで、０＜ｂ＜１）と、
    前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層上に形成されている第１のソース電極、第１のゲート電極、第２のゲート電極、及び、第２のソース電極と、
    前記第１のゲート電極と前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層との間に介在しているｐ型Ａｌ ｘ１ Ｇａ １－ｘ１ Ｎ層（ここで、０≦ｘ１≦１）と、
    前記第２のゲート電極と前記Ａｌ ｂ Ｇａ １－ｂ Ｎ層との間に介在しているｐ型Ａｌ ｘ２ Ｇａ １－ｘ２ Ｎ層（ここで、０≦ｘ２≦１）と、
    前記基板と前記Ａｌ ｚ Ｇａ １－ｚ Ｎ層との間に介在しているＡｌ ｙ Ｇａ １－ｙ Ｎ層（ここで、０＜ｙ＜１、かつ、ｚ＜ｙ＜ｂ）と、
    前記基板と前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層との間に介在し、前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層よりもＣの濃度が高いＡｌ ｗ Ｇａ １－ｗ Ｎ層（ここで、０＜ｗ＜１、かつ、ｚ＜ｗ＜ｂ）と、を備え、
    前記基板が前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極及び前記第２のゲート電極のいずれとも電気的に絶縁された状態で使用される、
    双方向スイッチ素子。
  5. 前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＡｌの組成比ｙが０．０５未満である、
    請求項４に記載の双方向スイッチ素子。
  6. 前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層のＡｌの組成比ｙは、前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層のＡｌの組成比ｗよりも小さく、
    前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層では、前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層の厚み方向において前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層から離れるにつれてＡｌの組成比ｙが小さくなっている、
    請求項４又は５に記載の双方向スイッチ素子。
  7. 前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層は、互いにＡｌの組成比の異なる３層以上のＡｌＧａＮ層の積層膜である、
    請求項４～６のいずれか一項に記載の双方向スイッチ素子。
  8. 前記Ａｌ ｗ Ｇａ １－ｗ Ｎ層の厚さが、前記Ａｌ ｙ Ｇａ １－ｙ Ｎ層の厚さよりも厚い、
    請求項１～７のいずれか一項に記載の双方向スイッチ素子。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7261196B2 (ja) 2020-04-06 2023-04-19 株式会社東芝 半導体装置
US20220416777A1 (en) 2021-06-29 2022-12-29 Navitas Semiconductor Limited Circuits and methods for controlling a voltage of a semiconductor substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196575A (ja) 2000-01-13 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置
WO2008062800A1 (fr) 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2012243871A (ja) 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2015115582A (ja) 2013-12-16 2015-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2017521869A (ja) 2014-07-21 2017-08-03 トランスフォーム インコーポレーテッド エンハンスメントモードｉｉｉ族窒化物デバイスの形成

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011064955A1 (ja) * 2009-11-30 2013-04-11 パナソニック株式会社 双方向スイッチ
JP5666157B2 (ja) 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196575A (ja) 2000-01-13 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置
WO2008062800A1 (fr) 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2012243871A (ja) 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2015115582A (ja) 2013-12-16 2015-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2017521869A (ja) 2014-07-21 2017-08-03 トランスフォーム インコーポレーテッド エンハンスメントモードｉｉｉ族窒化物デバイスの形成

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