KR20150117608A - 스위칭 소자 - Google Patents

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KR20150117608A
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semiconductor layer
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hemt
type gan
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히데모토 도미타
마사카즈 가네치카
히로유키 우에다
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도요타 지도샤（주）
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Abstract

(과제)
게이트 누출 전류가 작으며, 또한, 게이트 임계값이 낮은 스위칭 소자를 제공한다.
(해결 수단)
제 1 반도체층과, 제 1 도전형이고, 상기 제 1 반도체층 상에 배치되어 있고, 상기 제 1 반도체층에 대해 헤테로 접합되어 있는 제 2 반도체층과, 제 2 도전형이고, 상기 제 2 반도체층 상에 배치되어 있는 제 3 반도체층과, 제 2 도전형이고, 상기 제 3 반도체층 상에 배치되어 있고, 상기 제 3 반도체층에 대해 헤테로 접합되어 있는 제 4 반도체층과, 상기 제 4 반도체층에 대해 전기적으로 접속되어 있는 게이트 전극을 구비하는 스위칭 소자.

Description

스위칭 소자{SWITCHING DEVICE}
본 명세서가 개시하는 기술은 스위칭 소자에 관한 것이다.
특허문헌 1 에는, 제 1 질화물층과, 제 1 질화물층에 대해 헤테로 접합하는 제 2 질화물층과, 제 2 질화물층에 접하는 p 형 질화물층과, p 형 질화물층에 접하는 n 형 질화물층과, n 형 질화물층에 접속되어 있는 게이트 전극을 갖는 HEMT 가 개시되어 있다. 이 HEMT 는, 제 1 질화물층과 제 2 질화물층의 계면에 형성되는 2DEG 채널을 전류 경로로서 사용한다. 게이트 전압이 낮으면 p 형 질화물층으로부터 신장되는 공핍층에 의해 상기 계면의 일부가 공핍화되기 때문에, 공핍화된 영역에 2DEG 채널이 형성되지 않는다. 이 때문에, HEMT 는 오프되어 있다. 게이트 전압이 상승하면, 상기 계면의 공핍층이 소실되기 때문에, 상기 계면 전체에 2DEG 채널이 형성된다. 이 때문에, HEMT 는 온된다. 즉, 이 HEMT 는 노멀리 오프형이다. 또, 특허문헌 1 의 HEMT 에서는, 게이트 전극과 p 형 질화물층 사이에 n 형 질화물층이 배치되어 있다. 게이트 전압이 상승하면 n 형 질화물층과 p 형 질화물층 사이의 pn 접합에 역전압이 인가된다. 이로써, 게이트 누출 전류 (즉, 게이트 전극으로부터 제 1 및 제 2 질화물층에 흐르는 전류) 가 억제된다.
일본 공개특허공보 2013-080894호
특허문헌 1 의 HEMT 에서는, 게이트 전극과 p 형 질화물층 사이에 n 형 질화물층이 배치되어 있기 때문에, 게이트 전압이 상승했을 때 n 형 질화물층과 p 형 질화물층 사이에 전위차가 발생한다. 이 때문에, 게이트 전압이 상승했을 때 n 형 질화물층의 전위가 게이트 전극과 대략 동 전위까지 상승하는 한편으로, p 형 질화물층의 전위가 그만큼 상승하지 않는다. 이와 같이 p 형 질화물층의 전위가 상승하기 어려우면, 게이트 전압을 비교적 높은 값까지 상승시키지 않으면 p 형 질화물층으로부터 신장되는 공핍층이 소실되지 않아, HEMT 가 온되지 않는다. 이와 같이, 특허문헌 1 의 HEMT 는 게이트 임계값이 높다는 문제가 있었다. 따라서, 본 명세서에서는, 게이트 누출 전류가 작고, 또한, 게이트 임계값이 낮은 스위칭 소자를 제공한다.
본 명세서가 개시하는 스위칭 소자는 제 1 반도체층과, 제 1 도전형이고, 상기 제 1 반도체층 상에 배치되어 있고, 상기 제 1 반도체층에 대해 헤테로 접합되어 있는 제 2 반도체층과, 제 2 도전형이고, 상기 제 2 반도체층 상에 배치되어 있는 제 3 반도체층과, 제 2 도전형이고, 상기 제 3 반도체층 상에 배치되어 있고, 상기 제 3 반도체층에 대해 헤테로 접합되어 있는 제 4 반도체층과, 상기 제 4 반도체층에 대해 전기적으로 접속되어 있는 게이트 전극을 구비한다. 또한, 본 명세서에 있어서, 제 1 도전형은 n 형과 p 형 중 어느 일방을 의미하고, 제 2 도전형은 제 1 도전형과는 상이한 도전형을 의미한다.
이 스위칭 소자에서는, 제 1 반도체층과 제 2 반도체층의 계면의 캐리어 가스 (즉, 2DEG 또는 2DHG) 를 전류 경로로서 사용한다. 게이트 전압이 낮은 상태에서는, 제 3 반도체층으로부터 신장되는 공핍층에 의해 상기 계면이 공핍화되어, 스위칭 소자는 오프되어 있다. 게이트 전압이 상승하면, 상기 계면의 공핍층이 소실되기 때문에, 스위칭 소자는 온된다. 또, 이 스위칭 소자에서는, 게이트 전극과 제 3 반도체층 사이에, 제 3 반도체층과 동일한 제 2 도전형이고, 제 3 반도체층에 대해 헤테로 접합되어 있는 제 4 반도체층이 형성되어 있다. 제 3 반도체층과 제 4 반도체층의 계면의 헤테로 접합부에는 장벽이 형성된다. 이 때문에, 게이트 전압을 인가했을 때, 헤테로 접합부의 장벽에 의해 제 4 반도체층으로부터 제 3 반도체층에 전류가 흐르는 것이 억제된다. 즉, 게이트 누출 전류가 억제된다. 한편, 제 3 반도체층과 제 4 반도체층이 동일한 제 2 도전형이기 때문에, 게이트 전압이 상승했을 때, 제 3 반도체층과 제 4 반도체층 사이에 전위차는 거의 발생하지 않는다. 이 때문에, 이 스위칭 소자는 게이트 임계값이 낮다.
도 1 은 실시예 1 의 HEMT (10) 의 종단면도.
도 2 는 도 1 의 A-A 선에 있어서의 밴드 갭도.
도 3 은 실시예 1 의 HEMT (10) 와 종래의 HEMT 의 특성을 비교하는 그래프.
도 4 는 비교예의 HEMT 의 종단면도.
도 5 는 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 6 은 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 7 은 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 8 은 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 9 는 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 10 은 실시예 1 의 HEMT (10) 의 제조 공정의 설명도.
도 11 은 실시예 2 의 HEMT 의 종단면도.
먼저, 이하에 설명하는 실시예의 특징에 대해 열기한다.
(특징 1) 제 3 반도체층의 제 2 도전형 불순물 농도가 제 4 반도체층의 제 2 도전형 불순물 농도보다 높다.
(특징 2) 제 1 반도체층, 제 2 반도체층, 제 3 반도체층 및 제 4 반도체층이 질화물 반도체층이다.
(특징 3) 제 1 반도체층이 GaN 층이고, 제 2 반도체층이 n 형의 AlGaN 층이며, 제 3 반도체층이 p 형의 GaN 층이고, 제 4 반도체층이 AlxGa1-xN 층이며, 0 ＜ x ＜ 0.2 이다. 또한, 상기 각 화합물에 있어서, 서픽스를 붙이지 않은 원소에 대해서는, 임의의 비율을 채용할 수 있다.
(특징 4) 혹은, 제 1 반도체층이 GaN 층이고, 제 2 반도체층이 n 형 또는 언도프의 AlGaN 층이며, 제 3 반도체층이 p 형의 GaN 층이고, 제 4 반도체층이 InyAlxGa1-x-yN 층이며, 또한, 제 3 반도체층보다 밴드 갭이 큰 층이어도 된다.
(특징 5) 게이트 전극은 직접 또는 제 2 도전형의 반도체층을 개재하여, 제 4 반도체층에 접속되어 있다.
도 1 에 나타내는 실시예의 HEMT (10) 는 기판 (12), 버퍼층 (14), 전자 주행층 (16), 전자 공급층 (18), 절연막 (20), p 형 GaN 층 (22), p 형 AlGaN 층 (24), p 형 GaN 층 (26), 게이트 전극 (28), 소스 전극 (30) 및 드레인 전극 (32) 을 갖고 있다.
기판 (12) 은 실리콘에 의해 구성되어 있다. 단, 기판 (12) 은 표면에 화합물 반도체층을 결정 성장시키는 것이 가능한 다른 재료 (예를 들어, 사파이어, SiC, GaN 등) 에 의해 구성되어 있어도 된다.
버퍼층 (14) 은 GaN (또는 AlGaN 등) 에 의해 구성되어 있다. 단, 버퍼층 (14) 은 AlN 등의 다른 재료에 의해 구성되어 있어도 된다. 버퍼층 (14) 은 기판 (12) 상에 형성되어 있다.
전자 주행층 (16) 은 i 형 (즉, 언도프형) 의 GaN 에 의해 구성되어 있다. 전자 주행층 (16) 은 버퍼층 (14) 상에 형성되어 있다.
전자 공급층 (18) 은 n 형의 AlyGa1-yN 에 의해 구성되어 있다 (0.18 ＜ y ＜ 0.20). 전자 공급층 (18) 에 있어서의 n 형 불순물 농도는 매우 낮다. 전자 공급층 (18) 은 전자 주행층 (16) 상에 형성되어 있다. 전자 공급층 (18) 과 전자 주행층 (16) 의 계면 (18a) 은 헤테로 접합 계면이 되어 있다. 헤테로 접합 계면 (18a) 에는 2DEG (2 차원 전자 가스) 가 형성되어 있다.
p 형 GaN 층 (22) 은 p 형의 GaN 에 의해 구성되어 있다. p 형 GaN 층 (22) 에는 p 형 불순물로서 Mg 가 함유되어 있다. p 형 GaN 층 (22) 은 전자 공급층 (18) 상에 형성되어 있다. p 형 GaN 층 (22) 은 전자 공급층 (18) 의 표면의 일부에 접하고 있다.
p 형 AlGaN 층 (24) 은 p 형의 AlxGa1-xN (0 ＜ x ＜ 0.2) 에 의해 구성되어 있다. p 형 AlGaN 층 (24) 에는 p 형 불순물로서 Mg 가 함유되어 있다. p 형 AlGaN 층 (24) 의 p 형 불순물 (즉, Mg) 의 농도는, p 형 GaN 층 (22) 의 p 형 불순물 (즉, Mg) 의 농도보다 낮다. p 형 AlGaN 층 (24) 은 p 형 GaN 층 (22) 상에 형성되어 있다. p 형 AlGaN 층 (24) 과 p 형 GaN 층 (22) 의 계면 (24a) 은 헤테로 접합 계면이 되어 있다.
p 형 GaN 층 (26) 은 p 형의 GaN 에 의해 구성되어 있다. p 형 GaN 층 (26) 에는 p 형 불순물로서 Mg 가 함유되어 있다. p 형 GaN 층 (26) 의 p 형 불순물 (즉, Mg) 의 농도는 p 형 GaN 층 (22) 의 p 형 불순물 (즉, Mg) 의 농도보다 높다. p 형 GaN 층 (26) 은 p 형 AlGaN 층 (24) 상에 형성되어 있다.
게이트 전극 (28) 은 p 형 GaN 층 (26) 상에 형성되어 있다. p 형 GaN 층 (26) 의 p 형 불순물의 농도가 높기 때문에, 게이트 전극 (28) 은 p 형 GaN 층 (26) 에 대해 오믹 접속되어 있다.
소스 전극 (30) 과 드레인 전극 (32) 은 전자 공급층 (18) 상에 형성되어 있다. 전자 공급층 (18) 의 표면을 평면에서 보았을 때, 소스 전극 (30) 과 드레인 전극 (32) 사이에 p 형 GaN 층 (22), p 형 AlGaN 층 (24), p 형 GaN 층 (26) 및 게이트 전극 (28) 이 배치되어 있다.
절연막 (20) 은 전자 공급층 (18) 의 표면과, p 형 GaN 층 (22), p 형 AlGaN 층 (24) 및 p 형 GaN 층 (26) 의 측면을 덮고 있다.
HEMT (10) 의 동작에 대해 설명한다. HEMT (10) 를 동작시킬 때에는 드레인 전극 (32) 과 소스 전극 (30) 사이에 드레인 전극 (32) 이 플러스가 되는 전압이 인가된다. 상기 서술한 바와 같이, 헤테로 접합 계면 (18a) 에는 2DEG 가 형성되어 있다. 단, 게이트 전극 (28) 에 인가되는 게이트 전압이 임계값 미만인 경우에는, p 형 GaN 층 (22) 으로부터 전자 공급층 (18) 및 전자 주행층 (16) 내에 공핍층이 넓어져 있다. 이 경우, p 형 GaN 층 (22) 의 바로 아래의 헤테로 접합 계면 (18a) 에 공핍층이 도달되어 있고, p 형 GaN 층 (22) 의 바로 아래에는 2DEG 가 형성되어 있지 않다. 따라서, 게이트 전압이 임계값 미만인 경우에는, 드레인 전극 (32) 와 소스 전극 (30) 사이에 전류는 흐르지 않는다. 게이트 전압을 임계값 이상으로 상승시키면 p 형 GaN 층 (22) 의 전위가 상승한다. 그러면, 공핍층이 p 형 GaN 층 (22) 측으로 후퇴하여, 전자 공급층 (18) 및 전자 주행층 (16) 내의 공핍층이 대략 소실된다. 그러면, p 형 GaN 층 (22) 의 바로 아래의 헤테로 접합 계면 (18a) 에도 2DEG 가 발생한다. 즉, 헤테로 접합 계면 (18a) 의 대략 전체에 2DEG 가 발생한다. 따라서, 2DEG 내를 소스 전극 (30) 으로부터 드레인 전극 (32) 을 향하여 전자가 주행한다. 즉, HEMT (10) 가 온된다.
게이트 전압을 인가할 때에는, 게이트 전극 (28) 으로부터 전자 공급층 (18) 을 향하여 미소 전류 (게이트 누출 전류) 가 흐른다. HEMT (10) 에서는 게이트 누출 전류가 억제된다. 도 2 는, 도 1 의 A-A 선에 있어서의 각 반도체층의 밴드 갭을 나타내고 있다. 또한, 도 2 에 있어서, EF 는 페르미 준위이고, EC 는 전도대의 하단의 준위이며, EV 는 가전자대의 상단의 준위이다. 또, 도 2 는, 게이트 전압이 0 V 인 상태 (즉, HEMT (10) 가 오프되어 있는 상태) 를 나타내고 있다. 상기 서술한 바와 같이, HEMT (10) 에서는, p 형 AlGaN 층 (24) 과 p 형 GaN 층 (22) 사이에 헤테로 접합 계면 (24a) 이 형성되어 있다. 도 2 에 나타내는 바와 같이, 헤테로 접합 계면 (24a) 에 있어서, 가전자대의 상단의 준위 EV 가 국소적으로 하측으로 돌출한다. 이 준위 Ev 의 볼록부 (50) 가 장벽이 되어, 누출 전류가 억제된다. 즉, 게이트 전압을 인가하면, 도 2 의 화살표 (100) 에 나타내는 바와 같이, 홀이 p 형 AlGaN 층 (24) 으로부터 p 형 GaN 층 (22) 을 향하여 흐르려고 한다. 볼록부 (50) 는, 화살표 (100) 에 나타내는 바와 같이 흐르려고 하는 홀의 장벽이 되기 때문에, 홀이 p 형 AlGaN 층 (24) 으로부터 p 형 GaN 층 (22) 으로 흐르는 것이 억제된다. 이로써, 게이트 누출 전류가 억제된다.
또, 도 1 에 나타내는 바와 같이, HEMT (10) 에서는, 게이트 전극 (28) 과 p 형 GaN 층 (22) 사이에 p 형 반도체층 (즉, p 형 AlGaN 층 (24) 과 p 형 GaN 층 (26)) 만이 존재하고 있다. 바꾸어 말하면, 게이트 전극 (28) 이 p 형 반도체층만을 개재하여 p 형 GaN 층 (22) 에 대해 전기적으로 접속되어 있다. p 형 GaN 층 (22) 과, p 형 AlGaN 층 (24) 과, p 형 GaN 층 (26) 은 모두 p 형 반도체층이기 때문에, 이들 반도체층 사이에 전위차는 거의 발생하지 않는다. 따라서, 게이트 전극 (28) 과 p 형 GaN 층 (22) 이 대략 동 전위가 된다. 이 때문에, 게이트 전압을 상승시키면, 그에 따라서 p 형 GaN 층 (22) 의 전위도 상승하고, HEMT (10) 가 용이하게 온된다. 이 때문에, HEMT (10) 는 게이트 임계값 (즉, HEMT (10) 를 온시키기 위해서 필요한 게이트 전압) 이 낮다.
도 3 은, 본 실시예의 HEMT (10) 와 종래의 HEMT (게이트 전극 (28) 이 p 형 GaN 층 (22) 에 직접 접속되어 있는 타입의 HEMT) 의 특성을 비교하는 그래프이다. 도 3 의 실선은, Vgs-Ids 특성 (드레인-소스간 전압 (Vds) 을 1 V 로 한 경우에 있어서의 게이트-소스간 전압 (Vgs) 과 드레인-소스간 전류 (Ids) 의 관계) 을 나타내고 있다. 본 실시예의 HEMT (10) 와 종래의 HEMT 에서는, Vgs-Ids 특성은 대략 일치하였다. 따라서, 도 3 에서는, 실선의 그래프가 1 개만 나타나 있다. 이와 같이, 본 실시예의 HEMT (10) 는, 종래의 HEMT (10) 와 동일하게 낮은 게이트 임계값을 갖는다.
또, 도 3 의 점선은 Vgs-Igs 특성 (드레인-소스간 전압 (Vds) 을 1 V 로 한 경우에 있어서의 게이트-소스간 전압 (Vgs) 과 게이트-소스간 전류 (Igs) 의 관계) 을 나타내고 있다. 전류 (Igs) 는 게이트 누출 전류에 상당한다. 도 3 으로부터 분명한 바와 같이, 종래의 HEMT 에서는 전압 (Vgs) 이 1.3 V 를 초과한 시점에서 게이트 누출 전류가 흐르기 시작하는데 반해, 본 실시예의 HEMT (10) 에서는 전압 (Vgs) 이 1.7 V 를 초과한 시점에서 게이트 누출 전류가 흐르기 시작한다. 이 때문에, 동일한 전압 (Vgs) (예를 들어, Vgs = 2 V) 에서 누출 전류를 비교하면, 본 실시예의 HEMT (10) 의 누출 전류는 종래의 HEMT 의 누출 전류의 1/10 정도가 된다.
이상에서 설명한 바와 같이, 본 실시예의 HEMT (10) 에서는 게이트 누출 전류를 억제할 수 있음과 함께, 종래의 HEMT 와 동일한 낮은 게이트 임계값을 실현할 수 있다.
또한, 참고를 위해, 특허문헌 1 과 같이 pn 접합에 의해 게이트 누출 전류를 억제하는 HEMT 를 비교예로서 설명한다. 도 4 는, 비교예의 HEMT 를 나타내고 있다. 또한, 설명을 위해, 도 4 에서는, 도 1 의 각 부와 대응하는 부분에 도 1 과 동일한 참조 번호를 붙이고 있다. 비교예의 HEMT 에서는, 게이트 전극 (28) 과 p 형 GaN 층 (22) 사이에 n 형 GaN 층 (200) 이 배치되어 있다. 게이트 전극 (28) 에 게이트 전압을 인가하면, n 형 GaN 층 (200) 과 p 형 GaN 층 (22) 의 계면의 pn 접합면 (200a) 에 역전압이 인가된다. 이 pn 접합면 (200a) 의 장벽에 의해 게이트 누출 전류가 억제된다. 단, pn 접합면 (200a) 에 역전압이 인가되면 n 형 GaN 층 (200) 과 p 형 GaN 층 (22) 사이에 전위차가 발생한다. 이 때문에, 비교예의 HEMT 에서는, 게이트 전압을 상승시키면 n 형 GaN 층 (200) 의 전위는 게이트 전압에 따라 상승하지만, p 형 GaN 층 (22) 의 전위가 상승하기 어렵다. 그 결과, 게이트 전압을 높은 전압까지 상승시키지 않으면 p 형 GaN 층 (22) 의 전위가 충분히 상승되지 않아, 전자 공급층 (18) 과 전자 주행층 (16) 으로부터 공핍층이 소실되지 않는다. 즉, 게이트 전압을 높은 전압까지 상승시키지 않으면 HEMT 가 온되지 않는다. 이와 같이, 도 4 타입의 HEMT 에서는 게이트 누출 전류를 억제할 수 있지만, 게이트 임계값이 종래의 HEMT보다 높아진다는 문제가 있었다. 이에 대해, 본 실시예의 HEMT (10) 는 게이트 누출 전류를 억제할 수 있음과 함께, 종래의 HEMT 와 동일한 낮은 게이트 임계값을 실현할 수 있다.
또, 상기 서술한 바와 같이, 실시예의 HEMT (10) 에서는, p 형 GaN 층 (22) 의 p 형 불순물 농도가 p 형 AlGaN 층 (24) 의 p 형 불순물 농도보다 높다. 이로써, 도 2 의 볼록부 (50) 의 높은 장벽이 실현되고 있다. 즉, 만일 p 형 불순물 농도가 p 형 AlGaN 층 (24) 보다 p 형 GaN 층 (22) 에서 낮아지면, p 형 AlGaN 층 (24) 의 가전자대의 상단의 준위 EV 가 높아져, 볼록부 (50) 의 장벽이 작아진다. 이것에 대해, 실시예와 같이, p 형 GaN 층 (22) 의 p 형 불순물 농도를 p 형 AlGaN 층 (24) 의 p 형 불순물 농도보다 높게 함으로써, 볼록부 (50) 의 장벽을 보다 크게 할 수 있다. 또한, p 형 GaN 층 (22) 의 p 형 불순물 농도 및 p 형 AlGaN 층 (24) 의 p 형 불순물 농도는 3 × 1019/㎤ 이하인 것이 보다 바람직하다.
또, 상기 서술한 바와 같이, 실시예의 HEMT (10) 에서는, 0 ＜ x ＜ 0.2 의 관계가 만족되고 있다. 만일 x 를 지나치게 크게 하면 (즉, AlGaN 층 (24) 에 있어서의 Al 의 비율을 지나치게 크게 하면), 헤테로 접합 계면 (24a) 에 2DEG 가 형성된다. 헤테로 접합 계면 (24a) 에 2DEG 가 형성되면, 그 2DEG 가 HEMT (10) 의 동작에 악영향을 미친다. 실시예의 HEMT 와 같이 0 ＜ x ＜ 0.2 의 관계가 만족됨으로써, 헤테로 접합 계면 (24a) 에 2DEG 가 형성되는 것을 방지할 수 있다. 또한, 0.05 ＜ x ＜ 0.1 의 관계가 만족되는 것이 보다 바람직하다.
다음으로, 실시예의 HEMT (10) 의 제조 방법에 대해 설명한다. 먼저, 도 5 에 나타내는 바와 같이, 실리콘제 기판 (12) 의 (111) 면 상에, 두께 약 2.4 ㎛ 의 버퍼층 (14), 두께 약 1.6 ㎛ 의 전자 주행층 (16), 두께 약 20 ㎚ 의 전자 공급층 (18), 두께 약 100 ㎚ 의 p 형 GaN 층 (22), 두께 약 100 ㎚ 의 p 형 AlGaN 층 (24), 및, 두께 약 5 ㎚ 의 p 형 GaN 층 (26) 을 순서대로 형성한다. 이들의 반도체층은 트리메틸갈륨 (TMGa), 트리메틸알루미늄 (TMA) 과 암모니아 (NH3) 를 원료로 한 MOCVD 법에 의해 성장시킨다.
다음으로, 도 6 에 나타내는 바와 같이, ICP 드라이 에칭을 사용하여, 전자 주행층 (16), 전자 공급층 (18), p 형 GaN 층 (22), p 형 AlGaN 층 (24) 및 p 형 GaN 층 (26) 을 부분적으로 에칭한다. 이로써, 전자 공급층 (18), p 형 GaN 층 (22), p 형 AlGaN 층 (24) 및 p 형 GaN 층 (26) 을 인접하는 디바이스로부터 분리한다.
다음으로, 도 7 에 나타내는 바와 같이, ICP 드라이 에칭을 사용하여, p 형 GaN 층 (22), p 형 AlGaN 층 (24) 및 p 형 GaN 층 (26) 을 부분적으로 에칭한다. 이로써, 게이트 전극 (28) 을 형성하는 부분에만 p 형 GaN 층 (22), p 형 AlGaN 층 (24) 및 p 형 GaN 층 (26) 을 잔존시키고, 나머지 부분을 제거한다.
다음으로, 도 8 에 나타내는 바와 같이, 플라즈마 CVD 법에 의해, 두께 약 100 ㎚ 의 절연막 (20) 을 형성한다.
다음으로, 포토리소그래피를 사용한 패터닝 및 RIE 에 의한 드라이 에칭에 의해, 소스 전극 (30) 및 드레인 전극 (32) 을 형성해야 하는 범위의 절연막 (20) 을 제거하여 개구부를 형성한다. 다음으로, 도 9 에 나타내는 바와 같이, 증착 및 리프트 오프를 사용하여, 그들 개구부 내에 소스 전극 (30) 및 드레인 전극 (32) 을 형성한다. 소스 전극 (30) 및 드레인 전극 (32) 은, 두께 약 20 ㎚ 의 Ti, 두께 약 200 ㎚ 의 Al 및 두께 약 40 ㎚ 의 Ni 를 증착에 의해 순서대로 적층함으로써 형성한다.
다음으로, 포토리소그래피를 사용한 패터닝 및 BHF 를 사용한 웨트 에칭에 의해, 게이트 전극 (28) 을 형성해야 하는 범위의 절연막 (20) 을 제거하여 개구부를 형성한다. 다음으로, 도 10 에 나타내는 바와 같이, 증착 및 리프트 오프를 사용하여, 그 개구부 내에 게이트 전극 (28) 을 형성한다. 게이트 전극 (28) 은, 두께 약 50 ㎚ 의 Ni 및 두께 약 50 ㎚ 의 Au 를 증착에 의해 순서대로 적층함으로써 형성한다. 이상에 의해, 실시예의 HEMT (10) 가 완성된다.
또한, 실시예 1 의 HEMT (10) 에서는 2DEG 가 전류 경로가 되어 있었지만, 전류 경로로서 2DHG (2 차원 홀 가스) 를 사용해도 된다. 도 11 은, 2DHG 를 전류 경로로서 사용하는 실시예 2 의 HEMT 를 나타내고 있다. 또한, 도 11 에서는, 도 1 의 각 부와 대응하는 부분에 도 1 과 동일한 참조 번호를 붙이고 있다. 도 11 의 구성에서는, 정공 공급층 (16b) 이 AlGaN 층이고, 정공 주행층 (18b) 이 p 형의 GaN 층이다. 게이트 전극 (28) 과 정공 주행층 (18b) 사이에는, n 형 GaN 층 (22), n 형 AlGaN 층 (24) 및 n 형 GaN 층 (26) 의 적층 구조가 형성되어 있다. 이 HEMT 에서는, 정공 공급층 (16b) 과 정공 주행층 (18b) 사이의 헤테로 접합 계면 (18a) 에 2DHG 가 형성된다. n 형 GaN 층 (22) 으로부터 정공 공급층 (16b) 과 정공 주행층 (18b) 에 신장되는 공핍층에 의해, HEMT 가 스위칭된다. 이 HEMT 에서는, n 형 GaN 층 (22) 과 n 형 AlGaN 층 (24) 사이의 헤테로 접합 계면 (24a) 에 의해, 게이트 누출 전류가 억제된다.
또, 상기 서술한 실시예 1 에서는, 게이트 전극 (28) 이 p 형 GaN 층 (26) 을 개재하여 p 형 AlGaN 층 (24) 에 접속되어 있었지만, 게이트 전극 (28) 이 직접 p 형 AlGaN 층 (24) 에 접속되어 있어도 된다. 또, 게이트 전극 (28) 이 p 형 GaN 층 (26) 과는 다른 p 형층을 개재하여 p 형 AlGaN 층 (24) 에 접속되어 있어도 된다.
또, 상기 서술한 실시예 1 에서는, p 형 AlGaN 층 (24) 의 p 형 불순물 농도가 p 형 GaN 층 (22) 의 p 형 불순물 농도보다 낮았지만, p 형 AlGaN 층 (24) 의 p 형 불순물 농도가 p 형 GaN 층 (22) 의 p 형 불순물 농도와 동일한 정도여도 된다.
또, 상기 서술한 실시예에서는, p 형 AlGaN 층 (24) (제 4 반도체층) 이 AlxGa1-xN 층이고, 0 ＜ x ＜ 0.2 였지만, 제 4 반도체층이 InyAlxGa1-x-yN 층이고, 제 3 반도체층 (p 형 GaN 층 (22)) 보다 밴드 갭이 큰 층이어도 된다. 이 경우, x 및 y 로서 임의의 값을 채용할 수 있지만, 제 4 반도체층 (24) 과 제 3 반도체층 (22) 사이에 2DEG 가 발생하지 않도록 반도체층 (24) 의 조성, 두께, 불순물 농도를 선택하는 것이 바람직하다.
또, 상기 서술한 실시예에서는, 전자 공급층 (18) (제 2 반도체층) 이 n 형이었지만, 제 2 반도체층이 의도적으로 불순물을 도프하고 있지 않은 층 (언도프의 층) 이어도 된다. 제 2 반도체층을 언도프로 하는 경우에는, 제 2 반도체층은 예를 들어, 고저항의 n 형이 되는 경우가 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에서 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것으로, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
10 : HEMT
12 : 기판
14 : 버퍼층
16 : 전자 주행층
18 : 전자 공급층
18a : 헤테로 접합 계면
20 : 절연막
22 : p 형 GaN 층
24 : p 형 AlGaN 층
24a : 헤테로 접합 계면
26 : p 형 GaN 층
28 : 게이트 전극
30 : 소스 전극
32 : 드레인 전극
50 : 볼록부
100 : 화살표
200 : n 형 GaN 층
200a : 접합면

Claims (5)

  1. 제 1 반도체층과,
    제 1 도전형 또는 언도프이고, 상기 제 1 반도체층 상에 배치되어 있고, 상기 제 1 반도체층에 대해 헤테로 접합되어 있는 제 2 반도체층과,
    제 2 도전형이고, 상기 제 2 반도체층 상에 배치되어 있는 제 3 반도체층과,
    제 2 도전형이고, 상기 제 3 반도체층 상에 배치되어 있고, 상기 제 3 반도체층에 대해 헤테로 접합되어 있는 제 4 반도체층과,
    상기 제 4 반도체층에 대해 전기적으로 접속되어 있는 게이트 전극을 구비하는, 스위칭 소자.
  2. 제 1 항에 있어서,
    제 3 반도체층의 제 2 도전형 불순물 농도가 제 4 반도체층의 제 2 도전형 불순물 농도보다 높은, 스위칭 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 1 반도체층, 제 2 반도체층, 제 3 반도체층 및 제 4 반도체층이 질화물 반도체층인, 스위칭 소자.
  4. 제 3 항에 있어서,
    제 1 반도체층이 GaN 층이고,
    제 2 반도체층이 n 형 또는 언도프의 AlGaN 층이며,
    제 3 반도체층이 p 형의 GaN 층이고,
    제 4 반도체층이 AlxGa1-xN 층이며,
    0 ＜ x ＜ 0.2 인, 스위칭 소자.
  5. 제 3 항에 있어서,
    제 1 반도체층이 GaN 층이고,
    제 2 반도체층이 n 형 또는 언도프의 AlGaN 층이며,
    제 3 반도체층이 p 형의 GaN 층이고,
    제 4 반도체층이 InyAlxGa1-x-yN 층이며, 또한, 제 3 반도체층보다 밴드 갭이 큰, 스위칭 소자.
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