CN104979387A - 开关元件 - Google Patents

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Abstract

本发明提供一种栅极漏电流较小且栅极阈值较低的开关元件。该开关元件具备：第一半导体层；第二半导体层，其为第一导电型，并被配置在所述第一半导体层上，且与所述第一半导体层形成异质结；第三半导体层，其为第二导电型，并被配置在所述第二半导体层上；第四半导体层，其为第二导电型，并被配置在所述第三半导体层上，且与所述第三半导体层形成异质结；栅电极，其与所述第四半导体层电连接。

Description

开关元件
技术领域
本说明书所公开的技术涉及一种开关元件。
背景技术
在专利文献1中公开了一种具有第一氮化物层、与第一氮化物层形成异质结的第二氮化物层、与第二氮化物层相接的p型氮化物层、与p型氮化物层相接的n型氮化物层和与n型氮化物层连接的栅电极的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。该HEMT将被形成在第一氮化物层与第二氮化物层的界面上的2DEG(Two-DimensionalElectron Gas：二维电子气)沟道作为电流路径而使用。由于当栅电压较低时，通过从p型氮化物层延伸的耗尽层，而使所述界面的一部分被耗尽化，因此不会在被耗尽化的区域形成2DEG沟道。因此HEMT断开。由于当栅电压上升时，所述界面的耗尽层会消失，因此在整个所述界面上形成2DEG沟道。因此，HEMT导通。即，该HEMT为正常关断型。而且，在专利文献1的HEMT中，在栅电极与p型氮化物层之间配置有n型氮化物层。当栅电压上升时，反向电压将被施加于n型氮化物层与p型氮化物层之间的pn结。由此，可对栅极漏电流(即，从栅电极流向第一氮化物层及第二氮化物层的电流)进行抑制。
由于在专利文献1的HEMT中，在栅电极与p型氮化物层之间配置有n型氮化物层，因此，当栅电压上升时，会在n型氮化物层与p型氮化物层之间产生电位差。因此，当栅电压上升时，n型氮化物层的电位上升至与栅电极大致相同的电位，而p型氮化物层的电位并未上升这么多。当像这样p型氮化物层的电位难以上升时，若不使栅电压上升至比较高的值，则从p型氮化物层延伸的耗尽层不会消失，从而HEMT不会导通。如此，专利文献1的HEMT存在栅极阈值较高的问题。因此，在本说明书中，提供一种栅极漏电流较小且栅极阈值较低的开关元件。
在先技术文献
专利文献
专利文献1：日本特开2013-080894号公报
发明内容
本说明书所公开的开关元件具备：第一半导体层；第二半导体层，其为第一导电型，并被配置在所述第一半导体层上，且与所述第一半导体层形成异质结；第三半导体层，其为第二导电型，并被配置在所述第二半导体层上；第四半导体层，其为第二导电型，并被配置在所述第三半导体层上，且与所述第三半导体层形成异质结；栅电极，其与所述第四半导体层电连接。另外，在本说明书中，第一导电型是指n型和p型中的任意一种导电型，第二导电型是指与第一导电型不同的导电型。
在该开关元件中，将第一半导体层与第二半导体层的界面的载气(即，2DEG或2DHG(Two-Dimensional Hole Gas：二维空穴气))作为电流路径而使用。在栅电压较低的状态下，通过从第三半导体层延伸的耗尽层而使所述界面被耗尽化，从而开关元件断开。当栅电压上升时，所述界面的耗尽层将消失，因此开关元件导通。而且，在该开关元件中，在栅电极与第三半导体层之间形成与第三半导体层同为第二导电型并与第三半导体层形成异质结的第四半导体层。在第三半导体层与第四半导体层的界面的异质结部形成屏障。因此，在施加了栅电压时，可通过异质结部的屏障来对电流从第四半导体层流向第三半导体层的情况进行抑制。即，可对栅极漏电流进行抑制。另一方面，由于第三半导体层与第四半导体层同为第二导电型，因此当栅电压上升时，在第三半导体层与第四半导体层之间几乎不会产生电位差。因此，该开关元件的栅及阈值较低。
附图说明
图1为实施例1的HEMT10的纵剖视图。
图2为图1的A-A线处的带隙图。
图3为对实施例1的HEMT10与现有的HEMT的特性进行比较的曲线图。
图4为比较例的HEMT的纵剖视图。
图5为实施例1的HEMT10的制造工序说明图。
图6为实施例1的HEMT10的制造工序说明图。
图7为实施例1的HEMT10的制造工序说明图。
图8为实施例1的HEMT10的制造工序说明图。
图9为实施例1的HEMT10的制造工序说明图。
图10为实施例1的HEMT10的制造工序说明图。
图11为实施例2的HEMT的纵剖视图。
具体实施方式
首先，对在下文中进行说明的实施例的特征进行列举。
(特征1)第三半导体层的第二导电型杂质浓度高于第四半导体层的第二导电型杂质浓度。
(特征2)第一半导体层、第二半导体层、第三半导体层以及第四半导体层为氮化物半导体层。
(特征3)第一半导体层为GaN层，第二半导体层为n型的AlGaN层,第三半导体层为p型的GaN层,第四半导体层为AlxGa1-xN层，并且0＜x＜0.2。另外，在上述的各个化合物中，未附下标的元素能够采用任意的比率。
(特征4)或者，第一半导体层为GaN层，第二半导体层为n型或无掺杂的AlGaN层，第三半导体层为p型的GaN层，第四半导体层为InyAlxGa1-x-yN层，并且，可以为与第三半导体层相比带隙较大的层。
(特征5)栅电极直接或者隔着第二导电型半导体层而与第四半导体层连接。
图1所示实施例的HEMT10具有基板12、缓冲层14、电子传输层16、电子供给层18、绝缘膜20、p型GaN层22、p型AlGaN层24、p型GaN层26、栅电极28、源极电极30以及漏极电极32。
基板12由硅构成。但基板12也可以由能够使化合物半导体层在表面上结晶生长的其他的材料(例如，蓝宝石、SiC、GaN等)构成。
缓冲层14由GaN(或AlGaN等)构成。但缓冲层14也可以由AlN等其他的材料构成。缓冲层14被形成在基板12上。
电子传输层16由i型(即无掺杂型)的GaN构成。电子传输层16被形成在缓冲层14上。
电子供给层18由n型的AlyGa1-yN构成(0.18＜y＜0.20)。电子供给层18中的n型杂质浓度极低。电子供给层18被形成在电子传输层16上。电子供给层18与电子传输层16的界面18a成为异质结界面。在异质结界面18a上形成有2DEG(二维电子气)。
p型GaN层22由p型的GaN构成。在p型GaN层22中，作为p型杂质而含有Mg。p型GaN层22被形成在电子供给层18上。p型GaN层22与电子供给层18的表面的一部分相连接。
p型AlGaN层24由p型的AlxGa1-xN(0＜x＜0.2)构成。在p型AlGaN层24中，作为p型杂质而含有Mg。p型AlGaN层24的p型杂质(即Mg)的浓度低于p型GaN层22的p型杂质(即Mg)的浓度。p型AlGaN层24被形成在p型GaN层22上。p型AlGaN层24与p型GaN层22的界面24a形成为异质结界面。
p型GaN层26由p型的GaN构成。在p型GaN层26中，作为p型杂质而含有Mg。p型GaN层26的p型杂质(即Mg)的浓度高于p型GaN层22的p型杂质(即Mg)的浓度。p型GaN层26被形成在p型AlGaN层24上。
栅电极28被形成在p型GaN层26上。由于p型GaN层26的p型杂质的浓度较高，因此栅电极28与p型GaN层26欧姆接触。
源极电极30和漏极电极32被形成在电子供给层18上。在俯视观察电子供给层18的表面时，在源极电极30与漏极电极32之间配置有p型GaN层22、p型AlGaN层24、p型GaN层26以及栅电极28。
绝缘膜20对电子供给层18的表面和p型GaN层22、p型AlGaN层24及p型GaN层26的侧面进行覆盖。
对HEMT10的动作进行说明。在使HEMT10进行动作时，向漏极电极32与源极电极30之间施加使漏极电极32成为正的电压。如上所述，在异质结界面18a上形成有2DEG。但是，在被施加于栅电极28上的栅电压小于阈值的情况下，耗尽层会从p型GaN层22扩散到电子供给层18以及电子传输层16内。此时，耗尽层到达p型GaN层22的正下方的异质结界面18a，从而在p型GaN层22的正下方未形成2DEG。因此，在栅电压小于阈值的情况下，电流不会在漏极电极32与源极电极30之间流通。当使栅电压上升至阈值以上时，p型GaN层22的电位将上升。于是，耗尽层向p型GaN层22侧后退，从而电子供给层18以及电子传输层16内的耗尽层基本消失。于是，在p型GaN层22的正下方的异质结界面18a上也产生2DEG。即，在大致整个异质结界面18a上产生2DEG。因此，电子在2DEG内从源极电极30向漏极电极32进行传输。即，HEMT10导通。
在施加栅电压时，微电流(栅极漏电流)从栅电极28流向电子供给层18。在HEMT10中，可对栅极漏电流进行抑制。图2图示了图1的A-A线处的各个半导体层的带隙。另外，在图2中，EF为费米能级，EC为传导带的下端的能级，EV为价电子带的上端的能级。而且，图2图示了栅电压为0V的状态(即，HEMT10处于断开的状态)。如上所述，在HEMT10中，在p型AlGaN层24与p型GaN层22之间形成有异质结界面24a。如图2所述，在异质结界面24a处，价电子带的上端的能级EV局部地向下侧突出。该能级EV的凸部50成为屏障，可对漏电流进行抑制。即，当施加栅电压时，如图2中的箭头100所示，空穴从p型AlGaN层24流向p型GaN层22。由于凸部50成为欲如箭头100所示那样流通的空穴的屏障，因此可对空穴从p型AlGaN层24流向p型GaN层22的情况进行抑制。由此，可对栅极漏电流进行抑制。
此外，如图1所示，在HEMT10中，在栅电极28与p型GaN层22之间仅存在有p型半导体层(即，p型AlGaN层24与p型GaN层26)。换言之，栅电极28仅隔着p型半导体层而与p型GaN层22电连接。由于p型GaN层22、p型AlGaN层24以及p型GaN层26全部为p型半导体层，因此在这些半导体层之间几乎不会产生电位差。因此，栅电极28与p型GaN层22成为大致相同的电位。因此，当使栅电压上升时，p型GaN层22的电位也随之上升，从而HEMT10易于导通。因此，HEMT10的栅极阈值(即，用于使HEMT10导通所需的栅电压)较低。
图3为对本实施例的HEMT10与现有的HEMT(栅电极28与p型GaN层22直接连接的类型的HEMT)的特性进行比较的曲线图。图3的实线表示Vgs-Ids特性(将漏极-源极间电压Vds设为1V时的栅极-源极间电压Vgs与漏极-源极间电流Ids的关系)。在本实施例的HEMT10和现有的HEMT中，Vgs-Ids特性大致一致。因此，在图3中仅图示了一个实线的曲线图。如此，本实施例的HEMT10具有与现有的HEMT10同样较低的栅极阈值。
此外，图3的虚线表示Vgs-Igs特性(将漏极-源极间电压Vds设为1V时的栅极-源极间电压Vgs与栅极-源极间电流Igs的关系)。电流Igs相当于栅极漏电流。根据图3可以明确，在现有的HEMT中，当电压Vgs超过1.3V时栅极漏电流开始流通，与此相对，在本实施例的HEMT10中，当电压Vgs超过1.7V时栅极漏电流开始流通。因此，当以相同的电压Vgs(例如Vgs＝2V)对漏电流进行比较时，本实施例的HEMT10的漏电流成为现有的HEMT的漏电流的1/10左右。
如上述所说明的那样，在本实施例的HEMT10中，能够对栅极漏电流进行抑制并且能够实现与现有的HEMT同样低的栅极阈值。
另外，为了便于参考，以如专利文献1那样通过pn结而对栅极漏电流进行抑制的HEMT为比较例来进行说明。图4图示了比较例的HEMT。另外，为了便于说明，在图4中，对与图1的各个部分相对应的部分标注与图1相同的参照编号。在比较例的HEMT中，在栅电极28与p型GaN层22之间配置有n型GaN层200。当向栅电极28施加栅电压时，反向电压将被施加于n型GaN层200与p型GaN层22的界面亦即pn结面200a。通过该pn结面200a的屏障，可对栅极漏电流进行抑制。但是，当反向电压被施加于pn结面200a时，将在n型GaN层200与p型GaN层22之间产生电位差。因此，在比较例的HEMT中，当使栅电压上升时，虽然n型GaN层200的电位会随着栅电压而上升，但是p型GaN层22的电位难以上升。其结果为，若不使栅电压上升至较高的电压，则p型GaN层22的电位不会充分上升，从而耗尽层不会从电子供给层18和电子传输层16消失。即，若不使栅电压上升至较高的电压，则HEMT不会导通。如此便存在如下问题，即，虽然在图4的类型的HEMT中，能够对栅极漏电流进行抑制，但是与现有的HEMT相比栅极阈值会变高。与此相对，本实施例的HEMT10能够对栅极漏电流进行抑制并且能够实现与现有的HEMT同样低的栅极阈值。
此外，如上所述，在实施例的HEMT10中，p型GaN层22的p型杂质浓度高于p型AlGaN层24的p型杂质浓度。由此，可实现图2中的凸部50较高的屏障。即，若p型GaN层22与p型AlGaN层24相比p型杂质浓度变低，则p型AlGaN层24的价电子带的上端的能级EV会变高，从而凸部50的屏障会变小。与此相对，如实施例那样通过使p型GaN层22的p型杂质浓度高于p型AlGaN层24的p型杂质浓度，从而能够使凸部50的屏障增大。另外，更优选为，p型GaN层22的p型杂质浓度以及p型AlGaN层24的p型杂质浓度在3×1019/cm3以下。
而且，如上所述，在实施例的HEMT10中，满足0＜x＜0.2的关系。当使x过大时(即，当使AlGaN层24中的Al的比率过大时)，会在异质结界面24a上形成2DEG。当在异质结界面24a上形成2DEG时，该2DEG会对HEMT10的动作产生不良影响。如实施例的HEMT那样，通过满足0＜x＜0.2的关系，从而能够防止在异质结界面24a上形成2DEG的情况。另外，更优选为，满足0.05＜x＜0.1的关系。
接下来，对实施例的HEMT10的制造方法进行说明。首先，如图5所示，在硅制的基板12的(111)面上，依次形成厚度为约2.4μm的缓冲层14、厚度为约1.6μm的电子传输层16、厚度为约20nm的电子供给层18、厚度为约100nm的p型GaN层22、厚度为约100nm的p型AlGaN层24以及厚度为约5nm的p型GaN层26。这些半导体层通过以三甲基镓(TMGa)、三甲基铝(TMA)和氨(NH3)为原料的MOCVD(Metal-organic Chemical VaporDeposition：金属有机化合物化学气相沉积)法而生长。
接下来，如图6所示，利用ICP(Inductive coupled plasma：电感耦合等离子体)干蚀刻，对电子传输层16、电子供给层18、p型GaN层22、p型AlGaN层24以及p型GaN层26进行部分蚀刻。由此，将电子供给层18、p型GaN层22、p型AlGaN层24以及p型GaN层26从邻接的器件分离。
接下来，如图7所示，利用ICP干蚀刻，对p型GaN层22、p型AlGaN层24以及p型GaN层26进行部分蚀刻。由此，仅在形成栅电极28的部分留有p型GaN层22、p型AlGaN层24以及p型GaN层26，而去除剩余部分。
接下来，如图8所示，通过等离子CVD(Chemical Vapor Deposition：化学气相沉积)法，形成厚度为约100nm的绝缘膜20。
接下来，通过利用了光刻法的图案形成以及利用RIE(Reactive IonEtching：反应离子刻蚀)的干蚀刻，去除应该形成源极电极30和漏极电极32的范围内的绝缘膜20而形成开口部。接下来，如图9所示，利用蒸镀及剥离而在上述的开口部内形成源极电极30及漏极电极32。源极电极30和漏极电极32通过利用蒸镀依次对厚度为约20nm的Ti、厚度为约200nm的Al以及厚度为约40nm的Ni进行层压的方式而形成。
接下来，通过利用了光刻法的图案形成以及利用了BHF的湿式蚀刻，去除应该形成栅电极28的范围内的绝缘膜20而形成开口部。接下来，如图10所示，利用蒸镀及剥离而在该开口部内形成栅电极28。栅电极28通过利用蒸镀依次对厚度为约500nm的Ni以及厚度为约500nm的Au进行层压的方式而形成。通过以上步骤，完成实施例的HEMT10。
另外，虽然在实施例1的HEMT10中2DEG成为电流路径，但是也可以将2DHG(二维空穴气)作为电流路径来使用。图11为表示将2DHG作为电流路径而使用的实施例2的HEMT。另外，在图11中，对与图1的各个部分相对应的部分标注与图1相同的参照编号。在图11的结构中，空穴供给层16b为AlGaN层，空穴传输层18b为p型的GaN层。在栅电极28与空穴传输层18b之间形成有n型GaN层22、n型AlGaN层24以及n型GaN层26的层压结构。在该HEMT中，在空穴供给层16b与空穴传输层18b之间的异质结界面18a上形成有2DHG。通过从n型GaN层22向空穴供给层16b和空穴传输层18b延伸的耗尽层，而使HEMT进行开关。在该HEMT中，通过n型GaN层22与n型AlGaN层24之间的异质结界面24a而对栅极漏电流进行抑制。
此外，虽然在上述的实施例1中，栅电极28隔着p型GaN层26而与p型AlGaN层24连接，但是栅电极28也可以直接与p型AlGaN层24连接。此外也可采用如下方式，即，栅电极28隔着p型GaN层26以外的p型层而与p型AlGaN层24连接。
此外，虽然在上述的实施例1中，p型AlGaN层24的p型杂质浓度低于p型GaN层22的p型杂质浓度，但是p型AlGaN层24的p型杂质浓度也可以为与p型GaN层22的p型杂质浓度相同的程度。
此外，虽然在上述的实施例中，p型AlGaN层24(第四半导体层)为AlxGa1-xN层，且0＜x＜0.2，但是第四半导体层也可为InyAlxGa1-x-yN层，且为与第三半导体层(p型GaN层22)相比带隙较大的层。在这种情况下，虽然作为x和y可以采用任意的值，但是为了不在第四半导体层24与第三半导体层22之间产生2DEG，而优选对半导体层24的成分、厚度、杂质浓度进行选择。
此外，虽然在上述的实施例中，电子供给层18(第二半导体层)为n型，第二半导体层也可以为有意地不掺杂杂质的层(无掺杂的层)。在将第二半导体层设为无掺杂的情况下，第二半导体层例如存在成为高电阻的n型的情况。
以上，虽然对本发明的具体示例进行了详细说明，但这些仅为示例，并不对权利要求书进行限定。在权利要求书中所记载的技术中包括对以上所例示的具体示例进行各种各样的改变、变更后的内容。
在本说明书或者附图中所说明的技术要素以单独或者各种组合的方式而发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，在本说明书或者附图中所例示的技术为同时达成多个目的的技术，且达成其中一个目的本身也具有技术上的有用性。
符号说明
10：HEMT；
12：基板；
14：缓冲层；
16：电子传输层；
18：电子供给层；
18a：异质结界面；
20：绝缘膜；
22：p型GaN层；
24：p型AlGaN层；
24a：异质结界面；
26：p型GaN层；
28：栅电极；
30：源极电极；
32：漏极电极；
50：凸部；
100：箭头；
200：n型GaN层；
200a：结面。

Claims (5)

1.一种开关元件，具备：
第一半导体层；
第二半导体层，其为第一导电型或无掺杂，并被配置在所述第一半导体层上，且与所述第一半导体层形成异质结；
第三半导体层，其为第二导电型，并被配置在所述第二半导体层上；
第四半导体层，其为第二导电型，并被配置在所述第三半导体层上，且与所述第三半导体层形成异质结；
栅电极，其与所述第四半导体层电连接。
2.如权利要求1所述的开关元件，其中，
第三半导体层的第二导电型杂质浓度高于第四半导体层的第二导电型杂质浓度。
3.如权利要求1或2所述的开关元件，其中，
第一半导体层、第二半导体层、第三半导体层以及第四半导体层为氮化物半导体层。
4.如权利要求3所述的开关元件，其中，
第一半导体层为GaN层，
第二半导体层为n型或无掺杂的AlGaN层，
第三半导体层为p型的GaN层，
第四半导体层为AlxGa1-xN层，并且0＜x＜0.2。
5.如权利要求3所述的开关元件，其中，
第一半导体层为GaN层，
第二半导体层为n型或无掺杂的AlGaN层，
第三半导体层为p型的GaN层，
第四半导体层为InyAlxGa1-x-yN层，并且，与第三半导体层相比带隙较大。
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