JP5302553B2 - 半導体装置とその製造方法 - Google Patents
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ドレイン電流に負の温度特性がある場合、ドレイン電流を一定値に調整するためには、ドレイン電流を検出し、検出したドレイン電流が一定値になるように、ゲート電圧またはドレイン電圧を制御する必要があった。あるいは、素子温度を検出し、その温度におけるドレイン電流の低下量を予想し、その予想低下量を補償するゲート電圧またはドレイン電圧に調整する必要があった。ドレイン電流の負の温度特性を補償するために、複雑な制御回路を用いる必要があった。
本発明の半導体装置は、窒化物半導体下層と窒化物半導体上層が積層されている半導体基板を備えている。窒化物半導体の種類は限定されない。
本発明の半導体装置は、半導体基板の表面に形成されているソース電極とドレイン電極と、ソース電極とドレイン電極の間に位置している半導体基板の表面に形成されているゲート電極を備えている。ソース電極とドレイン電極は、半導体基板の表面にオーミック接触している。ゲート電極は、絶縁膜を介して半導体基板の表面に対向していてもよいし、半導体基板の表面にショットキー接合していてもよい。
本発明の半導体装置では、窒化物半導体上層のバンドギャップが窒化物半導体下層のバンドギャップよりも大きい。前記した表面に露出している窒化物半導体下層に対して窒化物半導体上層がヘテロ接合している。また、窒化物半導体下層に対して窒化物半導体上層がヘテロ接合していてもよい。
本発明の半導体装置では、ゲート電極が、前記した表面又は表面と側面においてヘテロ接合している窒化物半導体上層の表面を被覆している。各々の表面又は表面と側面を覆うゲート電極同士が連続していてもよいし、各々の表面又は表面と側面を覆うゲート電極同士が分断されていてもよい。各々の表面又は表面と側面を覆うゲート電極の電位を制御できるのであれば、各々の側面を覆うゲート電極同士が分断されていてもよい
なお、本発明の半導体装置は、ノーマリオンタイプであってもよいし、ノーマリオフタイプであってもよい。どちらのタイプであっても、従来の半導体装置に比べてドレイン電流の負の温度特性を改善することができる。複雑な制御回路を用いることなく、ドレイン電流の変化幅を低減することができる。
この場合、ドレイン電流を大幅に増加させることができる。
本発明の製造方法は、凹凸を有する窒化物半導体下層の表面に窒化物半導体上層を形成する工程と、ソース電極とドレイン電極を形成する工程を備えている。ソース電極とドレイン電極は、前記した凹凸によって形成される側面の延長上の位置であって、その側面を挟む位置に分けて形成する。ソース電極とドレイン電極は、窒化物半導体上層の表面に形成してもよいし、ソース電極とドレイン電極を形成する範囲の窒化物半導体上層を除去して窒化物半導体下層の表面に形成してもよい。本発明の製造方法は、さらに、少なくとも前記した凹部よりも前記ソース電極寄りの半導体基板の表面と前記ドレイン電極寄りの半導体基板の表面を覆うゲート電極を形成する工程を備えている。
(第1特徴) 窒化物半導体上層は、一般式がAlXGaYIn1-X-YN(ただし、0≦X≦1、0≦Y≦1、0≦1−X−Y≦1)である。
(第2特徴) ゲート電極と窒化物半導体上層の間に絶縁膜が介在する。
(第3特徴) ゲート電極は窒化物半導体上層に直接に接するが、ショットキー接触している。
(第4特徴) ソース電極とドレイン電極を形成した後に熱処理する。
(第5特徴) 複数個の凹凸を形成するとともに隣接する凹部と凹部の間の間隔を、ナノメートルよりも狭く形成する。
図1に、本発明の第1実施例であるHEMT100の斜視図を示す。HEMT100は、アンドープのGaN層2とn型のAlGaN層4が順に積層されている半導体基板5を利用して形成されている。AlGaN層4は、Al0.27Ga0.73Nの組成比で構成されており、その厚みは25nmである。半導体基板5の表面の異なる位置に、ソース電極6とドレイン電極10が形成されている。ソース電極6とドレイン電極10は、半導体基板5にオーミック接触する金属層で形成されている。ソース電極6とドレイン電極10の間に位置している半導体基板5の表面に、ゲート電極8が形成されている。
ソース電極6とドレイン電極10の間に位置している半導体基板5の表面に複数の凹部14が形成されている。複数の凹部14は、ソース電極6とドレイン電極10の長手方向(図示B方向)に、規則的間隔を置いて配列されている。各々の凹部14は、ソース電極6とドレイン電極10を結ぶ第1方向(図示A方向)に伸びる第1側面12aと、第1方向に直交する第2方向(図示B方向)に伸びる第2側面を形成している。
実際には、GaN層2の表面に凹部14が形成されている。AlGaN層4は、凹部14が形成されているGaN層2の凸部表面をほぼ一様な厚みで被覆している。AlGaN層4は、凸部表面13aに露出しているGaN層2に対して、ヘテロ接合している。ゲート電極6は、第1側面12aと第2側面12bを被覆しているとともに、第2側面12bに続く凸部の表面にまで伸びている。すなわち、凹部14よりもソース電極6寄りの凸部の表面と、凹部14よりもドレイン電極10寄りの凸部の表面にまで伸びている。また、第1側面12aに続く凸部の表面にまで伸びている。すなわち、凹部14と凹部14の間に位置する凸部の表面にまで伸びている。
GaN層2に25nmの厚みのAlGaN層4が積層されている。半導体基板5のシートキャリア密度は1.4×1013cm2であり、移動度は980cm2/Vsである。
ゲート電極8は、凹部14の内部と、図2に示す凸部の表面13aを覆っている。ゲート電極8は、第1方向に長く連続的に伸びている。ゲート電極8は、凹部14群が形成されている範囲よりも第2方向に所定距離だけはみ出している。ゲート電極8は、図3に示されているように、第2側面12bに続く凸部の表面13bにまで伸びている。すなわち、ゲート電極8は、凹部14よりもソース電極6寄りの範囲と、凹部14よりもドレイン電極10寄りの範囲にも形成されている。
凹部14と隣接する凹部14の間隔、ならびに各々の凹部14の第2方向の距離は、ナノサイズのものであることが好ましい。ソース電極6とドレイン電極10を結ぶチャネル部がナノサイズの細線構造に分割されていることが好ましい。この場合、ゲート電極8が第1側面12aにおけるAlGaN層4の側面に対向していると、横方向電界効果によって閾値電圧が正側にシフトし、ノーマリオフ状態を実現する。また、チャネル部が複数の細線構造に分割されているために、ゲート電圧の増加に対してドレイン電流が敏感に増大する。
ゲート電極が凹部よりもソース電極寄りの半導体基板の表面と凹部よりもドレイン電極寄りの半導体基板の表面を覆うことにより、HEMT100が温度に依存して変化する現象を効果的に抑制することができる。図20の構造では、ゲート電極は凹部のみに形成されている。これでは、温度に依存して変化する現象を効果的に抑制できない。図2に示すように、ゲート電極が凹部よりもソース電極寄りの半導体基板の表面と凹部よりもドレイン電極寄りの半導体基板の表面を覆うことにより、HEMT100が温度に依存して変化する現象を効果的に抑制することができる。
最初に、図5に示すように、気相成長法によって、サファイア基板(図示はしない)の表面にアンドープのGaN層2を50nm以上結晶成長させる。
次に図6に示すように、GaN層2の表面の全域に、AlGaN層4を25nm結晶成長させる。凸部の表面13aにのみAlGaN層4が存在し、ヘテロ接合が得られる。
次に図7に示すように、GaN層2の表面に電子線露光とウェットエッチングによってマスクパターンを形成する。その後、CH4/K2/Ar/N2を用いてECR−RIBE法によってGaN層2とAlGaN層4の表面を選択的にエッチングして、深さ50nmの凹部14を形成する。このとき、凹部14の第1側面12aと第2側面12bは、表面に向かって凹部14が拡大する向きに傾く。
次に図示はしないが、AlGaN層4の表面に、ソース電極6とドレイン電極10を形成する。ソース電極6とドレイン電極10の材料は、Ti/Al/Ti/Auを用いる。ソース電極6とドレイン電極10は、第1側面12aを挟んだ両サイドに設ける。すなわち、ソース電極6とドレイン電極10は、凹部14群の両サイドに形成する。ソース電極6とドレイン電極10を形成する部位ではAlGaN層4を除去し、GaN層2の表面にソース電極6とドレイン電極10を形成してもよい。
次に図示はしないが、ゲート絶縁膜8aの表面に電極金属8bを形成する。電極金属8bの材料には、Ni/Auを用いる。その後、電極形成部分を熱処理する。熱処理を行うことによって、ソース電極6とAlGaN層4(またはGaN層2)の間、ドレイン電極10とAlGaN層4(またはGaN層2)の間のコンタクト抵抗を低減させる。上記の製造方法によって、HEMT100を製造することができる。
図9に、第2実施例であるHEMT200の凸部14を、第2方向に切った断面図を示す。図2に相当する。HEMT200は、HEMT100と比べて凹部14の断面の構造が異なる。半導体装置200の外観は半導体装置100と同様であるため、省略する。
図9に示すように、HEMT200では、凹部14の底面11では、AlGaN層4の代わりに、SiN膜(絶縁膜)18が形成されている。凹部14の第1側面12aでは、GaN層2とAlGaN層4のヘテロ接合が形成されている。その他の点は第1実施例と同様であり、第1側面12aと、第1側面12aに続く凸部の表面13aと、第2側面12bと、第2側面12bに続く凸部の表面13bでは、GaN層2とAlGaN層4のヘテロ接合面に絶縁膜8aを介して金属電極8bが対向している。
第2実施例では、二次元電子ガス層が、第1側面12aと、第2側面12bと、第1側面12aに続く凸部の表面13aと、第2側面12bに続く凸部の表面13bに形成される。凹部の底面11では、二次元電子ガス層は形成されない。HEMT200は、第1側面12aにもヘテロ接合が形成されているため、HEMT100に比べて単位ゲート幅あたりのドレイン電流が増加する。
まず、図11に示すように、気相成長法によって、サファイア基板(図示はしない)の表面にアンドープのGaN層2を結晶成長させる。
次に図12に示すように、GaN層2の表面をクリーニングした後に、GaN層2の表面にSiN膜18を気相堆積法によって堆積した後、露光技術とエッチング技術により、必要な箇所のみにSiN膜18を形成する。SiN膜18を形成する部分が、凹部14の底面11となる。SiN膜18は20〜30nm堆積する。
次に、図13に示すように、SiN膜18を形成していない範囲のGaN層2の表面にアンドープのGaN層2をさらに50nm程度結晶成長させる。SiN膜18、18の間に成長するGaN層2は、図13に示すように、台形状に成長する。その結果、GaN層2の表面に凹部14が形成される。図13に示す凹部14は、凹部14の底面11と、第1側面12aと、第1側面に続く表面13aと、第2側面(図13では図示はしないが、図3で12bとして図示されている)と、第2側面12bに続く凸部の表面13b(図3参照)で構成される。
次に図15に示すように、AlGaN層4の表面の一部とSiN膜18の表面に、ゲート絶縁膜8aを形成する。ゲート絶縁膜8aの材料としては、Al2O3やSiO2などを用いる。ゲート絶縁膜8aは、段落0020で説明したゲート電極8の形成範囲に形成する。
次に図示はしないが、AlGaN層4の表面に、ソース電極6とドレイン電極10を形成する。ソース電極6とドレイン電極10の材料には、Al/Tiを用いる。その後、熱処理を行い、ソース電極6とAlGaN層4の間のコンタクト抵抗と、ドレイン電極10とAlGaN層4の間のコンタクト抵抗を低減する。ソース電極6とドレイン電極10は、第1側面12aを挟んだ両サイドに設ける。ソース電極6とドレイン電極10を形成する部位ではAlGaN層4を除去し、GaN層2の表面にソース電極6とドレイン電極10を形成してもよい。
次に、図示はしないが、ゲート絶縁膜8aの表面に電極金属8bを形成する。電極金属8bの材料には、Alを用いる。上記の製造方法によって、HEMT200を製造することができる。
図16に、第3実施例であるHEMT300の凹部14群を第2方向に切った断面図を示す。HEMT300は、HEMT100、200と比べて、凹部14の断面の構造が異なる。半導体装置300の外観は半導体装置100と同様であるため、省略する。
図16に示すように、HEMT300では、凹部14の底面11と、凹部14と凹部14の間では、AlGaN層4の代わりに、SiN膜(絶縁膜)18が形成されている。凹部14の底面11と、凹部14と凹部14の間(凸部の頂面ということもできる)では、GaN層2とAlGaN層4のヘテロ接合が形成されていない。
HEMT300では、第1側面12aと第2側面12bでのみ、GaN層2とAlGaN層4のヘテロ接合面に絶縁膜8aを介して金属電極8bが対向している。HEMT300は、第1側面12aと第2側面12bに平行に伸びているヘテロ接合面における電流密度が高く、HEMT100、200に比べてドレイン電流の負の温度特性の改善効果が高い。
例えば、実施例では窒化ガリウム系の化合物を用いたHEMTを記載したが、他の窒化化合物を用いたHEMTであってもよい。ゲート電極は、半導体基板にショットキー接合するものであってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
4、54、64、:AlGaN層(窒化物半導体上層)
6、56、66:ソース電極
8、58、68:ゲート電極
8a:ゲート絶縁膜
8b:金属電極
10、60、70:ドレイン電極
11:凹部の底面
12a:第1側面
12b:第2側面
13a:第1側面に続く凸部の表面
13b:第2側面に続く凸部の表面
14:凹部
18:SiN膜(絶縁膜)
100、200、300、400、500:HEMT
Claims (5)
- 窒化物半導体下層と窒化物半導体上層が積層されている半導体基板と、
その半導体基板の表面に形成されているソース電極とドレイン電極と、
そのソース電極とドレイン電極の間に位置している前記半導体基板の表面に形成されているゲート電極を備えており、
前記窒化物半導体下層の表面に凹部が形成されており、
前記凹部は、前記ソース電極とドレイン電極を結ぶ方向に伸びている側面と、底面と、を備えており、
前記窒化物半導体上層は、前記窒化物半導体下層よりも大きなバンドギャップを備えており、
前記窒化物半導体上層は、前記窒化物半導体下層の前記表面と、前記凹部の前記側面と、の双方に対してヘテロ接合しており、
前記ゲート電極は、前記凹部よりも前記ソース電極寄りの前記半導体基板の表面と前記凹部よりも前記ドレイン電極寄りの前記半導体基板の表面をも覆っていることを特徴とする半導体装置。 - 前記ソース電極と前記ドレイン電極の間に位置している前記窒化物半導体下層に、複数個の前記凹部が、前記ソース電極と前記ドレイン電極を結ぶ方向に直交する方向に配列されており、
前記ゲート電極が、ヘテロ接合している前記窒化物半導体上層の表面を被覆していることを特徴とする請求項1の半導体装置。 - 前記窒化物半導体下層の前記凹部の前記底面が絶縁層で被覆されていることを特徴とする請求項1又は2の半導体装置。
- 請求項1から3のいずれか1項に記載の半導体装置を製造する方法であり、
前記窒化物半導体下層の前記表面に前記凹部を形成する凹部形成工程であって、前記凹部は、前記側面と前記底面とを備える、前記凹部形成工程と、
前記凹部形成工程の後に、前記窒化物半導体上層が、前記窒化物半導体下層の前記表面と、前記凹部の前記側面と、の双方に対してヘテロ接合するように、前記窒化物半導体上層を形成する工程と、
前記窒化物半導体下層または前記窒化物半導体上層の表面に、前記ソース電極と前記ドレイン電極を形成する工程と、
前記窒化物半導体上層の表面に前記ゲート電極を形成する工程を備えていることを特徴とする半導体装置の製造方法。 - 窒化物半導体下層と窒化物半導体上層が積層されている半導体基板と、
その半導体基板の表面に形成されているソース電極とドレイン電極と、
そのソース電極とドレイン電極の間に位置している前記半導体基板の表面に形成されているゲート電極を備えており、
前記窒化物半導体下層の表面に凹部が形成されており、
前記凹部は、前記ソース電極とドレイン電極を結ぶ方向に伸びている側面と、底面と、を備えており、
前記窒化物半導体上層は、前記窒化物半導体下層よりも大きなバンドギャップを備えており、
前記窒化物半導体上層は、前記窒化物半導体下層の前記表面と、前記凹部の前記側面と、前記凹部の前記底面と、のうちの前記側面のみに対してヘテロ接合しており、
前記ゲート電極は、前記凹部よりも前記ソース電極寄りの前記半導体基板の表面と前記凹部よりも前記ドレイン電極寄りの前記半導体基板の表面をも覆っていることを特徴とする半導体装置。
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