JP5993632B2 - ＧａＮ系半導体装置 - Google Patents

Description

この発明は、電界効果トランジスタとショットキーバリアダイオードを備えたＧａＮ系半導体装置に関する。

従来、インバータ回路等においては、パワーＦＥＴ(電界効果トランジスタ)に帰還ダイオードとしてのショットキーバリアダイオードを逆並列接続した半導体装置が使用される(特許文献１(特開２００８−３０６２００号公報)参照)。

この従来の半導体装置では、図２１に示すように、別個に作製されたパワーＦＥＴ１００１とショットキーバリアダイオード１００５とが逆並列接続されている。上記パワーＦＥＴ１００１のドレイン電極１００２にショットキーバリアダイオード１００５のカソード電極１００６が接続され、上記パワーＦＥＴ１００１のソース電極１００３にショットキーバリアダイオード１００５のアノード電極１００７が接続されている。なお、１００４はゲート電極である。

ところで、上記従来の半導体装置では、ショットキーバリアダイオードとパワーＦＥＴとを別個に作製する必要があり、大きな面積を必要とする半導体装置となり、１つのデバイスとしての抵抗が高くなって、損失が増大するという問題がある。

特開２００８−３０６２００号公報

そこで、この発明の課題は、抵抗を低減できて、損失を低減できると共に電界効果トランジスタとショットキーバリアダイオードとが逆並列接続されているＧａＮ系半導体装置を提供することにある。

上記課題を解決するため、この発明のＧａＮ系半導体装置は、電界効果トランジスタと、
上記電界効果トランジスタのソース電極にオーミックコンタクトしたアノードを有するショットキーバリアダイオードと
を備え、
上記電界効果トランジスタと上記ショットキーバリアダイオードは、
ＧａＮ系の横型デバイスであり、
上記ショットキーバリアダイオードのアノードと上記電界効果トランジスタのゲート電極とが上記ゲート電極の幅方向に交互に配置されており、
上記電界効果トランジスタのゲート電極の幅方向に上記電界効果トランジスタと上記ショットキーバリアダイオードの両方に亘って延在していると共に上記電界効果トランジスタのドレイン電極と上記ショットキーバリアダイオードのカソードとを兼ねる共通電極を有していると共に、
上記電界効果トランジスタのゲート電極と、
上記ゲート電極からゲート幅方向に上記ショットキーバリアダイオードを横切るように連なっており、上記ショットキーバリアダイオードのアノードの下の領域に亘って延在している連続部と
を有するゲート電極連続体を備えることを特徴としている。

この発明のＧａＮ系半導体装置によれば、上記電界効果トランジスタのドレイン電極と上記ショットキーバリアダイオードのカソードとを兼ねる共通電極が、上記電界効果トランジスタのゲート電極の幅方向に上記電界効果トランジスタと上記ショットキーバリアダイオードの両方に亘って延在している。

したがって、この発明によれば、上記電界効果トランジスタがオンで上記ショットキーバリアダイオードがオフの場合に、上記ショットキーバリアダイオードに亘って延在している共通電極がドレイン電極の役割を果たす。

よって、この発明によれば、上記ソース電極と上記共通電極によるドレイン電極との間に電流が流れる領域を、従来例に比べて広くできる。

一方、この発明によれば、上記電界効果トランジスタがオフで上記ショットキーバリアダイオードがオンの場合に、上記ショットキーバリアダイオードに亘って延在している共通電極がカソードの役割を果たす。

したがって、この発明によれば、上記アノードと上記共通電極によるカソードとの間に電流が流れる領域を、従来例に比べて広くできる。

したがって、この発明によれば、逆並列接続された電界効果トランジスタとショットキーバリアダイオードそれぞれのオン抵抗を低減でき、デバイスの抵抗を低減できて、損失を低減できる。

また、この発明は、ＧａＮ系の横型デバイスに適用される。ＧａＮ系の半導体素子は容易に横型デバイスを実現できるため、製造が容易である。
また、上記ゲート電極を、上記ショットキーバリアダイオードに重ならないように切断する工程が不要になるので、製造工程が簡単になる。

また、一実施形態では、上記電界効果トランジスタは、ノーマリオフタイプである。

この実施形態によれば、ノーマリオフタイプの電界効果トランジスタを備えたことで、ゲート制御回路等の故障時にソース‐ドレイン間を短絡させることを回避して、デバイスの安全性を確保できる。

また、一実施形態では、上記電界効果トランジスタおよびショットキーバリアダイオードは、
ＧａＮ系半導体層であるチャネル層と、
上記チャネル層上に形成されたＧａＮ系半導体層であるバリア層と
を備え、
上記バリア層は、
表面から上記チャネル層に向かって窪んだ凹部もしくは上記チャネル層を露出させる開口が形成され、
上記ショットキーバリアダイオードのアノードは、
上記バリア層の凹部もしくは開口内まで延在している。

この実施形態によれば、上記ショットキーバリアダイオードのアノードが、上記バリア層の凹部もしくは開口内を２次元電子ガス層に向かって延在することになるので、アノードを２次元電子ガス層に近づけて順方向電圧降下を低減できる。

また、一実施形態では、上記電界効果トランジスタのゲート電極とドレイン電極との間の距離が、５μｍ以上であり、
上記ショットキーバリアダイオードのアノードの幅が、隣り合うアノード間の間隔以下であり、
上記ショットキーバリアダイオードのアノードの幅が、１００μｍ以下である。

この実施形態によれば、電界効果トランジスタのオン抵抗を、カソードとドレイン電極とが別個に独立している従来例の電界効果トランジスタのオン抵抗に比べて、確実に低減できる。

この発明のＧａＮ系半導体装置によれば、ゲート電極の幅方向に電界効果トランジスタとショットキーバリアダイオードの両方に亘って延在している共通電極が上記電界効果トランジスタのドレイン電極と上記ショットキーバリアダイオードのカソードとを兼ねているので、カソードとドレイン電極とが別個に独立している従来例に比べて、電流が流れる領域を広くできる。したがって、この発明によれば、電界効果トランジスタとショットキーバリアダイオードとの逆並列回路の抵抗を低減できる。

この発明のＧａＮ系半導体装置の第１実施形態を示す平面図である。 図１のＡ‐Ａ線断面を示す断面図である。 図１のＢ‐Ｂ線断面を示す断面図である。 上記第１実施形態においてトランジスタがオンでダイオードがオフのときの電子の流れを模式的に示す平面図である。 上記第１実施形態においてトランジスタがオフでダイオードがオンのときの電子の流れを模式的に示す平面図である。 上記第１実施形態の製造工程を説明する工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 この発明のＧａＮ系半導体装置の第２実施形態を示す平面図である。 図１１のＤ‐Ｄ線断面を示す断面図である。 この発明のＧａＮ系半導体装置の第３実施形態を示す平面図である。 図１３のＥ‐Ｅ線断面を示す断面図である。 この発明のＧａＮ系半導体装置の第４実施形態を示す平面図である。 図１５のＦ‐Ｆ線断面を示す断面図である。 図１５のＧ‐Ｇ線断面を示す断面図である。 ゲート電極‐ドレイン電極間の距離Ｌｇｄをパラメータとして、上記第１実施形態のトランジスタのオン抵抗Ｒ２と従来例のトランジスタのオン抵抗Ｒ１との比Ｒ２/Ｒ１と隣り合うアノード間の間隔Ｗａａとの関係を示すグラフである。 アノード間の間隔Ｗａａとアノード幅Ｗａとの比をパラメータとして、上記第１実施形態のトランジスタのオン抵抗Ｒ２と従来例のトランジスタのオン抵抗Ｒ１との比Ｒ２/Ｒ１と隣り合うアノード間の間隔Ｗａａとの関係を示すグラフである。 アノード間の間隔Ｗａａとアノード幅Ｗａとの比をパラメータとして、上記第１実施形態のダイオードのオン抵抗Ｒ２と従来例のダイオードのオン抵抗Ｒ１との比Ｒ２/Ｒ１と隣り合うアノード間の間隔Ｗａａとの関係を示すグラフである。 従来の半導体装置を模式的に示す図である。 従来例においてトランジスタがオンでダイオードがオフのときの電子の流れを模式的に示す平面図である。 従来例においてトランジスタがオフでダイオードがオンのときの電子の流れを模式的に示す平面図である。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１は、この発明のＧａＮ系半導体装置の第１実施形態を示す平面図である。また、図２は、図１のＡ‐Ａ線断面を示す断面図であり、図３は、図１のＢ‐Ｂ線断面を示す断面図である。

図１に示すように、この第１実施形態のＧａＮ系半導体装置は、ノーマリオフタイプのヘテロ接合電界効果トランジスタ(以下、ＨＦＥＴという)１とショットキーバリアダイオード(以下、ＳＢＤという)２とを備える。このＨＦＥＴ１とＳＢＤ２とは、ＧａＮ系の横型デバイスである。

上記ＳＢＤ２のアノード２１と上記ＨＦＥＴ１のゲート電極２２とが上記ゲート電極２２の幅方向に交互に配置されている。また、上記ＨＦＥＴ１のソース電極２３は、上記ゲート電極２２の幅方向に延在しており、上記ＳＢＤ２のアノード２１にオーミックコンタクトしている。また、このＧａＮ系半導体装置は、上記ＨＦＥＴ１のドレイン電極と上記ＳＢＤ２のカソードとを兼ねる共通電極２５を有する。この共通電極２５は、上記ゲート電極２２の幅方向に複数のＨＦＥＴ１とＳＢＤ２に亘って延在している。

この第１実施形態のＧａＮ系半導体装置は、図示しないＳｉ基板上に、ＡｌＮバッファ層(図示せず)が形成され、図２に示すように、上記ＡｌＮバッファ層上に形成されたアンドープＡｌ_ｘＧａ_１−ｘＮ(０＜ｘ＜１)テンプレート層１１と、このアンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層１１上に形成されたアンドープＡｌ_ｙＧａ_１−ｙ(０＜ｙ＜１)Ｎ層１２と、このアンドープＡｌ_ｙＧａ_１−ｙＮ層１２上に形成されたアンドープＧａＮチャネル層１３と、このアンドープＧａＮチャネル層１３上に形成されたアンドープＡｌ_ｚＧａ_１−ｚＮ(０＜ｚ＜１)バリア層１４とを備える。上記アンドープＧａＮチャネル層１３とアンドープＡｌ_ｚＧａ_１−ｚＮバリア層１４とのヘテロ界面近傍に２次元電子ガス(２ＤＥＧ)層１５が形成される。

なお、上記Ｓｉ基板に替えて、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよい。また、ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。

上記Ａｌ_ｚＧａ_１−ｚＮバリア層１４から露出した上記ＧａＮチャネル層１３上にオーミック電極であるソース電極２３と、ドレイン電極をなす共通電極２５が形成されている。また、上記ソース電極２３とドレイン電極をなす共通電極２５との間、かつ、上記Ａｌ_ｚＧａ_１−ｚＮバリア層１４上にＧａＮメサ層１８が形成され、このＧａＮメサ層１８上にゲート電極２２が形成されている。上記ＧａＮメサ層１８は、例えば、厚さが７０ｎｍ程度のアンドープＧａＮ層で作製されている。また、上記ゲート電極２２は、ショットキー電極である。上記ソース電極２３とドレイン電極をなす共通電極２５は、Ｈｆ／Ａｌ／Ｈｆ／ＡｕやＴｉ／Ａｌ／ＴｉＮなどからなる。また、ゲート電極２２は、ＴｉＮで作製した。

尚、上記ＧａＮメサ層１８は、厚さを調整したアンドープＧａＮ層に替えて、上記Ｍｇを添加したｐ型のＧａＮ層としてもよく、ＩｎＧａＮ層としてもよい。

また、上記Ａｌ_ｚＧａ_１−ｚＮバリア層１４の上面および上記ＧａＮメサ層１８とゲート電極２２の側面を覆うように絶縁膜１９が形成されている。この絶縁膜１９は、一例として、窒化シリコンで作製されるが、この絶縁膜１９の材料としては、窒化シリコンの他に、ＳｉＯ_２,Ａｌ_２Ｏ_３などが用いられる。特に、コラプス抑制のためにＡｌＧａＮバリア層１４の表面にストイキオメトリックを崩したＳｉＮ膜を形成し、このＳｉＮ膜上に表面保護のためのＳｉＯ_２やＳｉＮで作製した保護膜を積層した多層膜構造の絶縁膜７とすることが好ましい。さらに、上記絶縁膜１９の材料としては、例えば、ＳｉＯＮやＳｉＯを採用してもよい。また、ＳｉＮ膜上にＡｌＮ膜を挟んでＳｉＯＮ膜を形成したものを絶縁膜１９としてもよい。

図３に示すように、上記アノード２１は、上記絶縁膜１９から露出した上記ＡｌＧａＮバリア層１４の表面に形成され、ＡｌＧａＮバリア層１４に対してショットキー接合されている。このアノード２１は、バリアメタルとしてのＴｉＮで作製されている。

上記ＧａＮ系半導体装置が備えるＨＦＥＴ１は、ノーマリオフタイプのトランジスタである。つまり、このＨＦＥＴ１は、上記ゲート電極２２に０Ｖを印加したときに、上記ゲート電極２２下のＧａＮチャネル層１３に空乏層が形成されてオフ状態となる一方、上記ゲート電極２２に正電圧が印加されたときにゲート電極２２下のＧａＮ層１３に空乏層がなくなってオン状態となる。

また、上記ＳＢＤ２は、上記アノード２１に対して上記共通電極２５が高電位になるようにアノード２１‐共通電極２５間に電圧が印加されたときにオフ状態になる一方、上記共通電極２５に対して上記アノード２１が高電位になるようにアノード２１‐共通電極２５間に電圧が印加されたときにオン状態になる。

図４は、上記ＨＦＥＴ１がオン状態であり、上記ＳＢＤ２がオフ状態である場合に、上記ＨＦＥＴ１のソース電極２３からドレイン電極をなす共通電極２５に向かって流れる電子流を矢印Ｘで模式的に示す平面図である。

図４に示すように、このＧａＮ系半導体装置によれば、上記ＨＦＥＴ１がオン状態、かつ上記ＳＢＤ２がオフ状態である場合に、上記ＨＦＥＴ１からＳＢＤ２に亘って延在している共通電極２５がドレイン電極の役割を果たす。このため、オン状態のＨＦＥＴ１においては、電子流が流れる領域Ｚ１がオフ状態のＳＢＤ２の領域まで広がって共通電極２５まで流れる。

これに対して、図２１の従来例では、図２２に示すように、上記ＦＥＴ１００１がオン状態、かつショットキーバリアダイオード(ＳＢＤ)１００５がオフ状態である場合に、矢印Ｐで示す電子流は、ＦＥＴ１００１のソース電極１００３とドレイン電極１００２との間の領域だけに流れる。

一方、図５は、上記ＨＦＥＴ１がオフ状態であり、上記ＳＢＤ２がオン状態である場合に、上記ＳＢＤ２のカソードをなす共通電極２５から上記ＳＢＤ２のアノード２１に向かって流れる電子流を矢印Ｙで模式的に示す平面図である。

図５に示すように、このＧａＮ系半導体装置によれば、上記ＨＦＥＴ１がオフ状態、かつ上記ＳＢＤ２がオン状態である場合に、上記ＳＢＤ２からＨＦＥＴ１に亘って延在している共通電極２５がカソードの役割を果たす。このため、オン状態のＳＢＤ１では、電子流が流れる領域Ｚ２がオフ状態のＨＦＥＴ１の領域まで広がって、共通電極２５からアノード２１まで流れる。

これに対して、図２１の従来例では、図２３に示すように、上記ＦＥＴ１００１がオフ状態、かつショットキーバリアダイオード(ＳＢＤ)１００５がオン状態である場合に、矢印Ｑで示す電子流は、ＳＢＤ１００５のカソード１００６とアノード１００７との間の領域だけに流れる。

したがって、このＧａＮ系半導体装置によれば、ＨＦＥＴ１のオン時に電流が流れる領域およびＳＢＤ２のオン時に電流が流れる領域を、従来例に比べて広くできる。よって、上記ＨＦＥＴ１およびＳＢＤ２の導通抵抗を従来例に比べて低減できる。

次に、図６〜図１０を順に参照して、上記第１実施形態のＧａＮ系半導体装置の製造工程を説明する。図６〜図１０は、図１のＣ‐Ｃ線断面に対応している。なお、図６〜図１０では、各層の層厚を略同じ層厚で描いているが実際には一例として以下に述べるような層厚である。

まず、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)法を用いて、上記図示しないＳｉ基板上に上記ＡｌＮバッファ層(図示せず)、窒化物半導体であるアンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層１１、アンドープＡｌＧａＮ層１２、アンドープＧａＮチャネル層１３、アンドープＡｌＧａＮバリア層１４、およびアンドープＧａＮ層１１８を順に形成する。

上記アンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層１１の厚さは、例えば１０００ｎｍ程度であり、アンドープＡｌＧａＮ層１２の厚さは、例えば２０ｎｍ程度である。また、アンドープＧａＮチャネル層１３の厚さは例えば２０ｎｍ程度、アンドープＡｌＧａＮバリア層１４の厚さは例えば１０ｎｍ程度以上とする。また、上記アンドープＧａＮ層１１８の厚さは、例えば、７０ｎｍ程度とする。

図６において、１５は、ＧａＮチャネル層１３とＡｌＧａＮバリア層１４とのヘテロ界面近傍に形成される２次元電子ガス(２ＤＥＧ)層である。

次に、上記アンドープＧａＮ層１１８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、図２に示すソース電極２３,共通電極２５を形成すべき領域に開口を形成する。そして、上記開口を形成したフォトレジスト層をマスクとして、上記アンドープＧａＮ層１１８および上記ＡｌＧａＮバリア層１４をドライエッチングして、ソース電極２３,共通電極２５を形成すべき領域の上記ＧａＮチャネル層１３を露出させる。

次に、上記開口を形成したフォトレジスト層(図示せず)上および上記露出したＧａＮチャネル層１３上にＴｉ,Ａｌ,ＴｉＮを順に蒸着し、リフトオフにより、図２に示すように、上記ＡｌＧａＮバリア層１４上に突き出したソース電極２３,共通電極２５となるＴｉ/Ａｌ/ＴｉＮ電極を形成する。次に、このＴｉ/Ａｌ/ＴｉＮ電極を熱処理してオーミック電極にし、ソース電極２３,共通電極２５とする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。

次に、上記ｐ型ＧａＮ層１１８上にゲート電極２２となるＴｉＮ膜をスパッタリングもしくは蒸着により形成し、通常のフォトリソグラフィおよびドライエッチングを用いて、図７に示すように、ゲート電極２２のパターンを形成する。

次に、図８に示すように、上記ＴｉＮ膜によるゲート電極２２をマスクとして、上記アンドープＧａＮ層１１８をエッチングして、上記ＧａＮメサ層１８を形成する。このＧａＮメサ層１８の厚さは、一例として、７０ｎｍとするが、５０ｎｍ以上とすることでノーマリーオフ動作を実現できる。このＧａＮメサ層１８の厚さを調節することでしきい値電圧Ｖthを調節できる。

次に、上記ゲート電極２２,上記ＡｌＧａＮバリア層１４上に、絶縁膜１９とする例えば窒化シリコン膜を例えばプラズマＣＶＤ(Chemical Vapor Deposition：化学的気相成長))法により２００ｎｍの膜厚に成膜する。この絶縁膜１９とする窒化シリコン膜の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記窒化シリコン膜の膜厚は、一例として、２００ｎｍとしたが、２０ｎｍ〜４００ｎｍの範囲で設定してもよい。

また、一例として、上記プラズマＣＶＤ法により窒化シリコン膜を形成する際のＮ_２／ＮＨ_３／ＳｉＨ_４のガス流量比を調整することにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きな絶縁膜１９を形成できる。この絶縁膜１９によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、上記絶縁膜１９をなすＳｉＮ膜１９０のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。

次に、上記絶縁膜１９とする窒化シリコン膜上にフォトレジスト層を形成し、露光,現像することにより、上記フォトレジスト層に開口を形成し、このフォトレジスト層をマスクとして、ウェットエッチングを行なうことにより、図９に示すように、ゲート電極２２を露出させる開口部１９Ａを有する絶縁膜１９を形成する。なお、上記ウェットエッチングに替えてドライエッチングによって、上記絶縁膜１９に開口部１９Ａを形成してもよい。

次に、フォトリソグラフィにより、図１０に示すアノード２１の形成領域が開口したフォトレジスト(図示せず)を形成し、反応性スパッタリングにより、上記フォトレジスト上および上記開口にアノード２１となるＴｉＮ膜を形成する。次に、リフトオフにより、図１０に示すように、上記絶縁膜１９から露出したＡｌＧａＮバリア層１４上および上記絶縁膜１９の側壁から上記絶縁膜１９上に亘るアノード２１を形成する。このＴｉＮ膜によるアノード２１とＡｌＧａＮバリア層１４との接合はショットキー接合となる。

(第１のシミュレーション結果)
図１８は、上記第１実施形態に関する第１のシミュレーション結果を示すグラフである。図１８では、上記ＧａＮ系半導体装置のＨＦＥＴ１のオン抵抗Ｒ２と図２１の従来例のトランジスタのオン抵抗Ｒ１との比Ｒ２/Ｒ１を縦軸とし、横軸をアノード間の間隔Ｗａａ(μｍ)としている。なお、上記従来例では、ゲート電極の幅をアノードの幅と等しくした。

この第１のシミュレーションでは、ゲート電極２２とソース電極２３との間の距離Ｌｇｓを１μｍとし、ゲート長Ｌｇを１μｍとし、アノード間の間隔Ｗａａに対するアノード幅Ｗａの比Ｗａ/Ｗａａを１とした。

図１８のグラフにおいて、Ｋ１は、ゲート電極２２と共通電極２５との間の距離Ｌｇｄが１μｍである場合の特性であり、Ｋ２は距離Ｌｇｄが５μｍである場合の特性である。また、Ｋ３,Ｋ４,Ｋ５は、それぞれ、距離Ｌｇｄが１０μｍ,１５μｍ,２０μｍである場合の特性である。

図１８の特性Ｋ１〜Ｋ５を参照すれば、上記実施形態において、ゲート電極２２と共通電極２５との間の距離Ｌｇｄを５μｍ以上にすることで、３００μｍまでのアノード間間隔Ｗａａの広い範囲に亘って、従来例に比べて、オン抵抗を低減できることが分かる。また、上記距離Ｌｇｄが５μｍ以上で上記アノード間間隔Ｗａａが１００μｍ以下の場合に、従来例に比べて、オン抵抗を確実に低減できることが分かる。さらに、アノード間間隔Ｗａａを、ゲート電極２２と共通電極２５との間の距離Ｌｇｄ以下にすると、従来例に比べて、オン抵抗を３０％以上低減できている。

図１８のシミュレーション結果から、ゲート電極２２と共通電極２５との間の距離Ｌｇｄを長くするほど、オン抵抗の低減効果が大きくなっており、横型デバイスであるので、耐圧がゲート電極とドレイン電極との間の距離に比例する本発明のような横型パワーデバイスに好適な特性が得られることが分かる。

(第２のシミュレーション結果)
図１９は、上記第１実施形態に関する第２のシミュレーション結果を示すグラフである。図１９では、上記ＧａＮ系半導体装置のＨＦＥＴ１のオン抵抗Ｒ２と従来例のトランジスタのオン抵抗Ｒ１との比Ｒ２/Ｒ１を縦軸とし、横軸をアノード間の間隔Ｗａａ(μｍ)としている。なお、上記従来例では、ゲート電極の幅をアノードの幅と等しくした。

この第２のシミュレーションでは、ゲート電極２２とソース電極２３との間の距離Ｌｇｓを１μｍとし、ゲート長Ｌｇを１μｍとし、ゲート電極２２と共通電極２５との間の距離Ｌｇｄを１０μｍとした。

図１９のグラフにおいて、Ｋ１１は、アノード間の間隔Ｗａａに対するアノード幅Ｗａの比(Ｗａ/Ｗａａ)を２とした場合の特性であり、Ｋ１２は、上記比(Ｗａ/Ｗａａ)を１とした場合の特性であり、Ｋ１３は、上記比(Ｗａ/Ｗａａ)を０.５とした場合の特性である。

図１９の特性Ｋ１１を参照すれば、アノード幅Ｗａがアノード間の間隔Ｗａａの２倍である場合には、アノード間の間隔Ｗａａが約１０μｍを超えて３００μｍまでの広い領域において、上記実施形態でのオン抵抗が従来例のオン抵抗よりも大きくなっている。これは、アノード幅Ｗａが、ゲート幅に相当するアノード間の間隔Ｗａａの２倍になると、アノード間の間隔Ｗａａがゲート電極２２と共通電極２５との間の距離Ｌｇｄ＝１０μｍを超える範囲で、オン抵抗の低減を達成できていいないことを示している。

一方、図１９の特性Ｋ１２,Ｋ１３を参照すれば、アノード幅Ｗａがアノード間の間隔Ｗａａ以下である場合には、ゲート幅に相当するアノード間の間隔Ｗａａが３００μｍまでの広い範囲に亘って、オン抵抗Ｒ２を従来例のオン抵抗Ｒ１よりも低減できている。さらに、アノード間間隔Ｗａａを、ゲート電極２２と共通電極２５との間の距離Ｌｇｄ以下にすると、従来例に比べて、オン抵抗を３０％以上低減できている。

(第３のシミュレーション結果)
図２０は、上記第１実施形態に関する第３のシミュレーション結果を示すグラフである。図２０では、上記ＧａＮ系半導体装置のＳＢＤ２のオン抵抗Ｒ２０と従来例のショットキーバリアダイオードのオン抵抗Ｒ１０との比Ｒ２０/Ｒ１０を縦軸とし、横軸をアノード間の間隔Ｗａａ(μｍ)としている。なお、上記従来例では、ゲート電極の幅をアノードの幅と等しくした。

この第３のシミュレーションでは、ゲート電極２２とソース電極２３との間の距離Ｌｇｓを１μｍとし、ゲート長Ｌｇを１μｍとし、ゲート電極２２と共通電極２５との間の距離Ｌｇｄを１０μｍとした。

図２０のグラフにおいて、Ｋ２１は、アノード間の間隔Ｗａａに対するアノード幅Ｗａの比(Ｗａ/Ｗａａ)を０.５とした場合の特性であり、Ｋ２２は、上記比(Ｗａ/Ｗａａ)を１とした場合の特性であり、Ｋ２３は、上記比(Ｗａ/Ｗａａ)を２とした場合の特性である。

図２０の特性Ｋ２１を参照すれば、アノード幅Ｗａがアノード間の間隔Ｗａａの２倍である場合には、アノード間の間隔Ｗａａが約３０μｍを超えて３００μｍまでの広い領域において、上記実施形態でのオン抵抗が従来例のオン抵抗よりも大きくなっている。これは、アノード幅Ｗａが、ゲート幅に相当するアノード間の間隔Ｗａａの２倍になると、アノード間の間隔Ｗａａが約３０μｍを超える範囲で、オン抵抗の低減を達成できていいないことを示している。

一方、図２０の特性Ｋ２２,Ｋ２３を参照すれば、アノード幅Ｗａがアノード間の間隔Ｗａａ以下である場合には、ゲート幅に相当するアノード間の間隔Ｗａａが３００μｍまでの広い範囲に亘って、オン抵抗Ｒ２０を従来例のオン抵抗Ｒ１０よりも低減できている。さらに、アノード間間隔Ｗａａを、２０μｍ以下にすることで、従来例に比べて、オン抵抗Ｒ２０を３０％以上低減できている。

上記第１,第２,第３のシミュレーション結果から、上記ゲート電極２２と共通電極２５との間の距離Ｌｇｄを５μｍ以上にし、上記アノード間間隔Ｗａａを１００μｍ以下にして、アノード幅Ｗａをアノード間の間隔Ｗａａ以下にすることによって、従来例に比べて、オン抵抗を確実に低減できることが分かる。

(第２の実施の形態)
次に、図１１、図１２を参照して、この発明のＧａＮ系半導体装置の第２実施形態を説明する。図１１は、この発明のＧａＮ系半導体装置の第２実施形態を示す平面図であり、図１２は、図１１のＤ‐Ｄ線断面を示す断面図である。

この第２実施形態は、前述の第１実施形態の複数のゲート電極２２に替えて、ゲート電極連続体４５を備える点が、前述の第１実施形態と異なる。また、この第２実施形態では、前述の第１実施形態のアノード２１および絶縁膜７とＧａＮメサ層１８に替えて、アノード４１および絶縁膜３７とＧａＮメサ層３８を備える点が、前述の第１実施形態と異なる。なお、この第２実施形態のゲート電極連続体４５,アノード４１および絶縁膜３７とＧａＮメサ層３８は、材質に関して、前述の第１実施形態のゲート電極２２,アノード２１および絶縁膜１９とＧａＮメサ層１８と同様である。この第２実施形態では、前述の第１実施形態と同じ部分には、同じ符号を付して、前述の第１実施形態とは異なる点を主に説明する。

図１１に示すように、この第２実施形態では、ゲート電極連続体４５は、ＨＦＥＴ１のゲート電極４２と、このゲート電極４２からゲート幅方向にＳＢＤ３２を横切るように連なっている連続部４４とを有する。また、ＧａＮメサ層３８もまた、上記ゲート電極４２下の領域から上記連続部４４下の領域に亘って延在している。

また、この第２実施形態では、図１２に示すように、ＳＢＤ３２の領域において、絶縁膜３７がゲート電極４２とＧａＮメサ層３８を覆っている。この絶縁膜３７は、上記ゲート電極４２,ＧａＮメサ層３８から共通電極２５側に離隔した位置で、上記Ａｌ_ｚＧａ_１−ｚＮバリア層１４を露出させる開口３７Ａを有している。上記アノード４１は、ソース電極２３にオーミックコンタクトしていて、ソース電極２３上から上記絶縁膜３７上に亘って形成され、開口３７Ａに露出したＡｌ_ｚＧａ_１−ｚＮバリア層１４にショットキー接合している。尚、図１２では、上記Ｓｉ基板,ＡｌＮバッファ層とアンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層１１とアンドープＡｌ_ｙＧａ_１−ｙＮ層１２を省略している。

この第２実施形態によれば、前述の第１実施形態と同様、オン状態のＨＦＥＴ１においては、電子流が流れる領域Ｚ１がオフ状態のＳＢＤ３２の領域まで広がって共通電極２５まで流れる一方、オン状態のＳＢＤ３２においては、図１１に矢印Ｙで示すように、電子流が流れる領域がオフ状態のＨＦＥＴ１の領域まで広がって、共通電極２５からアノード４１まで流れる。

したがって、この第２実施形態によれば、前述の第１実施形態と同様、ＨＦＥＴ１のオン時に電流が流れる領域およびＳＢＤ３２のオン時に電流が流れる領域を、従来例に比べて広くできて、上記ＨＦＥＴ１およびＳＢＤ３２の導通抵抗を従来例に比べて低減できる。

さらに、この第２実施形態によれば、上記ゲート電極連続体４５は、上記ＨＦＥＴ１のゲート電極４２とこのゲート電極４２からゲート幅方向に上記ＳＢＤ３２を横切るように連なっている連続部４４を有している。よって、ゲート電極連続体４５は、ＳＢＤ３２に重ならないように切断する工程が不要であり、製造工程が簡単になる。

(第３の実施の形態)
次に、図１３、図１４を参照して、この発明のＧａＮ系半導体装置の第２実施形態を説明する。図１３は、この発明のＧａＮ系半導体装置の第３実施形態を示す平面図であり、図１４は、図１３のＥ‐Ｅ線断面を示す断面図である。

この第３実施形態は、前述の第２実施形態のアノード４１とＡｌ_ｚＧａ_１−ｚＮバリア層１４に替えて、アノード５１とＡｌ_ｚＧａ_１−ｚＮバリア層５４を備える点が、前述の第２実施形態と異なる。よって、この第３実施形態では、前述の第２実施形態と同じ部分には、同じ符号を付して、前述の第２実施形態とは異なる点を主に説明する。

この第３実施形態では、図１４に示すように、Ａｌ_ｚＧａ_１−ｚＮバリア層５４は、上記ＧａＮチャネル層１３を露出させる開口５４Ａを有している。この開口５４Ａは、上記絶縁膜３７の開口３７Ａに連通している。上記アノード５１は、ソース電極２３にオーミックコンタクトしていて、ソース電極２３上から上記絶縁膜３７上に亘って形成され、開口３７Ａ,開口５４Ａに露出したＧａＮチャネル層１３にショットキー接合している。尚、図１４では、上記Ｓｉ基板,ＡｌＮバッファ層とアンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層１１とアンドープＡｌ_ｙＧａ_１−ｙＮ層１２を省略している。

この実施形態によれば、上記ＳＢＤ５２のアノード５１が、上記ＨＦＥＴ１のソース電極２３からＧａＮ系バリア層５４の開口５４Ａ内を２次元電子ガス層５５に向かって延在しているので、順方向電圧降下を低減できる。

尚、この第３実施形態では、上記ＡｌＧａＮバリア層５４にＧａＮチャネル層１３を露出させる開口５４Ａを形成したが、上記ＡｌＧａＮバリア層５４にＧａＮチャネル層１３まで達していない凹部を形成してもよい。

(第４の実施の形態)
次に、図１５〜図１７を参照して、この発明のＧａＮ系半導体装置の第４実施形態を説明する。図１５は、この発明のＧａＮ系半導体装置の第４実施形態を示す平面図であり、図１６は、図１５のＦ‐Ｆ線断面を示す断面図である。また、図１７は、図１５のＧ‐Ｇ線断面を示す断面図である。

この第４実施形態は、前述の第３実施形態の複数のアノード５１と絶縁膜３７に替えて、アノード連続体７５と絶縁膜８０を備える点が、前述の第３実施形態と異なる。なお、この第４実施形態のアノード連続体７５，絶縁膜８０は、材質に関して、前述の第３実施形態の複数のアノード５１と絶縁膜３７と同様である。この第４実施形態では、前述の第３実施形態と同じ部分には、同じ符号を付して、前述の第３実施形態とは異なる点を主に説明する。

この第４実施形態では、アノード連続体７５を備え、このアノード連続体７５は、前述の第３実施形態のアノード５１と同様のアノード７７と、このアノード７７からアノード幅方向にＨＦＥＴ７１を横切るように連なっている連続部７６とを有する。

また、この第４実施形態では、上記絶縁膜８０は、図１７,図１６に示すように、ＳＢＤ７２の領域におけるゲート電極連続体４５のゲート電極４２だけでなく、ＨＦＥＴ７１の領域におけるゲート電極連続体４５の連続部４４も覆っている。

そして、この第４実施形態では、上記アノード連続体７５のうち、上記ＨＦＥＴ７１の領域にある連続部７６がソースフィールドプレートを構成している。この連続部７６によるソースフィールドプレートにより、ゲート電極近傍における電界集中を緩和して、ゲート耐圧の向上を図れる。

尚、上記実施形態では、Ｓｉ基板,ＡｌＮバッファ層,アンドープＡｌＧａＮテンプレート層,アンドープＡｌＧａＮ層,アンドープＧａＮチャネル層,アンドープＡｌＧａＮバリア層,ＧａＮメサ層を順に積層したが、上記アンドープＧａＮチャネル層を用いない積層構造でもノーマリーオフ動作が可能である。例えば、Ｓｉ基板,ＡｌＮバッファ層,厚さ１０００ｎｍのアンドープＡｌＧａＮテンプレート層,厚さ１０ｎｍのアンドープＡｌＧａＮバリア層,厚さ６０ｎｍのＧａＮメサ層を順に積層した構造としてもよい。この場合、上記アンドープＡｌＧａＮテンプレート層がチャネル層をなす。

また、上記実施形態では、電界効果トランジスタをノーマリオフタイプのヘテロ接合電界効果トランジスタとしたが、ノーマリオンタイプとしてもよい。また、ゲート電極は、ショットキー電極に限らず、絶縁ゲート構造でもよい。また、上記実施形態では、ゲート電極２２をＴｉＮ膜で作製したが、ＴｉＮ/Ａｌ膜としてもよく、ＷＮ膜上にＡｕ膜やＡｌ膜等の低抵抗金属膜を積層した二層構造としてもよい。

また、上記実施形態では、Ｔｉ/Ａｌ/ＴｉＮを積層してオーミック電極としたが、これに限らず、ＴｉＮはなくともよく、また、Ｔｉ/Ａｌを積層した後、その上にＡｕ,Ａｇ,Ｐｔなどを積層してもよい。

また、上記実施形態では、Ｓｉ基板を備えたが、Ｓｉ基板に替えて、サファイヤ基板やＳｉＣ基板を備えてもよく、サファイヤ基板やＳｉＣ基板上にＧａＮ系半導体層を成長させてもよい。また、基板とＧａＮ系半導体層との間にバッファ層を形成してもよいし、ＡｌＧａＮバリア層とＧａＮチャネル層との間に層厚１ｎｍ程度のＡｌＮヘテロ特性改善層を形成してもよい。

また、上記ＧａＮ系半導体層は、Ａｌ_xＩn_yＧａ_１−x−yＮ(ｘ≦０、ｙ≦０、０＜ｘ＋ｙ＜１)で表されるものであればよい。

この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。

１,７１ ヘテロ接合電界効果トランジスタ(ＨＦＥＴ)
２,３２,７２ ショットキーバリアダイオード(ＳＢＤ)
１１ アンドープＡｌ_ｘＧａ_１−ｘＮテンプレート層
１２ アンドープＡｌ_ｙＧａ_１−ｙＮ層
１３ アンドープＧａＮチャネル層
１４,５４ アンドープＡｌ_ｚＧａ_１−ｚＮバリア層
１５ ２次元電子ガス(２ＤＥＧ)層
１８,３８ ＧａＮメサ層
１９,３７,８０ 絶縁膜
１９Ａ 開口部
２１,４１,５１,７７ アノード
２２,４２ ゲート電極
２３ ソース電極
２５ 共通電極
１１８ アンドープＧａＮ層
４４ 連続部
４５ ゲート電極連続体
７５ アノード連続体
７６ 連続部
Ｗａ アノード幅
Ｗａａ アノード間間隔
Ｌｇ ゲート長
Ｌｇｓ ゲート電極‐ソース電極間距離

Claims (4)

1. 電界効果トランジスタと、
   上記電界効果トランジスタのソース電極にオーミックコンタクトしたアノードを有するショットキーバリアダイオードと
   を備え、
   上記電界効果トランジスタと上記ショットキーバリアダイオードは、
   ＧａＮ系の横型デバイスであり、
   上記ショットキーバリアダイオードのアノードと上記電界効果トランジスタのゲート電極とが上記ゲート電極の幅方向に交互に配置されており、
   上記電界効果トランジスタのゲート電極の幅方向に上記電界効果トランジスタと上記ショットキーバリアダイオードの両方に亘って延在していると共に上記電界効果トランジスタのドレイン電極と上記ショットキーバリアダイオードのカソードとを兼ねる共通電極を有していると共に、
   上記電界効果トランジスタのゲート電極と、
   上記ゲート電極からゲート幅方向に上記ショットキーバリアダイオードを横切るように連なっており、上記ショットキーバリアダイオードのアノードの下の領域に亘って延在している連続部と
   を有するゲート電極連続体を備えることを特徴とするＧａＮ系半導体装置。
2. 請求項１に記載のＧａＮ系半導体装置において、
   上記電界効果トランジスタは、ノーマリオフタイプであることを特徴とするＧａＮ系半導体装置。
3. 請求項１または２に記載のＧａＮ系半導体装置において、
   上記電界効果トランジスタおよびショットキーバリアダイオードは、
   ＧａＮ系半導体層であるチャネル層と、
   上記チャネル層上に形成されたＧａＮ系半導体層であるバリア層と
   を備え、
   上記バリア層は、
   表面から上記チャネル層に向かって窪んだ凹部もしくは上記チャネル層を露出させる開口が形成され、
   上記ショットキーバリアダイオードのアノードは、
   上記バリア層の凹部もしくは開口内まで延在していることを特徴とするＧａＮ系半導体装置。
4. 請求項１から３のいずれか１つに記載のＧａＮ系半導体装置において、
   上記電界効果トランジスタのゲート電極と上記共通電極との間の距離が、５μｍ以上であり、
   上記ショットキーバリアダイオードのアノードの幅が、隣り合うアノード間の間隔以下であり、
   上記ショットキーバリアダイオードのアノードの幅が、１００μｍ以下であることを特徴とするＧａＮ系半導体装置。

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