JP3275072B2

JP3275072B2 - 半導体素子

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Publication number: JP3275072B2
Application number: JP30880597A
Authority: JP
Inventors: 昭長山
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1997-11-11
Filing date: 1997-11-11
Publication date: 2002-04-15
Anticipated expiration: 2017-11-11
Also published as: JPH11145449A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子に関
し、特に、ヘテロ接合を有し、その接合界面のキャリア
濃度を高めて高効率動作を実現した半導体素子の改良に
関する。

【０００２】

【従来の技術】従来の高周波用スイッチとして用いられ
る半導体素子として、ＡｌＧａＡｓ／ＧａＡｓヘテロ接
合トランジスタがある。従来のＡｌＧａＡｓ／ＧａＡｓ
ヘテロ接合トランジスタは、ＳｉドープしたＧａＡｓ層
と、ノンドープＡｌＧａＡｓ層とを積層して、ヘテロ接
合を形成し、ＳｉドープしたＧａＡｓ層をチャンネル層
として利用するものである。また、従来のＡｌＧａＡｓ
／ＧａＡｓヘテロ接合トランジスタでは、Ｓｉドープし
たＧａＡｓ層と、ノンドープＡｌＧａＡｓ層との間に、
キャリア濃度を高めるために、ノンドープＧａＡｓ層
（スペーサ層）を挿入配置したものもある。

【０００３】このような従来の半導体素子を低電源電圧
印加時に、低歪で、かつ低損失で動作させるためには、
半導体パラメータ、例えば、オン抵抗、高周波相互コン
ダクタンスＧｍ、及び、ドレインコンダクタンス等の各
パラメータ、が、大電力印加時にも劣化しないことが必
要とされる。

【０００４】

【発明が解決しようとする課題】半導体素子のオン抵抗
を低減する方法として、チャンネル幅を大きくするとい
う方法があるが、この方法は、図１６に示すように、チ
ャンネル幅（ゲート幅）を４倍に増加させても、オン抵
抗を２／３程度にしか低減できず、また、ある程度以上
チャンネル幅を大きくしても、それ以上オン抵抗を低減
することはできないという問題点がある。これは、チャ
ンネル幅を大きくすると、ゲート・ソース間容量及びド
レイン・ソース間寄生容量が増大し、高い周波数に対し
ては、これらの容量の関与を無視することができなくな
り、入力インピーダンスが設計値（例えば、５０Ω）か
らずれてしまい、反射損を生じるからである。

【０００５】また、半導体素子のオン抵抗を低減する別
の方法として、チャンネル内のキャリア濃度を上げる方
法がある。しかしながら、この方法は、ドレイン耐圧の
低下を招くという問題点がある。これは、図１７に示す
ように、チャンネル内のキャリア濃度が深さ方向に関し
て一定であると仮定して、Ｖｐが所定の値となるよう
に、キャリア濃度を大きくしていくと、Ｉds／Ｗｇ及び
Ｇｍ／Ｗｇ（Ｉds：ドレイン・ソース電流、Ｇｍ：相互
コンダクタンス、Ｗｇ：ゲート幅）は改良されるが、そ
れにともなって、チャンネル厚さを薄くしなければなら
ないからである。

【０００６】また、従来の半導体素子は、スレッショル
ド電圧近傍において、高周波Ｇｍの直線性が劣化すると
いう問題点がある。この直線性の劣化は、例えば、半導
体素子が、送信側ＱＰＳＫ変調信号線路に挿入された場
合であって、大電力が印加されたときに、信号が歪み、
隣接チャンネル漏洩電力特性を劣化させてしまう。

【０００７】さらにまた、従来の半導体素子では、スレ
ッショルド電圧近傍でのキャリアのチャンネル外への染
み出しによって、ドレインコンダクタンスが劣化し、こ
れを防ぐために、スペーサ層を薄くしようとすると、キ
ャリアの活性化率が低下するという問題点がある。

【０００８】本発明は、チャンネル幅を大きくすること
なく、かつドレイン耐圧を低下させることなく、オン抵
抗の低減を図り、さらに、高周波Ｇｍの直線性の改善、
及び、ドレインコンダクタンスの特性の改善を実現した
半導体素子を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によれば、第１の
半導体物質からなる第１の半導体層と、前記第１の半導
体物質よりも電子親和力の大きい第２の半導体物質から
なる第２の半導体層とを積層したヘテロ接合を有し、前
記第２の半導体層に不純物を導入してチャンネル層とす
る半導体素子において、前記第１の半導体層と、前記第
２の半導体層とを交互に積層して、前記第２の半導体層
を前記第１の半導体層で挟む量子井戸構造を複数形成
し、前記第２の半導体層の各々が、より表面側に位置す
る他の第２の半導体層よりも厚く、かつ、不純物濃度が
高くなるようにしたことを特徴とする半導体素子が得ら
れる。

【００１０】ここで、前記第１の半導体層がノンドープ
層である。一方、前記第２の半導体層は、不純物ドープ
層と、該不純物ドープ層を挟むように配された２層のノ
ンドープ層とを有することが望ましく、前記第２の半導
体層の各々のノンドープ層及び不純物ドープ層が、より
表面側に位置する他の第２の半導体層のノンドープ層及
び不純物ドープ層よりも、所定の割合で層厚となるよう
にすることが望ましい。

【００１１】また、前記第１の半導体物質は、例えば、
ＡｌＧａＡｓであり、前記第２の半導体物質は、例え
ば、ＧａＡｓである。

【００１２】また、本発明によれば、第１の半導体物質
からなる第１の半導体層と、前記第１の半導体物質より
も電子親和力の大きい第２の半導体物質からなる第２の
半導体層とを積層したヘテロ接合を有し、前記第２の半
導体層をチャンネル層とするヘテロ接合トランジスタに
おいて、前記第２の半導体層として、不純物をドープし
たドープ層を不純物をドープしていない一対のノンドー
プ層で挟み込んだ３層構造の層を用いるとともに、前記
第２の半導体層を前記第１の半導体層で挟み込む量子井
戸構造を複数形成して積層し、前記第２の半導体層の各
々が、より表面側に位置する他の第２の半導体層よりも
厚く、かつ、前記不純物の濃度が高くなるようにするこ
とにより、ドレイン電流−ゲート電圧特性曲線が直線に
近付くようにしたことを特徴とするヘテロ接合トランジ
スタが得られる。

【００１３】なお、前記第１の半導体層のうち、両側を
前記第２の半導体層に挟まれた前記第１の半導体層の層
厚を、前記ドレイン電流−ゲート電圧特性曲線がより直
線に近付くように調整するようにしても良い。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。

【００１５】図１に本発明の半導体素子の一実施の形態
を示す。この半導体素子は、半絶縁性（Ｓ．Ｉ）ＧａＡ
ｓ層（基板）１１上に積層された、ノンドープＧａＡｓ
層１２、ノンドープＡｌＧａＡｓ層１３、第１のキャリ
ア供給層１４、ノンドープＡｌＧａＡｓ層１５、第２の
キャリア供給層１６、ノンドープＡｌＧａＡｓ層１７、
ノンドープＧａＡｓ層（キャップ層）１８、及びＳｉド
ープＧａＡｓ層１９を有している。

【００１６】第１及び第２のキャリア供給層１４、１６
は、それぞれ、ＳｉノンドープＧａＡｓ層２０と、これ
を挟むように配された２層のノンドープＧａＡｓ層２
１、２１を有している。また、第１のキャリア供給層１
４内のＳｉドープＧａＡｓ層２０の層厚（図２のｄ₂）
は、第２のキャリア供給層１６内のＳｉドープＧａＡｓ
層の層厚（図２のｄ₁）よりも厚くしてある。さらに、
第１のキャリア供給層１４内のノンドープＧａＡｓ層２
１の層厚（図２のｓ₃及びｓ₄）は、第２のキャリア供
給層１６内のノンドープＧａＡｓ層の層厚（図２のｓ₁
及びｓ₂）よりも厚くしてある。なお、層厚ｓ₁は層厚
ｓ₂と同じか、それよりも薄く、層厚ｓ₃は層厚ｓ₄と
同じか、それよりも薄すくしてある。

【００１７】この半導体素子では、ＳｉドープＧａＡｓ
層１９上に、ドレイン電極及びソース電極（いずれも図
示せず）が形成され、さらに、ノンドープＡｌＧａＡｓ
層１７を露出させ、このノンドープＡｌＧａＡｓ層１７
上にゲート電極（図示せず）がショットキー接合され
る。

【００１８】図２に、図１の半導体素子のバンドダイヤ
グラムを示す。図２に示すように、第１及び第２のキャ
リア供給層１４、１６の各々は、ＧａＡｓよりも電子親
和力の小さいＡｌＧａＡｓ層（１３と１５、及び１５と
１７）によって挟まれるため、量子井戸を形成すること
になる。この量子井戸が、チャンネル層として利用され
る。また、第１のキャリア供給層１４のＳｉドープＧａ
Ａｓ層２０は、第２のキャリア供給層１６のＳｉドープ
ＧａＡｓ層２０より不純物濃度を高くしてある。

【００１９】図３にスペーサ層の厚さとドープ量（キャ
リア濃度）及び電子移動度（活性化率）との関係を示
す。図３から明らかな様に、スペーサ層の厚さを薄くす
ると、キャリア濃度及び電子移動度は低下する。また、
ゲート電極とノンドープＡｌＧａＡｓ層１７とのショッ
トキー界面から、離れたキャリア供給層ほど（表面から
深さ方向にいくほど）活性化率が低下し、スレッショル
ド電圧近傍での相互コンダクタンスＧｍの直線性を、低
電源電圧動作時に劣化させることになる。つまり、複数
のキャリア供給層を同じ厚さ、同じ不純物濃度で形成す
ると、図４に示すように、深い層の有効キャリア濃度が
低くなり、図５に示すように、スレッショルド電圧付近
でのＧｍの直線性が低下し、ピンチオフ特性が劣化す
る。この傾向は、電源電圧が低いほど顕著になる。そこ
で、本実施の形態では、上述したように、複数のキャリ
ア供給層を形成するＳｉドープＧａＡｓ層及びノンドー
プＧａＡｓ層の各層厚を深い位置に位置するものほど、
厚くし、かつ不純物濃度を高くしてある。

【００２０】本実施の形態では、キャリア供給層の数
（量子井戸層）を２層にしてあるが、キャリア供給層の
数は、半導体素子として要求される特性（特にドレイン
電流−ゲート電圧特性）に応じて決定される。また、各
キャリア供給層の不純物濃度も半導体素子として要求さ
れる特性に応じて決定される。

【００２１】以下に、キャリア供給層の数及びその不純
物濃度の決定方法について説明する。

【００２２】まず、単一の理想的な量子井戸層について
考える。量子井戸層には、電子が閉じ込められるが、そ
れらの電子は、離散的なエネルギー値しか取ることがで
きないことが知られている。量子井戸内においてｎ番目
のエネルギー準位Ｅ⁽ⁿ⁾は、数式１で表される。数式１
から、エネルギー準位は井戸の幅（チャンネル厚）Ｌ_w
に依存することが分かる。

【００２３】

【数１】

【００２４】また、ｎ番目のエネルギー準位に存在する
電子の数は、数式２で表される。

【００２５】

【数２】

【００２６】数式２から明らかなように、量子井戸内に
閉じ込められた電子の数は、フェルミレベルＥ_F及びエ
ネルギー準位（即ち、井戸の幅Ｌ_w）に依存する。ここ
で、フェルミレベルは不純物濃度に応じて変化するか
ら、結果的に量子井戸内に閉じ込められる電子の数は、
不純物濃度及びチャンネル厚を制御することにより制御
することができる。

【００２７】次に、量子井戸層をヘテロ接合トランジス
タのチャネル層として利用する場合について考える。ｎ
番目のエネルギー準位の電子に対応する電荷量Ｑは、数
式２から、Ｑ（ｎ）＝ｑ・Ｎ⁽ⁿ⁾となる。ソース・ドレ
イン方向にｘ軸を、深さ（層厚）方向にｙ軸を取ると、
深さｈの量子井戸で形成されるチャンネル内の電荷量か
ら求まるドレイン電流は、数式３のようになる。

【００２８】

【数３】さらに、数式３より、チャンネル全体のドレイン電流を
求めると数式４のようになる。

【００２９】

【数４】

【００３０】さて、ここで、キャリア走行方向に離れた
点、例えば、図６（ａ）に示すソース側のゲート端（Ａ
点）とドレイン側のゲート端（Ｂ点）について考える。
ゲートにはゲート電圧が印加され、ドレインにはドレイ
ン電圧が印加されているとすると、Ａ点及びＢ点の擬フ
ェルミレベルはそれぞれ、図６（ｂ）及び図６（ｃ）に
示すように、ゲート・ソース間電圧（Ｖ_gs）及びゲート
・ドレイン間電圧（Ｖ_gd）に依存して異なるものとな
る。これは、逆にキャリア走行方向のフェルミレベル、
あるいは、キャリアの分布を制御することができれば、
Ｉ_ds−Ｖ_gs特性を所望の特性に制御できること示唆して
いる。しかしながら、単一のチャンネル層を用いて、キ
ャリア走行方向のキャリア分布を制御することは不可能
である。

【００３１】発明者は、複数の量子井戸層を利用するこ
とにより、このような制御が可能になることを見いだし
た。そこで、量子井戸層がＭ個形成されているヘテロ接
合トランジスタについて考える。図７に、Ｍ個の量子井
戸層のうちｎ−１番目の量子井戸と、ｎ番目の量子井戸
とを示す。ｎ−１番目の量子井戸に着目し、その擬フェ
ルミレベルをＥ_F ^(n-1)、そこに蓄えられている電荷量
をＱ^(n-1)とすると、上述した量子井戸層が１つの場合
と同様に、キャリア数Ｎ^(n-1)は、数式５で与えられ
る。

【００３２】

【数５】

【００３３】ドレイン印加電圧が比較的低く、かつチャ
ンネル厚Ｌ_Wが薄い場合には、空乏層の厚さは均一に変
化すると考えられる。したがって、隣接する２つの量子
井戸が同時に部分的に空乏層化されることはないと見な
せる。

【００３４】今、ｎ−２番目の量子井戸まで完全に空乏
層化されていると仮定すると、全ての量子井戸の電荷量
の合計である全電荷量Ｑ_totalに対して、ドレイン電流
に寄与する電荷量は、数式６で与えられる。

【００３５】

【数６】

【００３６】上述したように、ここでは、隣接する２つ
の量子井戸が同時に部分的に空乏層化されることはない
と見なせるので、ｎ−１番目の量子井戸が部分的に空乏
層化されているとしても、ｎ番目からＭ番目までの量子
井戸のキャリアは、完全に走行可能状態にあり、ドレイ
ン電流に寄与すると考えられる。したがって、ドレイン
電流は、数式７で与えられる。

【００３７】

【数７】

【００３８】ここで、ゲート電位を微小変化させた∂Ｉ
_d ^(n-1)／∂Ｖ_gを考えると、数式８が成り立つので、
Ｉ_d−Ｖ_g特性を所望の特性にするためには、各Ｖ_gに
応じて各量子井戸の厚さと不純物濃度とを制御すれば良
いことが分かる。なお、Ｖ_gは、１番目からｎ−２番目
までの量子井戸を空乏層化するために必要な電圧、若し
くはそれを僅かに上回る電圧である。

【００３９】

【数８】

【００４０】以上説明したように、複数の量子井戸層を
設け、その幅及び不純物濃度を制御すればヘテロ接合ト
ランジスタのＩ_d−Ｖ_g特性を所望の特性（例えば直線
性の良いＩ_d−Ｖ_g特性）にすることが可能になる。

【００４１】具体的な、量子井戸の幅及び不純物濃度の
決定方法は次のようになる。まず、所望の飽和ドレイン
電流Ｉ_dと、スレッショルド電圧を得るのに必要な全電
荷量Ｑ_totalを、それぞれ数式９のようなものとする。

【００４２】

【数９】

【００４３】この場合、数式１０で示される全電荷量を
いかに分割し最適化するかが、ドレイン電流／ゲート電
圧特性を線形にするポイントとなる。

【００４４】

【数１０】

【００４５】一般に、ヘテロ接合トランジスタのドレイ
ン電流は、ゲート電圧に対して近似的に２乗特性を示す
ことが知られている。したがって、第１次近似で、
Ｑ₁、Ｑ₂、…、Ｑ_Mが、ゲート電位の２乗に比例する
ように初期値を設計する。

【００４６】実際には、表面に最も近い１番目の量子井
戸は、飽和ドレイン電流付近の特性に寄与するので、設
計は１番目の量子井戸から行う。即ち、Ｑ₁を第１の量
子井戸に対応する電荷量として、最適化の初期値とす
る。

【００４７】１番目の量子井戸において、擬フェルミレ
ベルＥ_F ⁽¹⁾は、ほぼゲート・ソース間電位Ｖ_gsに対応
する。したがって、そのキャリアの数Ｎ⁽¹⁾が求まり、
これらＥ_F ⁽¹⁾及びＮ⁽¹⁾からＥ⁽¹⁾、即ちＬ_W ⁽¹⁾が
求められる。Ｎ⁽¹⁾及びＬ_W ⁽¹⁾が求まれば、Ｅ_F ⁽²⁾
は、ポイソン（Poisson ）方程式から簡単に計算するこ
とができる。以下、同様に、２番目の量子井戸について
Ｑ₂を仮定すると、Ｎ⁽²⁾及びＬ_W ⁽²⁾が求まる。以
降、同様にして、順番に各量子井戸の設計パラメータを
求めることができる。

【００４８】ここで、Ｑ₁、Ｑ₂、…、Ｑ_Mの最適化に
対して任意の組み合わせのＮ^(k)、Ｌ_W ^(k)（ｋ＝１，
２，…Ｍ）が存在するが、例えば、Ｎ^(k)／Ｎ^(K-1)＝
約√２、Ｌ_W ^(k)／Ｌ_W ^(k-1)＝約√２（ｋ＝１，２，
…Ｍ）となるように設計すればよい。ただし、実際の設
計では、オーミックが深さ方向に一定ではないので、最
適化シミュレーション等による補正が必要である。

【００４９】また、ソース・ドレイン間電位のキャリア
走行方向の傾きが、浅い量子井戸と深い量子井戸とでは
若干異なり、ドレイン電流は計算値のようにはならな
い。そこで、ノンドープＡｌＧａＡｓ層の厚さについて
も、その擬フェルミレベルが、深さ方向に関して一定の
変化率で変化するようにする必要がある。この変化率
は、ＧａＡｓ層のドープ量に依存するので、解析的に求
めることができない。したがってこの変化率は、数値シ
ミュレーション等により求める。

【００５０】また、スペーサ層の膜厚とキャリア濃度と
は、互いに独立したものではないので、図３に示したよ
うな実験結果から得られる実験式を用いる必要がある。

【００５１】以上のようにして、本実施の形態では、各
キャリア供給層の電子移動度と、実効キャリア密度（有
効キャリア濃度）とが一定となるようにしている。な
お、図８に、本実施の形態のバンド構造と、各キャリア
供給層の不純物濃度及びキャリア濃度を示しておく。

【００５２】図９に、本実施の形態の、ドレイン電流の
ゲート電圧依存性を示す。図５と比較すると、スレッシ
ョルド電圧が３Ｖから１．８Ｖに低下しているにも拘ら
ず、Ｇｍの直線性は改善されていることが分かる。

【００５３】図１０乃至図１５に、本実施の形態のスイ
ッチ動作特性を示す。図１０は、挿入損失特性を示して
おり、入力電力Ｐinが３４ｄＢｍにおいても、挿入損失
０．５ｄＢｍが維持されている。また、図１１は、隣接
チャンネル漏洩電力特性を示しており、入力電力Ｐinが
３４ｄＢｍにおいても、５０ｋＨｚ離調点で−６０ｄＢ
ｃ以下という優れた特性を示している。また、図１２
は、入力電力３０ｄＢｍ時の挿入損失の電源電圧依存性
を示し、図１３は、入力電力３２ｄＢｍ時の挿入損失の
電源電圧依存性を示している。さらに、図１４は、入力
電力３０ｄＢｍ時のアイソレーション特性の電源電圧依
存性を示し、図１３は、入力電力３２ｄＢｍ時のアイソ
レーション特性の電源電圧依存性を示している。

【００５４】

【実施例】まず、半絶縁性ＧａＡｓ基板上に、キャップ
層として電子親和力の大きいノンドープＧａＡｓ層を５
００nmエピタキシャル成長させる。次にラティスマッチ
ングを取るために、ノンドープＡｌＧａＡｓ層を２００
nm成長させる。次に、第１のキャリア供給層として、ノ
ンドープＧａＡｓ層を２nm、Ｓｉを６×１０¹⁷cm^-3ドー
プしたＧａＡｓ層を１nm、さらにノンドープＧａＡｓ層
を２nmエピタキシャル成長させる。

【００５５】次に、５nm程度の薄いノンドープＡｌＧａ
Ａｓ層をエピタキシャル成長させ他後、第２のキャリア
供給層を形成する。ここでは、第２のキャリア供給層を
構成するノンドープＧａＡｓ層、ＳｉドープＧａＡｓ
層、及びノンドープＧａＡｓ層を、それぞれ第１のキャ
リア供給層のものより薄く（ほぼ１／√２）する。ま
た、ＳｉドープＧａＡｓ層の不純物濃度も低くする。

【００５６】次に、ノンドープＡｌＧａＡｓ層を５０nm
エピタキシャル成長させ、ノンドープＧａＡｓ層を成長
させたあと、最上部にＳｉドープＧａＡｓ層を２００nm
成長させる。

【００５７】

【発明の効果】本発明によれば、複数の量子井戸構造を
形成し、より深い位置に位置する量子井戸層の層厚を厚
くするとともに、不純物濃度を高くするようにしたこと
で、チャンネル幅を大きくすることなく、ドレイン・ゲ
ート耐圧を低下させることなく、オン抵抗を低減するこ
とができる。これにより、ドレイン・ソース容量の増加
を防止でき、スイッチ動作時のアイソレーション低下を
防止できる。また、低電源電圧動作時にＧｍの線形性を
維持することができる。

【００５８】また、本発明によれば、ドレイン電流−ゲ
ート電圧特性曲線を直線に近付けることができる。

【００５９】さらに、本発明では、複数の量子井戸の層
厚と不純物濃度の両方を制御するようにしたことで、設
計の自由度が大きく、また、作成が容易という効果もあ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す該略図である。

【図２】図１の半導体素子のバンドダイヤグラムと、各
キャリア供給層の不純物濃度及び有効キャリア濃度を示
す図である。

【図３】スペーサ層の層厚と電子移動度及びキャリア密
度との関係を示すグラフである。

【図４】各キャリア供給層の層厚を一定にした場合のバ
ンド構造と、各キャリア供給層の不純物濃度及び有効キ
ャリア濃度を示す図である。

【図５】各キャリア供給層の層厚を一定にした場合のゲ
ート電圧とドレイン電流及び相互コンダクタンスとの関
係を示すグラフである。

【図６】ヘテロ接合トランジスタにおける擬フェルミレ
ベルを説明するための図であって、（ａ）は、ヘテロ接
合トランジスタの部分断面図、（ｂ）は、（ａ）のＡ点
における擬フェルミレベルを示すポテンシャル図、
（ｃ）は、（ａ）のＢ点における擬フェルミレベルを示
すポテンシャル図である。

【図７】複数の量子井戸のうち、隣接するｎ−１番目と
ｎ番目の量子井戸のポテンシャル図である。

【図８】図１に示す半導体素子のバンド構造と、各キャ
リア供給層の不純物濃度及び有効キャリア濃度を示す図
である。

【図９】図１に示す半導体素子のゲート電圧とドレイン
電流及び相互コンダクタンスとの関係を示すグラフであ
る。

【図１０】図１の構造を有する半導体素子の挿入損失特
性を示すグラフである。

【図１１】図１の構造を有する半導体素子の隣接チャン
ネル漏洩電力特性を示すグラフである。

【図１２】図１の構造を有する半導体素子の、入力電力
３０ｄＢｍ時の挿入損失の電源電圧依存性を示すグラフ
である。

【図１３】図１の構造を有する半導体素子の、入力電力
３２ｄＢｍ時の挿入損失の電源電圧依存性を示すグラフ
である。

【図１４】図１の構造を有する半導体素子の、入力電力
３０ｄＢｍ時のアイソレーション特性の電源電圧依存性
を示すグラフである。

【図１５】図１の構造を有する半導体素子の、入力電力
３２ｄＢｍ時のアイソレーション特性の電源電圧依存性
を示すグラフである。

【図１６】ゲート幅と挿入損失及び１ｄＢ抑圧電力レベ
ルとの関係を示すグラフである。

【図１７】トランジスタの設計に使用される設計チャー
トの一例を示すグラフである。

【符号の説明】

１１半絶縁性ＧａＡｓ層１２ノンドープＧａＡｓ層１３ノンドープＡｌＧａＡｓ層１４第１のキャリア供給層１５ノンドープＡｌＧａＡｓ層１６第２のキャリア供給層１７ノンドープＡｌＧａＡｓ層１８ノンドープＧａＡｓ層１９ＳｉドープＧａＡｓ層２０ＳｉノンドープＧａＡｓ層２１ノンドープＧａＡｓ層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/201 H01L 29/778 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】第１の半導体物質からなる第１の半導体
層と、前記第１の半導体物質よりも電子親和力の大きい
第２の半導体物質からなる第２の半導体層とを積層した
ヘテロ接合を有し、前記第２の半導体層に不純物を導入
してチャンネル層とする半導体素子において、前記第１
の半導体層と、前記第２の半導体層とを交互に積層し
て、前記第２の半導体層を前記第１の半導体層で挟む量
子井戸構造を複数形成し、前記第２の半導体層の各々
が、より表面側に位置する他の第２の半導体層よりも厚
く、かつ、不純物濃度が高くなるようにしたことを特徴
とする半導体素子。
【請求項２】前記第１の半導体層がノンドープ層であ
ることを特徴とする請求項１の半導体素子。
【請求項３】前記第１の半導体層のうち、両側を前記
第２の半導体層に挟まれた前記第１の半導体層の層厚
を、前記第２の半導体層の層厚及び不純物濃度に応じて
調整したことを特徴とする請求項１または２の半導体素
子。
【請求項４】前記第２の半導体層が、不純物ドープ層
と、該不純物ドープ層を挟むように配された２層のノン
ドープ層とを有することを特徴とする請求項１，２また
は３の半導体素子。
【請求項５】前記第２の半導体層の各々のノンドープ
層及び不純物ドープ層が、より表面側に位置する他の第
２の半導体層のノンドープ層及び不純物ドープ層より
も、それぞれ厚いことを特徴とする請求項４の半導体素
子。
【請求項６】前記第１の半導体物質がＡｌＧａＡｓで
あり、前記第２の半導体物質がＧａＡｓであることを特
徴とする請求項１乃至５のうちのいずれか一つの半導体
素子。
【請求項７】第１の半導体物質からなる大１の半導体
層と、前記第１の半導体物質よりも電子親和力の大きい
第２の半導体物質からなる第２の半導体層とを積層した
ヘテロ接合を有し、前記第２の半導体層をチャンネル層
とするヘテロ接合トランジスタにおいて、前記第２の半
導体層として、不純物をドープしたドープ層を不純物を
ドープしていない一対のノンドープ層で挟み込んだ３層
構造の層を用いるとともに、前記第２の半導体層を前記
第１の半導体層で挟み込む量子井戸構造を複数形成して
積層し、前記第２の半導体層の各々が、より表面側に位
置する他の第２の半導体層よりも厚く、かつ、前記不純
物の濃度が高くなるようにすることにより、ドレイン電
流−ゲート電圧特性曲線が直線に近づくようにしたこと
を特徴とするヘテロ接合トランジスタ。
【請求項８】前記第１の半導体層のうち、両側を前記
第２の半導体層に挟まれた前記第１の半導体層の層厚
を、前記ドレイン電流ーゲート電圧特性曲線がより直線
に近付くように調整したことを特徴とする請求項７のヘ
テロ接合トランジスタ。