JP2764507B2 - 電力用電界効果型トランジスタ - Google Patents
電力用電界効果型トランジスタInfo
- Publication number
- JP2764507B2 JP2764507B2 JP4270202A JP27020292A JP2764507B2 JP 2764507 B2 JP2764507 B2 JP 2764507B2 JP 4270202 A JP4270202 A JP 4270202A JP 27020292 A JP27020292 A JP 27020292A JP 2764507 B2 JP2764507 B2 JP 2764507B2
- Authority
- JP
- Japan
- Prior art keywords
- doped semiconductor
- semiconductor layer
- layer
- layers
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合を有し、接
合界面のキャリア濃度を高めて、高効率動作を可能とし
た半導体増幅素子（電力用電界効果型トランジスタ）の
改良に関する。
合界面のキャリア濃度を高めて、高効率動作を可能とし
た半導体増幅素子（電力用電界効果型トランジスタ）の
改良に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
半導体増幅素子を高効率増幅動作させる場合には、Ｆ級
動作が有効であった。このＦ級動作での効率を決定する
半導体増幅素子パラメータとしては、例えば、第１に半
導体増幅素子のオン抵抗，第２に高周波Ｇｍ，第３にド
レインコンダクタンス等がある。
半導体増幅素子を高効率増幅動作させる場合には、Ｆ級
動作が有効であった。このＦ級動作での効率を決定する
半導体増幅素子パラメータとしては、例えば、第１に半
導体増幅素子のオン抵抗，第２に高周波Ｇｍ，第３にド
レインコンダクタンス等がある。
【０００３】第１の半導体増幅素子のオン抵抗において
は、チャンネル幅を大きく設定することで、その低減が
可能となる。しかし、チャンネル幅を増大させると、ゲ
ート・ソース間容量及びゲート・ドレイン間帰還容量が
増大し、後述する利得の低下を招くと言う制限もあっ
た。
は、チャンネル幅を大きく設定することで、その低減が
可能となる。しかし、チャンネル幅を増大させると、ゲ
ート・ソース間容量及びゲート・ドレイン間帰還容量が
増大し、後述する利得の低下を招くと言う制限もあっ
た。
【０００４】図３（Ａ），（Ｂ）に、ＧａＡｓ ＭＥＳ
(metal semiconductor) ＦＥＴを用いた場合の実測デ
ータを示すが、チャンネル幅を増加させても、オン抵抗
は２／３程度に低減するのが限界であることが分かる。
(metal semiconductor) ＦＥＴを用いた場合の実測デ
ータを示すが、チャンネル幅を増加させても、オン抵抗
は２／３程度に低減するのが限界であることが分かる。
【０００５】これは、高い周波数では、ゲート・ソース
間容量の寄与が無視できず、入力インダクタンスが短絡
点に近づき、入力整合を実現するのが難しくなることに
よる。
間容量の寄与が無視できず、入力インダクタンスが短絡
点に近づき、入力整合を実現するのが難しくなることに
よる。
【０００６】オン抵抗を低減する他の方法としては、チ
ャンネル内のキャリア濃度を上げる方法がある。しかし
キャリア濃度を上げるとオン抵抗が下がるものの、ドレ
イン耐圧の低下を招くという欠点がある。
ャンネル内のキャリア濃度を上げる方法がある。しかし
キャリア濃度を上げるとオン抵抗が下がるものの、ドレ
イン耐圧の低下を招くという欠点がある。
【０００７】図４は、チャンネル内のキャリア濃度が深
さ方向で一様と仮定した時のＧａＡｓＭＥＳ ＦＥＴ設
計チャートである。なお、横軸にキャリア濃度、縦軸に
チャンネル厚を示した。図から明らかな様に、Ｖｐを与
えた時、Ｉｄｓ／Ｗｇ，Ｇｍ／Ｗｇを改良するには、キ
ャリア濃度を上げる必要があるが、ドレイン・ゲート間
耐圧が低下すると言う欠点があり、Ｉｄｓ／Ｗｇ，Ｇｍ
／Ｗｇに上限値があることが理解できる。
さ方向で一様と仮定した時のＧａＡｓＭＥＳ ＦＥＴ設
計チャートである。なお、横軸にキャリア濃度、縦軸に
チャンネル厚を示した。図から明らかな様に、Ｖｐを与
えた時、Ｉｄｓ／Ｗｇ，Ｇｍ／Ｗｇを改良するには、キ
ャリア濃度を上げる必要があるが、ドレイン・ゲート間
耐圧が低下すると言う欠点があり、Ｉｄｓ／Ｗｇ，Ｇｍ
／Ｗｇに上限値があることが理解できる。
【０００８】第２の高周波Ｇｍの向上については、図４
のチャートからチャンネル長の短縮若しくはキャリア濃
度の増大が有効な方法であることが理解できるが、上記
第１の半導体増幅素子のオン抵抗の場合と同様な欠点も
ある。
のチャートからチャンネル長の短縮若しくはキャリア濃
度の増大が有効な方法であることが理解できるが、上記
第１の半導体増幅素子のオン抵抗の場合と同様な欠点も
ある。
【０００９】第３のドレインコンダクタンスの改善に就
いては、素子設計の効果よりもプロセスに依るところが
大きい。ピンチオフ電圧近傍でのドレインコンダクタン
ス劣化の要因の一つにキャリアのチャンネル外沁み出し
がある。一般には、バッファ層へのキャリア漏れを防ぐ
為、Ｐ層バッファやＡｌＧａＡｓヘテロバッファ層の導
入が図られているが、寄生容量の増加を招く欠点があ
る。
いては、素子設計の効果よりもプロセスに依るところが
大きい。ピンチオフ電圧近傍でのドレインコンダクタン
ス劣化の要因の一つにキャリアのチャンネル外沁み出し
がある。一般には、バッファ層へのキャリア漏れを防ぐ
為、Ｐ層バッファやＡｌＧａＡｓヘテロバッファ層の導
入が図られているが、寄生容量の増加を招く欠点があ
る。
【００１０】一方、ヘテロ接合を利用した２次元電子ガ
スデバイスでは、優れたＧｍ特性が得られると言う特徴
を有しているが、例えば電子親和力の小さいＡｌＧａＡ
ｓ層に高濃度ドープする場合、深いトラップ準位を形成
し易く、シートキャリア濃度が飽和してしまい、ドレイ
ン・ゲート間耐圧が低いという欠点があった。
スデバイスでは、優れたＧｍ特性が得られると言う特徴
を有しているが、例えば電子親和力の小さいＡｌＧａＡ
ｓ層に高濃度ドープする場合、深いトラップ準位を形成
し易く、シートキャリア濃度が飽和してしまい、ドレイ
ン・ゲート間耐圧が低いという欠点があった。
【００１１】
【課題を解決するための手段】本発明によれば、電力用
電界効果型トランジスタに於いて、所定の電子親和力を
有する高ドープ半導体層（１）と、この高ドープ半導体
層（１）を挟持し、前記高ドープ半導体層と実質的に同
一な電子親和力を有する一対の第１のノンドープ半導体
層（２、２）で形成された第１から第Ｎ（Ｎは２以上の
整数）のキャリア供給層と、前記第１から第Ｎのキャリ
ア供給層の隣り合うキャリア供給層間に挟まれて形成さ
れ、前記高ドープ半導体層（１）及び前記第１のノンド
ープ半導体層（２、２）より小さい電子親和力を有し且
つ前記高ドープ半導体層（１）及び前記第１のノンドー
プ半導体層（２、２）より高い伝導帯ポテンシャルエネ
ルギーを有する第２のノンドープ半導体層（３）とを有
して、前記第１から第Ｎのキャリア供給層を前記第２の
ノンドープ半導体層（３）と実質同じ組成を有する一対
の第３のノンドープ半導体層（４、６）で挟持してチャ
ンネルを構成し、前記第２のノンドープ半導体層（３）
と前記一対の第３のノンドープ半導体層（４、６）と
は、前記高ドープ半導体層（１）及びこれを挟持する前
記第１のノンドープ半導体層（２、２）とで第１から第
Ｎの量子井戸を形成しており、前記第２のノンドープ半
導体層（３）は前記第１から第Ｎのキャリア供給層にそ
れぞれ形成された量子井戸間のキャリアの移動を阻止す
る事を特徴とする電力用電界効果型トランジスタが得ら
れる。
電界効果型トランジスタに於いて、所定の電子親和力を
有する高ドープ半導体層（１）と、この高ドープ半導体
層（１）を挟持し、前記高ドープ半導体層と実質的に同
一な電子親和力を有する一対の第１のノンドープ半導体
層（２、２）で形成された第１から第Ｎ（Ｎは２以上の
整数）のキャリア供給層と、前記第１から第Ｎのキャリ
ア供給層の隣り合うキャリア供給層間に挟まれて形成さ
れ、前記高ドープ半導体層（１）及び前記第１のノンド
ープ半導体層（２、２）より小さい電子親和力を有し且
つ前記高ドープ半導体層（１）及び前記第１のノンドー
プ半導体層（２、２）より高い伝導帯ポテンシャルエネ
ルギーを有する第２のノンドープ半導体層（３）とを有
して、前記第１から第Ｎのキャリア供給層を前記第２の
ノンドープ半導体層（３）と実質同じ組成を有する一対
の第３のノンドープ半導体層（４、６）で挟持してチャ
ンネルを構成し、前記第２のノンドープ半導体層（３）
と前記一対の第３のノンドープ半導体層（４、６）と
は、前記高ドープ半導体層（１）及びこれを挟持する前
記第１のノンドープ半導体層（２、２）とで第１から第
Ｎの量子井戸を形成しており、前記第２のノンドープ半
導体層（３）は前記第１から第Ｎのキャリア供給層にそ
れぞれ形成された量子井戸間のキャリアの移動を阻止す
る事を特徴とする電力用電界効果型トランジスタが得ら
れる。
【００１２】すなわち、前記課題を解決する本発明に係
る高効率増幅用半導体素子の構成は、電力用電界効果型
トランジスタのチャンネルを構成する際に、電子親和力
の大きい高ドープ半導体層を同じ電子親和力の大きいノ
ンドープ半導体体層で挟み、キャリア供給層を形成し
て、この１対のキャリア供給層で電子親和力の小さいノ
ンドープ半導体層を上下に挟んで量子井戸を形成し、上
記の量子井戸を多層に形成し、チャンネル幅を増やす事
無く所定の電流密度を得ることを特徴とする。
る高効率増幅用半導体素子の構成は、電力用電界効果型
トランジスタのチャンネルを構成する際に、電子親和力
の大きい高ドープ半導体層を同じ電子親和力の大きいノ
ンドープ半導体体層で挟み、キャリア供給層を形成し
て、この１対のキャリア供給層で電子親和力の小さいノ
ンドープ半導体層を上下に挟んで量子井戸を形成し、上
記の量子井戸を多層に形成し、チャンネル幅を増やす事
無く所定の電流密度を得ることを特徴とする。
【００１３】換言すれば、本発明では電子親和力の大き
い例えばＧａＡｓの薄い高ドープＧａＡｓ層の上下をノ
ンドープの電子親和力の大きい例えばＧａＡｓ層で挟
み、このキャリア供給層でノンドープの電子親和力の小
さい例えばＡｌＧａＡｓ層を挟み、これを周期的に積み
上げて多層にチャンネル層を形成する。これに依りドレ
イン・ゲート間耐圧を維持しながら実効電力密度を上げ
てオン抵抗の低減・Ｇｍの向上・ドレインコンダクタン
ス改善を図るようにしたものである。
い例えばＧａＡｓの薄い高ドープＧａＡｓ層の上下をノ
ンドープの電子親和力の大きい例えばＧａＡｓ層で挟
み、このキャリア供給層でノンドープの電子親和力の小
さい例えばＡｌＧａＡｓ層を挟み、これを周期的に積み
上げて多層にチャンネル層を形成する。これに依りドレ
イン・ゲート間耐圧を維持しながら実効電力密度を上げ
てオン抵抗の低減・Ｇｍの向上・ドレインコンダクタン
ス改善を図るようにしたものである。
【００１４】
【実施例】以下に本発明の実施例を図面を参照して説明
する。
する。
【００１５】まず、図１（Ａ）に示した構成断面を基に
説明する。
説明する。
【００１６】電子親和力の大きい高ドープＧａＡｓ層１
により、電子親和力の小さいノンドープＡｌＧａＡｓ層
３を上下に挟み、且つ、キャリアの蓄積を高める為に、
ノンドープＧａＡｓ層２をＧａＡｓ層１とＡｌＧａＡｓ
層３との間にそれぞれ挿入して、ヘテロ接合を形成し、
図１（Ｂ）に示したバンドダイアグラムが得られる。ス
レッショルド電圧ＶthとＩdsの関係は、 Vth=ψm-｛q ・ Nd ・(d-d0)2 /2ε｝- ΔEc （１） Ids=( μ・Wg・ε/2Lg・d)・(Vgs-Vth) 2 （２） で与えられる。
により、電子親和力の小さいノンドープＡｌＧａＡｓ層
３を上下に挟み、且つ、キャリアの蓄積を高める為に、
ノンドープＧａＡｓ層２をＧａＡｓ層１とＡｌＧａＡｓ
層３との間にそれぞれ挿入して、ヘテロ接合を形成し、
図１（Ｂ）に示したバンドダイアグラムが得られる。ス
レッショルド電圧ＶthとＩdsの関係は、 Vth=ψm-｛q ・ Nd ・(d-d0)2 /2ε｝- ΔEc （１） Ids=( μ・Wg・ε/2Lg・d)・(Vgs-Vth) 2 （２） で与えられる。
【００１７】ここでΔＥｃは、電子親和力の小さい例え
ばＡｌＧａＡｓ層３と電子親和力の大きい例えばＧａＡ
ｓ層１とのコンダクションバンドギャップである。ψｍ
はＡｌＧａＡｓ層４と金属とのショットキィ障壁、εは
ＧａＡｓ層３の誘電率、Ｎｄは同じくＧａＡｓ層１中の
ドナー濃度、μは電子移動度である。
ばＡｌＧａＡｓ層３と電子親和力の大きい例えばＧａＡ
ｓ層１とのコンダクションバンドギャップである。ψｍ
はＡｌＧａＡｓ層４と金属とのショットキィ障壁、εは
ＧａＡｓ層３の誘電率、Ｎｄは同じくＧａＡｓ層１中の
ドナー濃度、μは電子移動度である。
【００１８】ＶthはＧａＡｓ ＭＥＳ ＦＥＴと比較し
て、ψｍ，ΔＥｃが異なり、所定の値に設定するには、
Ｎｄを調製する必要がある。ここで、ＧａＡｓ層１の厚
さｄを５nm程度に小さく出来る事が重要である。即ち、
ｄが小さい分Ｎｄを大きく採れ、Ｉdsの増加分と相まっ
て、オン抵抗の著しい低減が実現出来る事となる。
て、ψｍ，ΔＥｃが異なり、所定の値に設定するには、
Ｎｄを調製する必要がある。ここで、ＧａＡｓ層１の厚
さｄを５nm程度に小さく出来る事が重要である。即ち、
ｄが小さい分Ｎｄを大きく採れ、Ｉdsの増加分と相まっ
て、オン抵抗の著しい低減が実現出来る事となる。
【００１９】次に、上記電子親和力の小さいＡｌＧａＡ
ｓ層と、上記ドープＧａＡｓ／ノンドープＧａＡｓ層１
周期分とを、更に上下に各々設置すれば、キャリア蓄積
層、即ち、キャリア供給層は４層得られ、この多層チャ
ンネル化に依り単位ゲート幅当たりの電力密度を高める
事が可能となる。即ち多層化にした場合でも、スレッシ
ョルド電圧は変化せずにＩdsを増加させる事が可能とな
る。更には、ゲート幅を増加させる事無く出力電力を増
やす事が出来る。
ｓ層と、上記ドープＧａＡｓ／ノンドープＧａＡｓ層１
周期分とを、更に上下に各々設置すれば、キャリア蓄積
層、即ち、キャリア供給層は４層得られ、この多層チャ
ンネル化に依り単位ゲート幅当たりの電力密度を高める
事が可能となる。即ち多層化にした場合でも、スレッシ
ョルド電圧は変化せずにＩdsを増加させる事が可能とな
る。更には、ゲート幅を増加させる事無く出力電力を増
やす事が出来る。
【００２０】層数は与えられたスレッショルド電圧とＩ
dsとから決定される。
dsとから決定される。
【００２１】次に、上述の図１（Ａ），（Ｂ）に示した
本発明に係る高効率増幅用半導体素子の製造方法につい
て説明する。以下に示すエピ厚は、エピ成長条件での偏
差に依り変動を受ける。
本発明に係る高効率増幅用半導体素子の製造方法につい
て説明する。以下に示すエピ厚は、エピ成長条件での偏
差に依り変動を受ける。
【００２２】図１（Ａ）に示した様に、キャップ層とし
て電子親和力の大きいノンドープＧａＡｓ層７を５００
nm半絶縁性ＧａＡｓ基板８上にエピ成長させる。次に、
ラティスマッチングを取る為ノンドープＡｌＧａＡｓ層
６を２００nm成長させる。
て電子親和力の大きいノンドープＧａＡｓ層７を５００
nm半絶縁性ＧａＡｓ基板８上にエピ成長させる。次に、
ラティスマッチングを取る為ノンドープＡｌＧａＡｓ層
６を２００nm成長させる。
【００２３】次にノンドープＧａＡｓ層２を５nm，Ｓｉ
を６×１０17cm-3ドープしたＧａＡｓ層１を２nm、更に
其の上部にノンドープＧａＡｓ層２を５nmエピ成長させ
る。
を６×１０17cm-3ドープしたＧａＡｓ層１を２nm、更に
其の上部にノンドープＧａＡｓ層２を５nmエピ成長させ
る。
【００２４】このＧａＡｓ層３層をキャリア供給層と名
付けると１０nm程度の薄いノンドープＡｌＧａＡｓ層３
を挟んで上記キャリア供給層を設置する。
付けると１０nm程度の薄いノンドープＡｌＧａＡｓ層３
を挟んで上記キャリア供給層を設置する。
【００２５】これを多層構成して、その上部の５０nm厚
ノンドープＡｌＧａＡｓ層４に３５nm厚ノンドープＧａ
Ａｓ層９を成長させ、最上部にＳｉドープＧａＡｓ層５
を２０nm成長させる。キャリア供給層の層数はＩdsの要
求値で決定される。
ノンドープＡｌＧａＡｓ層４に３５nm厚ノンドープＧａ
Ａｓ層９を成長させ、最上部にＳｉドープＧａＡｓ層５
を２０nm成長させる。キャリア供給層の層数はＩdsの要
求値で決定される。
【００２６】
【発明の効果】以上説明した様に本発明によれば以下の
効果を奏する。
効果を奏する。
【００２７】まず、キャリア濃度を上げる事無くキャリ
ア供給層の層数でＩdsを増加する事からゲート・ドレイ
ン耐圧の劣化が極めて少なくなる。
ア供給層の層数でＩdsを増加する事からゲート・ドレイ
ン耐圧の劣化が極めて少なくなる。
【００２８】次に、チャンネル幅を増加させる事無くＩ
dsの向上が図れてゲート・ソース容量の増加を防ぐ事が
できる。
dsの向上が図れてゲート・ソース容量の増加を防ぐ事が
できる。
【００２９】さらに、ＡｌＧａＡｓ層にドープする事を
せずＧａＡｓ／ＡｌＧａＡｓ量子井戸構造に依りＧａＡ
ｓにドープしてヘテロ構造を実現した。この結果高濃度
のドーピングが可能となり素子の高性能化が可能とな
る。
せずＧａＡｓ／ＡｌＧａＡｓ量子井戸構造に依りＧａＡ
ｓにドープしてヘテロ構造を実現した。この結果高濃度
のドーピングが可能となり素子の高性能化が可能とな
る。
【図１】高効率増幅用半導体素子の一例を示す概略図で
あり、図中（Ａ）は構成断面図を、（Ｂ）はそのバンド
ダイアグラムを各々示す。
あり、図中（Ａ）は構成断面図を、（Ｂ）はそのバンド
ダイアグラムを各々示す。
【図２】本発明のダブルヘテロを用いた場合のＩｄｓの
実測値を示すグラフである。
実測値を示すグラフである。
【図３】ＧａＡｓ ＭＥＳ ＦＥＴを用いた場合のＩｄ
ｓの実測値を示すグラフである。
ｓの実測値を示すグラフである。
【図４】ＧａＡｓ ＭＥＳ ＦＥＴの設計チャート図で
ある。
ある。
１ ドープＧａＡｓ層 ２ ノンドープＧａＡｓ層 ３ ノンドープＡｌＧａＡｓ層 ４ ノンドープＡｌＧａＡｓ層 ５ ＳｉドープＧａＡｓ層 ６ ノンドープＡｌＧａＡｓ層 ７ ノンドープＧａＡｓ層 ８ ＳｉＧａＡｓ基板 ９ ノンドープＧａＡｓ層
Claims (1)
- 【請求項１】 電力用電界効果型トランジスタに於い
て、 所定の電子親和力を有する高ドープ半導体層（１）と、
この高ドープ半導体層（１）を挟持し、前記高ドープ半
導体層と実質的に同一な電子親和力を有する一対の第１
のノンドープ半導体層（２、２）で形成された第１から
第Ｎ（Ｎは２以上の整数）のキャリア供給層と、 前記第１から第Ｎのキャリア供給層の隣り合うキャリア
供給層間に挟まれて形成され、前記高ドープ半導体層
（１）及び前記第１のノンドープ半導体層（２、２）よ
り小さい電子親和力を有し且つ前記高ドープ半導体層
（１）及び前記第１のノンドープ半導体層（２、２）よ
り高い伝導帯ポテンシャルエネルギーを有する第２のノ
ンドープ半導体層（３）とを有して、 前記第１から第Ｎのキャリア供給層を前記第２のノンド
ープ半導体層（３）と実質同じ組成を有する一対の第３
のノンドープ半導体層（４、６）で挟持してチャンネル
を構成し、 前記第２のノンドープ半導体層（３）と前記一対の第３
のノンドープ半導体層（４、６）とは、前記高ドープ半
導体層（１）及びこれを挟持する前記第１のノンドープ
半導体層（２、２）とで第１から第Ｎの量子井戸を形成
しており、 前記第２のノンドープ半導体層（３）は前記第１から第
Ｎのキャリア供給層にそれぞれ形成された量子井戸間の
キャリアの移動を阻止する事を特徴とする電力用電界効
果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270202A JP2764507B2 (ja) | 1992-10-08 | 1992-10-08 | 電力用電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270202A JP2764507B2 (ja) | 1992-10-08 | 1992-10-08 | 電力用電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120518A JPH06120518A (ja) | 1994-04-28 |
| JP2764507B2 true JP2764507B2 (ja) | 1998-06-11 |
Family
ID=17482955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270202A Expired - Fee Related JP2764507B2 (ja) | 1992-10-08 | 1992-10-08 | 電力用電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764507B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143377A (ja) * | 2013-01-25 | 2014-08-07 | Seiko Instruments Inc | 半導体不揮発性メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646795B2 (ja) * | 1990-04-03 | 1997-08-27 | 日本電気株式会社 | 速度変調型電界効果トランジスタ |
| JPH04245648A (ja) * | 1991-01-31 | 1992-09-02 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPH04245645A (ja) * | 1991-01-31 | 1992-09-02 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
-
1992
- 1992-10-08 JP JP4270202A patent/JP2764507B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120518A (ja) | 1994-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6555851B2 (en) | High electron mobility transistor | |
| KR102174546B1 (ko) | 반도체 디바이스 및 반도체 디바이스를 설계하는 방법 | |
| EP0514079B1 (en) | High electron mobility transistor and method of manufacture | |
| JPH07335867A (ja) | 電界効果トランジスタ | |
| CN111213244A (zh) | 具有厚度沿晶体管宽度变化的半导体层的高电子迁移率晶体管 | |
| US10658501B2 (en) | Vertically stacked multichannel pyramid transistor | |
| EP1069622B1 (en) | An InPSb channel HEMT on InP for RF applications | |
| Geiger et al. | InGaP/InGaAs HFET with high current density and high cut-off frequencies | |
| Bolognesi et al. | Microwave performance of a digital alloy barrier Al (Sb, As)/AlSb/InAs heterostructure field-effect transistor | |
| JP3259106B2 (ja) | 高電子移動度電界効果半導体装置 | |
| KR960000385B1 (ko) | 전계효과트랜지스터 | |
| Kumar et al. | An analysis for AlGaN/GaN modulation doped field effect transistor using accurate velocity-field dependence for high power microwave frequency applications | |
| US5844261A (en) | InAlGaP devices | |
| Boos et al. | Low-voltage, high-speed AlSb/InAs HEMTs | |
| Malmkvist et al. | Epitaxial optimization of 130-nm gate-length InGaAs/InAlAs/InP HEMTs for high-frequency applications | |
| JP2764507B2 (ja) | 電力用電界効果型トランジスタ | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| Bouguenna et al. | Comparative study on performance of cubic AlxGa1− xN/GaN nanostructures MODFETs and MOS-MODFETs | |
| Pao et al. | Impact of surface layer on In/sub 0.52/Al/sub 0.48/As/In/sub 0.53/Ga/sub 0.47/As/InP high electron mobility transistors | |
| Prost et al. | High speed, high gain InP-based heterostructure FETs with high breakdown voltage and low leakage | |
| Lu | Ultrawide Bandgap Nitride Semiconductor Heterojunction Field Effect Transistors | |
| JP5505697B2 (ja) | 半導体装置およびその作製法 | |
| EP4246594A1 (en) | Semiconductor field-effect transistor, power amplifier comprising the same and manufacturing method thereof | |
| JPH06163599A (ja) | 化合物半導体ヘテロ接合電界効果トランジスタ | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980304 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |