JP2004502306A - 速度飽和モードでの動作時に線形伝達特性を持つｍｏｓｆｅｔデバイスとその製造方法及び動作方法 - Google Patents
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Abstract
本発明に係るＭＯＳＦＥＴは高線形伝達特性（例えばＩｄ−Ｖｇ）を実現し、線形電力増幅器に有効に使用することができる。これらの線形伝達特性は、線形モードで動作するチャネルと、同時に大きな電圧に対応して電流飽和モードで動作するドリフト領域と、を有するＭＯＳＦＥＴによって実現される。比較的濃くドープされた遷移領域は好ましくは前記チャネル領域と前記ドリフト領域との間に与えられる。空乏化されると、この遷移領域は、別個かつ同時に線形モードと電流飽和モードとを維持するポテンシャル障壁を実現する。
Description
【０００１】
［発明の分野］
本発明は半導体スイッチングデバイス、特に電源スイッチングや電力増幅の用途のためのスイッチングデバイスに関する。
【０００２】
［発明の背景］
パワーＭＯＳＦＥＴは一般に電源スイッチングや電力増幅を必要とする用途のために開発されてきた。電源スイッチング用途のための市販のデバイスは一般的にＤＭＯＳＦＥＴとＵＭＯＳＦＥＴである。これらのデバイスにおける主な目的の一つは、電力損失を減らすために低いオン抵抗率（ｌｏｗ ｓｐｅｃｉｆｉｃ ｏｎ−ｒｅｓｉｓｔａｎｃｅ）を実現することである。パワーＭＯＳＦＥＴでは、ゲート電極が適切なゲートバイアスの印加のターンオン（ｔｕｒｎ−ｏｎ）とターンオフ（ｔｕｒｎ−ｏｆｆ）の制御を実現する。例えば、Ｎ型エンハンスメントＭＯＳＦＥＴ（Ｎ−ｔｙｐｅ ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ）におけるターンオンは、正のゲートバイアスの印加に応じて導電性Ｎ型反転層チャネル（「チャネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）」とも呼ばれる）がＰ型ベース領域内に形成されたときに起きる。この反転層チャネルは、Ｎ型ソース領域とＮ型ドレイン領域とを電気接続して、それらの間の多数キャリア伝導を可能にする。
【０００３】
パワーＭＯＳＦＥＴのゲート電極は、一般的には二酸化シリコンの介在絶縁層（ｉｎｔｅｒｖｅｎｉｎｇ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）によってベース領域から分離される。ゲートはベース領域から絶縁されているので、ＭＯＳＦＥＴを伝導状態に維持し、またはＭＯＳＦＥＴをオンステートからオフステート若しくはオフステートからオンステートへスイッチするためにほとんどゲート電流は必要とされない。ゲートはＭＯＳＦＥＴのベース領域とでコンデンサを形成するので、ゲート電流はスイッチング時は小さく保たれる。結果、充電電流と放電電流（「変位電流（ｄｉｓｐｌａｃｅｍｅｎｔ ｃｕｒｒｅｎｔ）」）だけがスイッチ時に必要とされる。絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）に付随する高い入力インピーダンスのために、ゲートには最小限の電流需要があり、ゲート駆動回路が簡単に実現できる。さらに、ＭＯＳＦＥＴにおける電流伝導は反転層チャネルを通る多数キャリア輸送（ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ ｔｒａｎｓｐｏｒｔ）によって生じるので、余分な少数キャリアの再結合と蓄積に伴う遅延は存在しない。従って、パワーＭＯＳＦＥＴのスイッチ速度はバイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）よりも速い大きさのオーダにすることができる。バイポーラトランジスタと異なり、パワーＭＯＳＦＥＴは、高い電流密度と、「二次降伏（ｓｅｃｏｎｄ ｂｒｅａｋｄｏｗｎ）」として知られる破壊的故障メカニズムに遭遇することなく比較的長い持続期間の間、高電圧の印加とに耐えるように設計することができる。パワーＭＯＳＦＥＴの両端にわたる順方向電圧降下は温度の上昇に伴って増加するので、パワーＭＯＳＦＥＴは簡単に並列にすることもでき、それにより並列接続されたデバイスでの安定した電流分配が増進される。
【０００４】
ＤＭＯＳＦＥＴとＵＭＯＳＦＥＴはＰＷＳ出版（ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）から１９９５年に刊行されたＢ．Ｊ．Ｂａｌｉｇａ著の「パワー半導体デバイス（Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」と題されたテキスト（ＩＳＢＮ０−５３４−９４０９８−６）により詳細に記述されており、そのテキストの内容が本願に援用される。このテキストの第７章３３５乃至４２５ページにパワーＭＯＳＦＥＴが記述されている。ＡＣＣＵＦＥＴ（ａｃｃｕｍｕｌａｔｉｏｎ ＦＥＴ）、ＩＮＶＦＥＴ（ｉｎｖｅｒｓｉｏｎ ＦＥＴ）及びＮ＋ドレイン領域内へ拡がるトレンチ（ｔｒｅｎｃｈ）型ゲート電極を持つＥＸＴＦＥＴ（ｅｘｔｅｎｄｅｄ ｔｒｅｎｃｈ ＦＥＴ）を含むシリコンパワーＭＯＳＦＥＴの例は、１９９４年５月発行のＩＥＥＥトランザクション第４１巻第５号（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ４１，Ｎｏ５，Ｍａｙ（１９９４））に掲載されたＴ．Ｓｙａｕ、Ｐ．ＶｅｎｋａｔｒａｍａｎとＢ．Ｊ．Ｂａｌｉｇａ著の「超低オン抵抗率を持つＵＭＯＳＦＥＴ構造の比較：ＡＣＣＵＦＥＴ、ＥＸＴＦＥＴ、ＩＮＶＦＥＴ及び従来型ＵＭＯＳＦＥＴ（Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｕｌｔｒａｌｏｗ Ｓｐｅｃｉｆｉｃ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＵＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅｓ：Ｔｈｅ ＡＣＣＵＦＥＴ，ＥＸＴＦＥＴ，ＩＮＶＦＥＴ，ａｎｄ Ｃｏｎｖｅｎｔｉｏｎ ＵＭＯＳＦＥＴｓ）」と題された論文にも開示されている。Ｓｙａｕ等によって説明されたように、１００乃至２５０μΩｃｍ２の範囲のオン抵抗率が、最大２５ボルトに対応する能力があるデバイスにおいて実験的に実証された。しかしながら、これらのデバイスの性能は、トレンチの底にあるゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）において順方向耐圧（ｆｏｒｗａｒｄ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）に対応しなければならないという事実によって制限された。
【０００５】
図１に、前記Ｓｙａｕ等の論文にある図１（ｄ）の複製を示す。これは従来のＵＭＯＳＦＥＴ構造を開示する。ブロッキング・モードの動作（ｂｌｏｃｋｉｎｇ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）において、このＵＭＯＳＦＥＴは、高い最大耐圧能力を得るために比較的低いレベルでドープされなければならないＮ型ドリフト層の両端にかかるほとんどの順方向耐圧に対応するが、しかしながら、低いドーピングレベル（不純物の添加レベル）は一般にオンステート直列抵抗を増加させる。高い耐圧と低いオンステート抵抗といった競合する設計要件に基づいて、オン抵抗率（Ｒｏｎ，ｓｐ）を最大耐圧（ＢＶ）と関係付けるパワーデバイスに対するメリットのある基本的な数値が導出されている。前記したＢ．Ｊ．Ｂａｌｉｇａのテキストの３７３ページに説明されているように、Ｎ型シリコン・ドリフト領域の理想的なオン抵抗率は次の関係式によって与えられる。
Ｒｏｎ，ｓｐ＝５．９３×１０−９（ＢＶ）２．５・・・（１）
従って、６０ボルトのブロッキング能力を持つデバイスでは、理想的オン抵抗率は１７０μΩｃｍ２である。しかしながら、チャネルから更なる抵抗の寄与があるので、ＵＭＯＳＦＥＴの報告されたオン抵抗率は一般にはずっとより高い。例えば、７３０μΩｃｍ２のオン抵抗率を持つＵＭＯＳＦＥＴは、１９８９年発行の固体エレクトロニクス第３２巻第３号（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ３２，Ｎｏ３（１９８９））の２４７乃至２５１ページに掲載されたＨ．Ｃｈａｎｇ著の「トレンチ・ゲート構造を備えた６０Ｖ縦型二重拡散ＭＯＳＦＥＴの数値的及び実験的比較（Ｎｕｍｅｒｉｃａｌ ａｎｄ Ｅｘｐｅｒｉｍｅｎｔａｌ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ６０Ｖ Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴｓ ａｎｄ ＭＯＳＦＥＴｓ Ｗｉｔｈ Ａ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ）」と題された論文に開示されている。しかしながら、このデバイスではドリフト領域において理想よりも低い一様なドーピング濃度が、順方向高電圧をブロックする際にトレンチのボトムコーナ近くの高濃度の電気力線を補正するために必要とされた。米国特許第５，６３７，９８９号、第５，７４２，０７６号及び１９９７年８月６日出願の米国特許出願番号０８／９０６，９１６は縦方向電流搬送能力（ｖｅｒｔｉｃａｌ ｃｕｒｒｅｎｔ ｃａｒｒｙｉｎｇ ｃａｐａｂｉｌｉｔｙ）を持つ人気のあるパワー半導体デバイスを開示しており、本願においてそれらの特許及び特許出願の内容が援用される。
【０００６】
特に、Ｂａｌｉｇａに付与された米国特許第５，６３７，８９８号は、ＧＤ−ＵＭＯＳＦＥＴ（ｇｒａｄｅｄ−ｄｏｐｅｄ ＵＭＯＳＦＥＴ）と一般に呼ばれる好ましいシリコン電界効果トランジスタを開示している。図２に米国特許第５，６３７，８９８号にある図３の複製を示す。集積型パワー半導体デバイスの電界効果トランジスタ（ｉｎｔｅｇｒａｔｅｄ ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の単位セル１００は、１μｍの幅「Ｗｃ」を持ち、第１の導電型の濃くドープされた（例えばＮ＋型）ドレイン層基板１１４と、線形漸変的ドーピング濃度（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ）をその中に有する第１の導電型のドリフト層１１２と、第２の導電型（例えばＰ型）の比較的薄いベース層１１６と第１の導電型の濃くドープされた（例えばＮ＋型）ソース層１１８とを含んでよい。ドリフト層１１２は、層厚４μｍを持つＮ型にｉｎ−ｓｉｔｕドープされた単結晶シリコン層を、層厚１００μｍと１×１０１８ｃｍ−３（例えば１×１０１９ｃｍ−３）より大きなドーピング濃度とをその中に持つＮ型ドレイン層１１４上にエピタキシャル成長させることによって形成されてよい。ドリフト層１１２は、ドレイン層１１４とのＮ＋／Ｎ接合部において最大濃度３×１０１７ｃｍ−３を持ち、そのＮ＋／Ｎ接合部からの距離３μｍ（つまり深さ１μｍ）のところで最小濃度１×１０１６ｃｍ−３になり、その最小濃度が一定の状態に上側面（フェース）まで継続する、線形漸変的ドーピング濃度もその中に持つ。ベース層１１６はホウ素といったＰ型ドーパントをドリフト層１１２に１００ｋＥＶのエネルギーと１×１０１４ｃｍ−２のドーズレベルで注入することによって形成されてよい。次いでそのＰ型ドーパントはドリフト層１１２内へ深さ０．５μｍまで拡散されてよい。ヒ素といったＮ型ドーパントも５０ｋＥＶのエネルギーと１×１０１５ｃｍ−２のドーズレベルで注入されてよい。次にＮ型とＰ型のドーパントがそれぞれ深さ０．５μｍと１．０μｍまで同時に拡散され、ドレイン層、ドリフト層及びソース層を含む複合半導体基板を形成することが可能である。
【０００７】
次に三番目の次元の方向（図示されていない）に拡がる一対の対向する側壁１２０ａと底１２０ｂを持つストライプ形トレンチ（ｓｔｒｉｐｅ−ｓｈａｐｅｄ ｔｒｅｎｃｈ）が基板内に形成される。１μｍの幅Ｗｃを持つ単位セル１００について、トレンチはプロセスが終了した時点で好ましくは０．５μｍの幅「Ｗｔ」を持つよう形成される。次にゲート絶縁領域（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｒｅｇｉｏｎ）１２４と導電性ゲート１２６（例えばポリシリコン）を具備する絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）がトレンチ内に形成される。ゲート絶縁領域１２４のトレンチの底１２０ｂとドリフト層１１２とに隣接して拡がる部分は約２０００Åの厚み「Ｔ１」を有しており、トレンチの底で高い電界が生じることを防止し、トレンチの側壁１２０ａに沿って実質上一様なポテンシャル勾配を実現する。ゲート絶縁領域１２４のベース層１１６とソース層１１８とに対向して拡がっている部分は約５００Åの厚み「Ｔ２」を有しており、デバイスの閾値電圧を２乃至３ボルトに維持する。１５ボルトのゲートバイアスにおける単位セル１００のシミュレーションによって、６０ボルトの最大耐圧能力と、６０ボルトのパワーＵＭＯＳＦＥＴに対する１７０μΩｃｍ２の理想的オン抵抗率よりも４倍小さい４０μΩｃｍ２のオン抵抗率（Ｒｏｎ、ｓｐ）とを有する縦型シリコン電界効果トランジスタが実現できることが確認された。これらの優れた特性にもかかわらず、図２のトランジスタは、全ゲート・ドレイン間容量（ＣＧＤ（ｇａｔｅ−ｔｏ−ｄｒａｉｎ ｃａｐａｃｉｔａｎｃｅ））が大きすぎる場合にＨＦＯＭ（ｒｅｌａｔｉｖｅｌｙ ｌｏｗ ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ ｆｉｇｕｒｅ−ｏｆ−ｍｅｒｉｔ）に悩まされる場合がある。ＭＯＳＦＥＴの不適切な終端（ｅｄｇｅ ｔｅｒｍｉｎａｔｉｏｎ）もまた最大耐圧が実現されるのを妨げる場合がある。漸変的ドリフト領域とトレンチベースのソース電極とを有する別のＵＭＯＳＦＥＴもＢａｌｉｇａに付与された米国特許第５，９９８，８３３号に開示されており、その内容は本願に援用される。
【０００８】
パワーＭＯＳＦＥＴは電力増幅（ｐｏｗｅｒ ａｍｐｌｉｆｉｃａｔｉｏｎ）用途（例えばオーディオまたは無線）にも使用される場合がある。これらの用途では、伝達特性（ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）（例えばＩｄ−Ｖｇ）の線形性は符号ひずみ（ｓｉｇｎａｌ ｄｉｓｔｏｒｔｉｏｎ）を最小にするために非常に重要になる。これらの電力増幅用途に使用される市販のデバイスは一般にＬＤＭＯＳとガリウムヒ素ＭＥＳＦＥＴである。しかしながら以下説明されるように、ＬＤＭＯＳトランジスタを含むパワーＭＯＳＦＥＴは符号ひずみにつながる可能性がある非線形特性を持つ場合がある。パワーＭＯＳＦＥＴにおける電流飽和の物理はＭ．Ｓｚｅ著の「半導体デバイスの物理（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」（１９８１年）と題されたテキストの８−２−２節、４３８−４５１ページに説明されている。このテキストに説明されているように、ＭＯＳＦＥＴは一般に２つのモードの中の一つのモードで働く。低いドレイン電圧において（ゲート電圧と比較して）、ＭＯＳＦＥＴはＩｄとＶｇとの間の関係が実質上線形である線形モードで動作する。ここで、相互コンダクタンス（ｇｍ）はＶｇに依存しない。
ｇｍ＝（Ｚ／Ｌ）ｕｎｓＣｏｘＶｄ・・・（２）
ＺとＬはそれぞれチャネル幅とチャネル長である。ｕｎｓはチャネル移動度（ｃｈａｎｎｅｌ ｍｏｂｉｌｉｔｙ）、Ｃｏｘはゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）の固有静電容量（ｓｐｅｃｉｆｉｃ ｃａｐａｃｉｔａｎｃｅ）、そしてＶｄはドレイン電圧である。しかしながら、ドレイン電圧が増加してゲート電圧（Ｖｇ）に匹敵するようになると、ＭＯＳＦＥＴはチャネルのピンチオフの結果として飽和モード（ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する。これが起こるとき、相互コンダクタンスｇｍは以下のように表現される。
ｇｍ＝（Ｚ／Ｌ）ｕｎｓＣｏｘ（Ｖｇ−Ｖｔｈ）・・・（３）
Ｖｇはゲート電圧、ＶｔｈはＭＯＳＦＥＴの閾値電圧を表す。従って式（３）によって示されるように、飽和動作時には、相互コンダクタンスはゲートバイアスの増加に伴って増加する。このためドレイン電流（出力側）とゲート電圧（入力側）との関係は、ドレイン電流がゲート電圧の自乗として増加するので、非線形となる。この非線形性は電力増幅における符号ひずみの原因となり得る。更に、チャネルに沿った電圧降下がゲート電圧未満に留まりながら約１×１０４Ｖ／ｃｍ以上の縦方向電界を作り出すのに十分な大きさになると、チャネルにある電子はキャリア速度飽和のために微分移動度が減少した状態となって移動する。
【０００９】
こうして、電力スイッチングと電力増幅の用途のためのパワーＭＯＳＦＥＴを開発する試みにもかかわらず、高電圧に対応することができ、高電圧に対応するときに高線形伝達特性（ｈｉｇｈｌｙ ｌｉｎｅａｒ ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示す改善された電気特性を有する、パワーＭＯＳＦＥＴを開発する必要性が継続して存在している。
【００１０】
［発明の概要］
本発明が提供するＭＯＳＦＥＴは、高線形伝達特性（例えば、ｌｄ：Ｖｇ）を実現し、例えば線形パワーアンプにおいて有効に使用することができる。線形パワーアンプの一般的な用途には無線やオーディオの用途が含まれる。これらの好ましい線形伝達特性（ｌｉｎｅａｒ ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）は、反転層チャネル（ｉｎｖｅｒｓｉｏｎ−ｌａｙｅｒ ｃｈａｎｎｅｌ）を有し、（デバイス内の）他の領域が電流飽和モード（ｃｕｒｒｅｎｔ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する間に、その反転層チャネルは線形モード（ｌｉｎｅａｒ ｍｏｄｅ）で動作するように構成されたＭＯＳＦＥＴデバイスを形成することにより達成される可能性がある。特に、このＭＯＳＦＥＴデバイスは、ＭＯＳＦＥＴのドリフト領域が速度飽和モード（ｖｅｌｏｃｉｔｙ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する間に、反転層チャネルが線形モードで（チャネル・ピンチオフ（ｃｈａｎｎｅｌ ｐｉｎｃｈ−ｏｆｆ）とチャネルにおける速度飽和のいずれも無く）動作させられることができるように構成される。第１の導電型の遷移領域も好ましくはチャネルとドリフト領域との間に提供される。この遷移領域は好ましくはドリフト領域の少なくとも一部分と比べて比較的濃くドープされる。遷移領域におけるドーピング濃度は、低いドレイン電圧においてチャネルの順方向オンステート伝導を可能とし、かつ、ドレイン電圧が増加させられてＭＯＳＦＥＴのゲート電極に印加される電圧の大きさを超えてもチャネルを線形モードに維持するのに十分なレベルに好ましくは設定される。この線形モードはしばしば三極管モード（ｔｒｉｏｄｅ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）と呼ばれている。大幅な範囲（ｓｉｇｎｉｆｉｃａｎｔ ｒａｎｇｅ）のゲート電圧にわたって線形モードで動作させられると、一定の相互コンダクタンス値（δＩｄ／δＶｇｓ）がより大きなダイナミック・レンジにわたって実現することができる。
【００１１】
ＭＯＳＦＥＴの設計では、遷移領域が好ましくはチャネルにおける（遷移領域に隣接する端部における）電圧がゲート電圧に等しくなる前に十分に空乏化されるようにする。ここに使用されている表現で遷移領域が「十分に空乏化される（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）」ということは、遷移領域を横断する順方向オンステート電流路のＪＦＥＴ型ピンチオフ（ＪＦＥＴ−ｓｔｙｌｅ ｐｉｎｃｈ−ｏｆｆ）を少なくとも実現するのに十分なほどに遷移領域が空乏化される、ことを意味すると解釈されるべきである。十分な空乏化（ｆｕｌｌ ｄｅｐｌｅｔｉｏｎ）を達成するために、第２の導電型の比較的濃くドープされた（例えばＰ＋型）領域が遷移領域に隙間なく近接して与えられ、ＭＯＳＦＥＴのソース領域に電気接続される。その結果、チャネルにおける電圧が増加するにつれて、遷移領域内でＪＦＥＴ型ピンチオフが生じるまで遷移領域はますます空乏化される。遷移領域におけるこのＪＦＥＴ型ピンチオフはチャネルのドレイン側における電圧（Ｖｃｄ）がゲート電圧に等しくなる前（すなわちＶｃｄ≦Ｖｇｓ）に起きるように設計することができる。例えば、０．１≦Ｖｃｄ≦０．５ボルトかつＶｇｓ＝４．０ボルトのときに遷移領域が十分に空乏化されるようにＭＯＳＦＥＴは設計されてよい。
【００１２】
本発明の第１の実施態様として提供される集積型パワーデバイス（ｉｎｔｅｇｒａｔｅｄ ｐｏｗｅｒ ｄｅｖｉｃｅ）は絶縁ゲート型電界効果トランジスタ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を具備し、この絶縁ゲート型電界効果トランジスタは、このトランジスタのドレイン領域が速度飽和モード（ｖｅｌｏｃｉｔｙ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）でそれと同時に動作する間に、順方向オンステート伝導（ｆｏｒｗａｒｄ ｏｎ−ｓｔａｔｅ ｃｏｎｄｕｃｔｉｏｎ）時に線形モード（ｌｉｎｅａｒ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）で動作する反転層チャネルを有する。好ましくは、このトランジスタは、第１の導電型のソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）とドレイン・コンタクト領域（ｄｒａｉｎ ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）とをその中に有する半導体基板を具備する。第２の導電型のベース領域（ｂａｓｅ ｒｅｇｉｏｎ）も提供され、このベース領域は前記半導体基板の一表面に隣接して拡がる。前記表面まで拡がり前記ベース領域とで整流接合（ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成する第１の導電型の遷移領域が提供される。更に、絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）が、前記表面上に前記ソース領域、前記ベース領域及び前記遷移領域と対向して拡がり、それに十分な大きさのゲートバイアスを印加することにより前記ベース領域内に反転層チャネルが誘導形成されるようにした。前記遷移領域と前記ドレイン・コンタクト領域との間に拡がる第１の導電型のドリフト領域が提供される。このドリフト領域は、前記遷移領域とで第１の非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成し、該第１の非整流接合のドリフト領域側に、該第１の非整流接合の遷移領域側の第１の導電型のドーピング濃度未満の第１の導電型のドーピング濃度を有する。
【００１３】
これらのトランジスタは、前記反転層チャネルが線形モードで動作している間に前記遷移領域を十分に空乏化するための、前記遷移領域に隣接した手段も好ましくは含む。前記遷移領域を十分に空乏化するための前記手段は、前記遷移領域に隣接するように配置された第２の導電型の埋込領域を含んでよい。この埋込領域は好ましくは前記ベース領域とで非整流接合を形成し、前記ベース領域によってソース・コンタクト（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）に電気接続される。前記遷移領域を十分に空乏化するための前記手段は、前記ベース領域に接触する第２の導電型の領域も具備してよい。前記半導体基板内に拡がり、前記遷移領域との界面を画定する側壁を有するトレンチも提供される。更に、絶縁ソース電極が前記トレンチ内に提供され、それは前記ソース・コンタクトによって前記ソース領域に電気接続される。
【００１４】
本発明の第２の好ましい実施態様として提供されるＵＭＯＳＦＥＴは、第１の導電型のソース領域とドレイン・コンタクト領域とを有する半導体基板と、その半導体基板内にあるトレンチとを具備してよい。絶縁ゲート電極も前記トレンチ内に提供されてよい。前記トレンチは好ましくは、前記絶縁ゲート電極と前記トレンチの底との間に拡がる埋込ソース電極（ｂｕｒｉｅｄ ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）も備える。前記埋込ソース電極と前記ソース領域とは一緒に電気接続される。第２の導電型のベース領域も半導体基板内に提供される。このベース領域は、前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することにより前記ベース領域内に反転層チャネルが誘導形成されるように、前記トレンチの側壁まで拡がる。前記トレンチの側壁まで前記埋込ソース電極と対向して拡がる第１の導電型のドリフト領域が提供される。動作中、このドリフト領域は速度飽和モードで動作する。アイソレーションを実現してチャネル領域とドリフト領域においてそれぞれ線形モードと速度飽和モードを可能にすることによって性能を改善するために、前記ドリフト領域と前記ベース領域との間に拡がる遷移領域（ｔｒａｎｓｉｔｉｏｎ ｒｅｇｉｏｎ）が提供される。この遷移領域は前記ドリフト領域と前記ベース領域とでそれぞれ非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）と整流接合（ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成する。前記遷移領域は、前記ドリフト領域の前記非整流接合に隣接して拡がる一部分における第１の導電型のドーピング濃度と比較してより高い第１の導電型のドーピング濃度もその中に有する。このＵＭＯＳＦＥＴは、前記ドリフト領域が前記非整流接合から前記ドレイン領域への方向に増加する漸変的ドーピング・プロファイル（ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に持つようにそのドリフト領域をドープすることによってＧＤ−ＵＭＯＳＦＥＴも構築する場合がある。前記ベース領域のドーピング・プロファイル及び形状も、前記チャネルにおける電圧がゲート電圧に近づくにつれて前記チャネル領域が十分に空乏化されるように仕立てられてよい。
【００１５】
本発明の第３の実施態様として提供される縦型ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ）は、半導体基板と、その半導体基板内にあるトレンチとを具備してよい。ソース電極も前記トレンチ内に提供されてよい。このソース電極は電気絶縁層によって前記トレンチの側壁と底から隔離される。絶縁ゲート電極も半導体基板の上側面（フェース）上に提供され、第２の導電型のベース領域が前記半導体基板内に提供される。前記ベース領域は絶縁ゲート電極に対向して拡がる。好ましい縦型ＭＯＳＦＥＴは、前記ベース領域内に拡がりそのベース領域とでＰＮ整流接合を形成する第１の導電型のソース領域も備える。デバイス特性を改善するために、前記ソース領域は前記絶縁ソース領域と電気接続される。第１の導電型の遷移領域もＭＯＳＦＥＴのチャネルとドリフト領域との間の隔離を実現するために利用される。この遷移領域は前記トレンチの側壁から前記ベース領域まで拡がり、そのベース領域とでＰＮ接合を形成して、前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することにより前記ソース領域から前記遷移領域まで拡がる反転層チャネルが誘導形成されるようにする。ドリフト領域も半導体基板内に提供され、このドリフト領域は前記トレンチの側壁に隣接して拡がる。このドリフト領域は、前記ドリフト領域における第１の導電型のドーピング濃度が前記遷移領域における第１の導電型のドーピング濃度未満となる場所に、前記遷移領域とで非整流接合を形成する。特に、前記遷移領域における最大の第１の導電型のドーピング濃度は前記した非整流接合の場所での前記ドリフト領域における第１の導電型のドーピング濃度の約１０倍よりも大きい。
【００１６】
本発明の第４の実施態様として提供される横型ＭＯＳＦＥＴ（ｌａｔｅｒａｌ ＭＯＳＦＥＴ）は、その上側面（フェース）まで拡がる第１の導電型のエピタキシャル領域（ｅｐｉｔａｘｉａｌ ｒｅｇｉｏｎ）をその中に有する半導体基板と、そのエピタキシャル領域内にある第２の導電型のベース領域とを具備してよい。第１の導電型のソース領域も前記ベース領域内に拡がり、そのベース領域とでＰＮ接合を形成する。それとは対照的に、ドレイン・コンタクト領域は前記エピタキシャル領域内に提供されるが、しかし前記ベース領域とは空間的に隔てられる。絶縁ゲート電極も前記半導体基板の前記上側面（フェース）上に提供される。このゲート電極は前記ベース領域と対向して拡がる。前記半導体基板内に拡がり前記ベース領域とでＰＮ接合を形成する好ましい遷移領域も提供される。前記遷移領域の位置決め（ｐｏｓｉｔｉｏｎｉｎｇ）は、前記絶縁ゲート電極に十分な大きさのゲートバイアスが印加されることにより前記ベース領域内に前記ソース領域から前記遷移領域まで拡がる反転層チャネルが誘導形成されるようにする。オンステート動作（ｏｎ−ｓｔａｔｅ ｏｐｅｒａｔｉｏｎ）時に速度飽和モードで動作する第１の導電型のドリフト領域も提供される。このドリフト領域は前記遷移領域から前記ドレイン・コンタクト領域まで拡がり、前記遷移領域と前記ドレイン・コンタクト領域とでそれぞれ第１及び第２の非整流接合を形成する。前記ドリフト領域における最小の第１の導電型のドーピング濃度は好ましくは前記遷移領域における最大の第１の導電型のドーピング濃度未満である。第２の導電型の埋込層（ｂｕｒｉｅｄ ｌａｙｅｒ）も提供される。この埋込層は、前記遷移領域の少なくとも一部分と全く対向して拡がり、前記ベース領域とで非整流接合を形成し、前記ベース領域と比較してより高い第２の導電型のドーピング濃度を有する。
【００１７】
本発明は更に、横型ＭＯＳＦＥＴをその中に有する縦型パワーデバイスを製造する好ましい方法を提供する。この方法は、第１の導電型のドリフト領域をそれ自体の中に有し、かつ前記ドリフト領域とそれ自体の上側面（フェース）との間に拡がる第１の導電型の遷移領域を有する半導体基板を形成する工程を含む。前記遷移領域は好ましくは、前記ドリフト領域における最小のドーピング濃度の約１０倍よりも大きな最大のドーピング濃度をその中に有する。次に、前記遷移領域を経て前記ドリフト領域内へと拡がる第２の導電型のベース領域が形成される。好ましくはトレンチも前記半導体基板内に形成される。特に、前記遷移領域を経て前記ドリフト領域内へと拡がり、前記遷移領域の一部分によって前記ベース領域から空間的に隔てられるトレンチが形成される。次に絶縁電極が前記トレンチ内に形成され、ゲート電極が前記上側面（フェース）上に形成される。横型ＭＯＳＦＥＴを画定するために、第１の導電型のドーパントを半導体基板内に選択注入して、それにより前記ベース領域内のソース領域と、前記ベース領域から前記遷移領域内へと拡がるチャネル拡張領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ ｅｘｔｅｎｓｉｏｎ）とを画定する工程が実行される。チャネル拡張領域の形成により、ゲート電極を前記遷移領域上で横方向に拡げる必要性がなくなる。次に、前記ソース領域を前記トレンチ内の前記絶縁電極に電気接続するソース・コンタクトが提供される。
【００１８】
これらの上述した実施態様は、線形パワーアンプや電力スイッチングの用途に有効に使用することができる、高線形伝達特性（例えばｌｄ：Ｖｇ）を有するＭＯＳＦＥＴを実現する。好ましくチャネルピンチオフの前に十分に空乏化される遷移領域を使用することにより、チャネルは線形モードで動作させられることができ、かつドリフト領域は、大電圧に対応し、速度飽和モードで動作させられることができる。
【００１９】
［好適な実施態様の説明］
以下、本発明の好ましい実施の態様を添付図面を参照しながら詳細に説明する。しかしながら本発明は異なった形式で実施されてよく、ここに説明される実施態様に限定されるべきではない。これらの実施態様は、本開示が周到かつ完全であり、当業者に本発明の技術的範囲を十分に明らかにするよう、提供されるものである。添付図面では、層と領域の厚みは明確にするために誇張して描かれている。層が別の層または基板の「上（ｏｎ）」にあると言うときは、その層は、直にその他の層若しくは基板上にあり得る、または介在層も存在する場合がある、ことも理解されたい。更に、用語「第１の導電型」と「第２の導電型」はＮ型またはＰ型といった正反対の導電型を言うが、しかしながらここに説明されるそれぞれの実施態様は相補的な態様も含む。類似の符号は全体を通じて類似の要素に付される。
【００２０】
まず図３を参照して、本発明の第１の実施態様によるＵＭＯＳＦＥＴを説明する。特に、集積型ＵＭＯＳＦＥＴの単位セル２００は所定の幅「Ｗｃ」（例えば１μｍ）を有し、第１の導電型の濃くドープされた（例えばＮ＋型）ドレイン・コンタクト層１１４と、線形漸変的ドーピング・プロファイル（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に有する第１の導電型のドリフト層１１２と、約１×１０１７ｃｍ−３の比較的高いＮ型ドーピング（不純物の添加）濃度をその中に有する場合がある第１の導電型の遷移領域１１７と、を具備する。図示されているように、遷移領域１１７はドリフト領域１１２とで非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成し、遷移領域１１７のＮ型ドーピング濃度は、遷移領域１１７との非整流接合（部）まで拡がるＮ型ドリフト層１１２の一部分におけるＮ型ドーピング濃度よりも高い。
【００２１】
第２の導電型（例えばＰ型）の比較的薄いベース層１１６も遷移領域１１７上に提供され、その遷移領域とでＰＮ整流接合を形成する。このベース層１１６は約０．２μｍの層厚を有する。第１の導電型の比較的濃くドープされた（例えばＮ＋型）ソース層１１８も図示されているようにベース層１１６上に提供される。ソース電極１２８ｂとドレイン電極１３０もそれぞれ第１及び第２の面（フェース）上にソース層１１８とドレイン・コンタクト層とでオーム性接触するよう提供される。ソース電極１２８ｂは好ましくは、遷移領域１１７を経て拡がるＰ＋型ベース拡張領域１１９とでオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成する。比較的濃くドープされた遷移領域１１７がベース層１１６とドリフト層１１２との間に与えられ、ベース層１１６内に形成された反転層チャネルが、それと同時にドリフト領域が速度飽和モードで動作する間に、（チャネル・ピンチオフまたは速度飽和することなく）線形モードで動作させられることを可能にすることで性能が改善されるようにした。
【００２２】
遷移領域１１７におけるドーピング濃度は好ましくは、低いドレイン電圧において反転層チャネルの順方向オンステート伝導を可能にし、ドレイン電圧が増加してゲート電極１２７に印加される電圧の大きさを超える際にチャネルを線形モードに維持するのに十分なレベルに設定される。この線形モードはしばしば三極管モード（ｔｒｉｏｄｅ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）と言われる。このＵＭＯＳＦＥＴの好ましい設計では、チャネルのドレイン側における（すなわち遷移領域１１７に隣接する端部における）電圧Ｖｃｄが０≦Ｖｃｄ≦Ｖｇｓであるときに遷移領域１１７が十分に空乏化される。Ｖｇｓはゲート・ソース間電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）である。例えば、このＵＭＯＳＦＥＴは、０．２≦Ｖｃｄ≦０．５ボルトかつＶｇｓ＝４．０ボルトであるときに遷移領域１１７が十分に空乏化されるように設計される。十分な空乏化を実現するために、Ｐ＋型ベース拡張領域１１９は遷移領域１１７に直に近接するよう（すなわち複数のトレンチがその中に並んだ多重セル・デバイスにおけるそれぞれのメサ（ｍｅｓａ）の中央に）提供される。その結果、チャネルにおける電圧が増加するにつれ、遷移領域１１７がＪＦＥＴの従来の動作に類似した方法でピンチオフされるまで遷移領域１１７はますます空乏化される。
【００２３】
ドリフト層１１２と遷移領域１１７は１００μｍの層厚で１×１０１８ｃｍ−３（例えば１×１０１９ｃｍ−３）より大きな第１の導電型のドーピング濃度をその中に有するＮ型ドレイン・コンタクト層１１４（例えばＮ＋型基板）上に約４μｍの層厚を有するＮ型のｉｎ−ｓｉｔｕドープされた単結晶シリコン層をエピタキシャル成長させることにより形成される。図示されているように、ドリフト層１１２は、ドレイン・コンタクト層１１４とのＮ＋／Ｎ非整流接合部において約５×１０１６ｃｍ−３（例えば３×１０１７ｃｍ−３）より大きな最大濃度と、遷移領域１１７との接合部において約１×１０１６ｃｍ−３の最小濃度とを有する、線形漸変的ドーピング・プロファイル（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に有してよい。ベース層１１６はホウ素といったＰ型ドーパントを例えば１００ｋｅＶのエネルギーと約１×１０１４ｃｍ−２のドーズレベルでドリフト層１１２に注入することによって形成されてよい。次にＰ型ドーパントがドリフト層１１２内に深さ０．８μｍまで拡散されてよい。次にヒ素といったＮ型ドーパントが５０ｋｅＶのエネルギーと１×１０１５ｃｍ−２のドーズレベルで注入されてよい。次にＮ型ドーパントとＰ型ドーパントが同時にそれぞれ深さ０．５μｍと深さ１．０μｍまで拡散される。ベース層１１６における第２の導電型（例えばＰ型）ドーピング濃度も好ましくは、ソース層１１８とのＰＮ接合部（すなわち第１のＰＮ接合）における約５×１０１６ｃｍ−３より大きい。選択注入工程もＰ＋型ベース拡張領域１１９を画定するために比較的高いドーズレベルと高いエネルギーレベルで実行されてよい。
【００２４】
次いで三番目の次元（図示されていない）に拡がる一対の対向する側壁１２０ａと底１２０ｂを有するストライプ形トレンチ（ｓｔｒｉｐｅ−ｓｈａｐｅｄ ｔｒｅｎｃｈ）が基板内に形成される。１．０μｍの幅Ｗｃを有する単位セル１００では、プロセスが終了した時点でトレンチは０．５μｍの幅「Ｗｔ」を有する。ゲート電極／ソース電極絶縁領域１２５、ゲート電極１２７（例えばポリシリコン）とトレンチベースのソース電極１２８ａ（例えばポリシリコン）もトレンチ内に形成される。ゲート電極１２７は比較的小さく形成され、かつトレンチ全体を占有しないので、スイッチング時に単位セル２００を駆動するために必要とされるゲート電荷量は（他のパラメータと大きさは全て同じと仮定して）図２の単位セルを駆動するために必要とされるゲート電荷量よりずっと少ない。
【００２５】
ここで、トレンチベースのソース電極１２８ａは第３の次元（図示されていない）でソース電極１２８ｂに電気接続される。ゲート電極／ソース電極絶縁領域１２５の、トレンチの底１２０ｂとドリフト層１１２とに隣接して拡がる部分は、トレンチのボトムコーナ（ｂｏｔｔｏｍ ｃｏｒｎｅｒｓ）に集中する高電界の発生を防止し、トレンチの側壁１２０ａに沿って実質上一様な電位勾配を実現するために、例えば１５００Åと５０００Åの間の範囲にある厚み「Ｔ１」も有してよい。しかしながら、ゲート電極／ソース電極絶縁領域１２５の、ベース層１１６とソース層１１８とに対向して拡がる部分は好ましくは、当該デバイスの閾値電圧を約２乃至３ボルトに維持するために、約７５０Å未満、より好ましくは２５０Åの厚み「Ｔ２」を有する。
【００２６】
図３のデバイスのシミュレーションも半メサ幅（ｈａｌｆ−ｍｅｓａ ｗｉｄｔｈ）が０．５μｍで１μｍの半セルピッチ（ｈａｌｆ−ｃｅｌｌ ｐｉｔｃｈ）を有する単位セルに対して実行された。厚みＴ２は２５０Åに設定され、ベース層１１６の層厚は、ピークのドーピング濃度が２×１０１７ｃｍ−３で、０．２μｍに設定された。ゲート電極１２７は深さ０．６μｍまで拡がり、トレンチの深さは４．７μｍに設定された。厚みＴ１も３０００Åに設定された。遷移領域１１７とドリフト層１１２におけるドーピング濃度は図３の右側に示されたプロファイルの通りである。これらの特性に基づいて、Ｉｄ−Ｖｄ曲線の間の間隔が一様になった優れた電流飽和特性が（２乃至４ボルトの範囲のゲートバイアスにおいて）観測された。２乃至４ボルトの範囲のゲートバイアスに対して線形性が高いＩｄ−Ｖｇ伝達特性も観測された。
【００２７】
次に図４を参照して、本発明の第２の実施態様による、横型ＭＯＳＦＥＴ領域（ｌａｔｅｒａｌ ＭＯＳＦＥＴ ｒｅｇｉｏｎ）をその中に有する好ましい縦型デバイス３００を説明する。図示されたように、この好ましいデバイス３００は半導体基板の上側面（フェース）上に横型ＭＯＳＦＥＴを含む。この横型ＭＯＳＦＥＴのソース領域、チャネル領域とドレイン領域はＮ＋型ソース領域、Ｐ型ベース領域とＮ型遷移領域とによって形成される。Ｎ型遷移領域とＰ型ベース領域は漸変的ドーピング・プロファイルをその中に有するＮ型ドリフト領域内に提供される。ソース領域、ベース領域とドリフト領域の縦方向のドーピング・プロファイルは図４の右側に示されている。図示されているように、トレンチも基板内に提供される。このトレンチは好ましくは電気絶縁層（例えば酸化層）で区画され、ソース電極で充たされる。遷移領域は、ドリフト領域の上部と比べて比較的高いレベルの濃度１×１０１７ｃｍ−３にドープされてよく、トレンチの側壁からＰ型ベース領域まで拡がる。遷移領域はドリフト領域とで非整流接合を形成し、ベース領域とでＰＮ整流接合を形成する。当業者によって理解されるところでは、横型ＭＯＳＦＥＴのゲート電極に十分に正のゲートバイアスを印加することによって、ベース領域の、ゲート電極のすぐ下に拡がる部分に、反転層チャネルが誘導形成されることになる。この反転層チャネルは、ドレイン・コンタクトがソース・コンタクトと比較して正にバイアスされると、順方向オンステート動作（ｆｏｒｗａｒｄ ｏｎ−ｓｔａｔｅ ｏｐｅｒａｔｉｏｎ）時にソース領域を遷移領域に電気接続することになる。ゲート電極は、チャネルと遷移領域との間に十分な電気接続を（遷移領域とベース領域との間のＰＮ接合部の固有の空乏領域（ｂｕｉｌｔ−ｉｎ ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）の影響を押しとどめることによって）実現するためにトレンチの側壁の比較的近くまで拡がるようにかたどられるようにしてもよい。
【００２８】
本発明の好ましい側面によれば、ドリフト領域は、ドリフト領域の第１の導電型のドーピング濃度が遷移領域の第１の導電型のドーピング濃度未満である場所に、遷移領域とで非整流接合を形成する。特に、遷移領域における最大の第１の導電型のドーピング濃度は好ましくは、その非整流接合の場所でドリフト領域における第１の導電型のドーピング濃度の約１０倍よりも大きい。図示されているように、この非整流接合はトレンチの側壁からＰ型ベース領域まで伸びる。デバイス３００の設計では、チャネルにおける電圧が（遷移領域側で）ゲート電圧に等しくなる前のポイントで、より好ましくは、チャネルにおける電圧がゲート電圧の小さな割合でしかないポイントで、十分に空乏化されるようにした。十分な空乏化を達成するために、Ｐ型ベース領域は十分に高いレベルでドープされ（かつ十分な深さを有し）、遷移領域とＰ型ベース領域との間のＰＮ接合部で形成される空乏領域がそのＰＮ接合が逆バイアスされるようになるときに主に遷移領域の側に拡がるようにした。結果、チャネルにおける電圧が増加するにつれ、遷移領域がピンチオフされるまでその遷移領域はますます空乏化されるようになる。
【００２９】
図４のデバイスのシミュレーションは、チャネル幅が０．２μｍで図に示された縦方向のドーピング・プロファイルを有する横型ＭＯＳＦＥＴについても実行された。遷移領域におけるＮ型のドーピング濃度も１×１０１７ｃｍ−３に設定され、ドリフト領域におけるドーピング濃度は遷移領域との非整流接合部において１×１０１６ｃｍ−３であった。これらの特性に基づいて、Ｉｄ−Ｖｄ曲線の間の間隔が一様になった優れた電流飽和特性が（２乃至３ボルトの範囲にあるゲートバイアスで）観測された。線形性が高いＩｄ−Ｖｇ伝達特性も２乃至３ボルトの範囲にあるゲートバイアスで観測された。
【００３０】
次に図５Ａ乃至図５Ｇを参照して、横型ＭＯＳＦＥＴをその中に有する好ましい縦型デバイスを製造する好ましい方法を説明する。特に、図５Ａに、濃くドープされた半導体基板４００（ドレイン・コンタクト層）上にＮ型のｉｎ−ｓｉｔｕドープされたエピタキシャル層４０２を成長させる工程を示す。図５Ａの右側に示されているように、エピタキシャル層４０２は、漸変的ドーピング・プロファイルをその中に有するドリフト領域４０５と、そのドリフト領域４０５上にＮ型遷移領域４０３とを含む。図示されているように、Ｎ型遷移領域４０３はエピタキシャル層４０２の上面まで拡がり、約１×１０１７ｃｍ−３のレベルまでドープされてよい。ドリフト領域４０５における最小ドーピング濃度も約１×１０１６ｃｍ−３のレベルに設定されてよい。次に図５Ｂを参照して説明すると、Ｐ型ベース領域のドーパントをエピタキシャル層４０２内に選択注入する工程の間、第１のマスク（図示されていない）が使用されてよい。注入されたＰ型ベース領域用ドーパントをドライブイン（ｄｒｉｖｅ−ｉｎ）してベース領域４０４を画定するためのアニール工程が実行されてよい。図示されているように、Ｐ型ベース領域４０４は遷移領域４０３よりかなりずっと濃くドープされてよく、エピタキシャル層４０２内に遷移領域４０３よりも深く拡がってよい。ベース領域４０４は、エピタキシャル層４０２の表面から間隔を置いて比較的高いピークのドーピング濃度も有してよい。特に、ベース領域４０４の表面におけるドーピング濃度は、望みの閾値電圧を設定するために前記ピークよりも低くてよく、そのピーク値はオンステート動作時に遷移領域４０３に十分な空乏を実現する値に設定されてよい。
【００３１】
図５Ｃに示されているように、次に従来のフォトリソグラフィ画定化エッチング工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ ｄｅｆｉｎｅｄ ｅｔｃｈｉｎｇ ｓｔｅｐｓ）を使ってエピタキシャル層４０２内にトレンチが形成されてよい。次にトレンチの側壁と底は電気絶縁層４０６で区画される。トレンチの側壁とベース領域４０４との間の間隔は、遷移領域４０３における比較的高いドーピング濃度にもかかわらず、十分な逆バイアスが遷移領域４０３とベース領域４０４との間のＰＮ接合に設定されたらすぐに遷移領域４０３が十分に空乏化され得るように、設計される。例えば、絶縁保護酸化物の被着工程（ｃｏｎｆｏｒｍａｌ ｏｘｉｄｅ ｄｅｐｏｓｉｔｉｏｎ ｓｔｅｐ）が、酸化絶縁層をエピタキシャル層４０２の表面上とトレンチ内に画定するために実行されてよい。次いでトレンチは例えばドープされたポリシリコン領域４０８で補充されてよい。次に、ドープされたポリシリコン領域４０８と電気絶縁層４０６を平坦化してエピタキシャル層４０２の表面を露出させるために従来の平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）工程が実行されてよい。図５Ｄを参照して説明すると、次に表面上及びポリシリコン領域４０８上にゲート酸化層４１０を成長または被着させるために従来の工程が実行されてよい。次いでドープされたポリシリコンの層がゲート酸化層４１０上に被着させられてよい。この層は、ベース領域４０４と対向して拡がるゲート電極４１２を画定するために従来の技術を使用してかたどられて（パタン化されて）よい。
【００３２】
次に図５Ｅを参照して説明すると、次にソース領域４１４とチャネル拡張領域４１６は、ゲート電極４１２と別のかたどられたフォトレジスト層（図示されない）を注入マスクとして使用してＮ型ドーパントをエピタキシャル層４０２内に高いドーズレベルで注入することによって形成されてよい。チャネル拡張領域４１６は好ましくは、順方向オンステート動作時のベース領域４０４における反転層チャネルの電気接続を改善して、ゲート電極をＮ型遷移領域４０３上で横方向に拡張することに伴う追加のゲート静電容量を除去するよう設計される。注入済みのＮ型ドーパントをドライブインして、更にベース領域４０４のＰ型ドーパントをドライブインするためにアニール工程（ａｎｎｅａｌｉｎｇ ｓｔｅｐ）が実行されてよい。図５Ｆに示されているように、比較的厚い被膜保護（ｐａｓｓｉｖａｔｉｏｎ）用酸化物のブランケット層４１８がコンタクトウィンドウをその中に画定するために被着させられ、かつかたどられてよい。次に図５Ｇに示されているように、メタリゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）層が付着させられ、次いでソース電極４２０を画定するようかたどられてよい。同様に、次にメタリゼーション層は半導体基板の裏面上にドレイン電極４２２として付着させられてよい。
【００３３】
次に図６を参照して説明すると、好ましい横型ＭＯＳＦＥＴ（例えばＬＤＭＯＳ）は、Ｎ型エピタキシャル層内に形成されてよいＰ型ベース領域を具備する。図示されているように、このＮ型エピタキシャル層は従来の技術を使用してＰ型基板上に形成されてよい。ゲート酸化絶縁層（ｇａｔｅ ｏｘｉｄｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）とゲート電極も好ましくはＮ型エピタキシャル層の表面上に提供される。図示されているように、ゲート電極はＰ型ベース領域に対向して拡がる。ゲート電極を注入マスク（ｉｍｐｌａｎｔ ｍａｓｋ）として使用してベース領域内にＮ＋型ソース領域を画定し、そしてＮ＋型ドレイン・コンタクト領域を画定するために、選択注入工程が実行されてよい。図示されているようにＰ型ベース領域とＮ型エピタキシャル層の中にＮ型遷移領域を画定するために別の選択注入工程も実行されてよい。この注入工程は、その中に約１×１０１７ｃｍ−３のドーピング濃度を持つ遷移領域を提供するために十分なドーズで実行されてよい。遷移領域を画定するために使用されたのと同じ注入マスクは、ベース領域とエピタキシャル層の中にＰ型ドーパントを注入する工程の際の注入マスクとしても使用されてよい。後者の注入工程は、遷移領域と並ぶＰ＋型埋込層を画定するのにそれぞれ十分なドーズレベルとエネルギーレベルとで実行されてよい。図示されているように、このＰ＋型埋込層はＰ型ベース領域とで非整流接合を形成し、Ｐ型ベース領域によってソース電極に電気接続される。遷移領域をドレイン・コンタクト領域に電気接続する横方向Ｎ型ドリフト領域を画定するために選択注入工程も実行されてよい。特に、Ｎ型ドリフト領域は好ましくは、遷移領域におけるＮ型ドーピング濃度がドリフト領域におけるＮ型ドーピング濃度より約１０倍大きいポイントで遷移領域とで非整流接合を形成する。遷移領域からドレイン領域への方向に増加する横方向のドーピング・プロファイルを有するドリフト領域を画定するためにも従来の技術が使用されてよい。ソース・コンタクトとドリフト領域との結合を実現するために、ソース・コンタクトは図示されているようにドリフト領域上に拡がるようにかたどられてよい。
【００３４】
ゲート電圧の関数として伝達曲線及び相互コンダクタンスのグラフが図７Ａと図７Ｂに示される。特に、図７Ａは、図６のデバイスに関する例示的な伝達曲線を、遷移領域とＰ＋型埋込層とを備えた場合（曲線Ａ）と、遷移領域とＰ＋型埋込層とを備えていない場合（曲線Ｂ）とで示している。図７Ａにおいて曲線Ａを曲線Ｂと比較して判るように、例えばＶｃｄ＝０．２ボルトのときに遷移領域を十分に空乏化するよう設計できる遷移領域及びＰ＋型埋込層の組み合わせを使用して、より高線形伝達特性を得ることができる。図７Ａの曲線Ａが曲線Ｂよりもより高線形伝達特性を示しているという事実は図７Ｂの相互コンダクタンス曲線によって最も良く示すことができる。特に、図７Ｂの曲線Ａは、約４ボルトでフラットな相互コンダクタンス（ｇｍ〜４×１０−５ｍｈｏｓ／ｍｉｃｒｏｎ）を示す。相互コンダクタンスがフラットであるポイントでもしゲート電圧振幅（ｇａｔｅ ｖｏｌｔａｇｅ ｓｗｉｎｇ）が０．５ボルトであれば、ｇｍの１％の変化が実現される可能性がある。それとは対照的に、ｇｍ〜４×１０−５ｍｈｏｓ／ｍｉｃｒｏｎで電圧が約７ボルトのところで、曲線Ｂは遷移領域とＰ＋型埋込層が使用されないときのｇｍの７％の変化を実証する。従って、図６のデバイスはずっと大きなダイナミックレンジ（ｄｙｎａｍｉｃ ｒａｎｇｅ）を有することが期待できる。
【００３５】
次に図８を参照して別の好ましい横型ＭＯＳＦＥＴデバイス６００の断面を説明する。デバイス６００は、第１の導電型（例えばＮ型）のエピタキシャル層６０６を第２の導電型（例えばＰ型）の半導体基板層６０４上に具備する。基板コンタクト６０２も複合半導体基板の第２の面（フェース）上に提供される。図示されているように、第２の導電型のベース領域６１８がエピタキシャル層６０６内に与えられる。第１の導電型の複合ドレイン領域（ｃｏｍｐｏｓｉｔｅ ｄｒａｉｎ ｒｅｇｉｏｎ）もエピタキシャル層６０６内に与えられる。この複合ドレイン領域は、遷移領域６１０（Ｎ型として示されている）、ドリフト領域６０８（Ｎ型ＬＤＤ領域として示されている）、及びドレイン・コンタクト領域（Ｎ＋として示されている）とを具備する。ドレイン・コンタクト（ＤＲＡＩＮ）も図示されているようにドレイン・コンタクト領域上に提供されてよい。ドリフト領域６０８は、遷移領域６１０の第１の導電型のドーピング濃度未満の一様な第１の導電型のドーピング濃度をその中に有してよい。代わりに、ドリフト領域６０８は遷移領域６１０からドレイン・コンタクト領域６１２まで伸びる方向に増加する横方向の漸変的ドーピング・プロファイルをその中に有してよい。遷移領域６１０は約２×１０１７ｃｍ−３のレベルでドープされてよく、ドリフト領域６０８の遷移領域６１０に密接に隣接して拡がる一部分は約１×１０１６ｃｍ−３のレベルでドープされてよい。この横型ＭＯＳＦＥＴデバイス６００は好ましくは、ベース領域６１８内に拡がるソース領域６２０を含む。当業者であれば理解できるように、ゲート電極（ＧＡＴＥ）に十分な大きさのゲートバイアスを印加することにより、ベース領域６１８内に反転層チャネルが誘導形成される。この反転層チャネルはソース領域６２０を遷移領域６１０に電気接続することになる。本発明のこの実施態様の好ましい側面によれば、オンステート動作時に、チャネルにおける最大電圧が実質上ゲートバイアスの大きさ未満のレベルに保たれた状態でチャネルは線形モードに維持されることが可能である。更に、第２の導電型（Ｐ＋として示されている）の第１及び第２の制御領域６１４と６１６は、ドレイン・ソース間電圧が増加するにつれて遷移領域６１０を空乏化するための手段として使用することができる。図示されているように、第１及び第２の制御領域６１４と６１６は両方ともにソース・コンタクト（ＳＯＵＲＣＥ）に電気接続される。第２の制御領域６１６は複合半導体基板の第１の面（フェース）にてソース・コンタクトに電気接続され、第１の制御領域６１４はベース領域６１８によってソース・コンタクトに電気接続される。第１及び第２の制御領域６１４と６１６の対向する側面の間の間隔は、正のドレイン・ソース間電圧がその対向する側面の間に拡がる遷移領域６１０の一部分を十分にピンチオフする電圧に影響を与える。第１の制御領域６１４（図６のＰ＋型埋込領域に類似する）に加えて第２の制御領域６１６を使用することにより、より濃くドープされた遷移領域６１０を使用することが可能になる。例えば、図６のデバイスにおける遷移領域と比べて、図８のデバイスの遷移領域６１０はそれが同じドレイン・ソース間電圧において十分に空乏化する前に２倍の電荷を有する場合がある。高い遷移領域電荷を与える能力によって、その上で相互コンダクタンスが一定になるダイナミックレンジ（ゲート電圧振幅）が増加する（例えば図７Ａと図７Ｂを参照）。
【００３６】
次に図９を参照して別の好ましい横型ＭＯＳＦＥＴデバイス７００の断面を説明する。デバイス７００は第１の導電型（例えばＮ型）のエピタキシャル層７０６を第２の導電型（例えばＰ型）の半導体基板層７０４上に具備する。基板コンタクト７０２もこの複合半導体基板の第２の面（フェース）上に提供される。第２の導電型のベース領域７１８は図示されているようにエピタキシャル層７０６内に提供される。第１の導電型の複合ドレイン領域もエピタキシャル層７０６内に提供される。この複合ドレイン領域は遷移領域７１０（Ｎ型で示されている）、ドリフト領域７０８（Ｎ型ＬＤＤ領域で示されている）とドレイン・コンタクト領域（Ｎ＋で示されている）とを具備する。ドレイン・コンタクト（ＤＲＡＩＮ）も図示されているようにドレイン・コンタクト領域上に提供されてよい。ドリフト領域７０８は、遷移領域７１０における第１の導電型のドーピング濃度未満の一様な第１の導電型のドーピング濃度をその中に有してよい。代わりに、ドリフト領域７０８は遷移領域７１０からドレイン・コンタクト領域７１２まで伸びる方向に増加する横方向の漸変的ドーピング・プロファイルをその中に有してよい。遷移領域７１０は約２×１０１７ｃｍ−３のレベルでドープされてよく、ドリフト領域７０８の遷移領域７１０に密接に隣接して拡がる一部分は約１×１０１６ｃｍ−３のレベルでドープされてよい。この横型ＭＯＳＦＥＴデバイス７００は好ましくは、ベース領域７１８内に拡がるソース領域７２０も含む。当業者が理解するところでは、ゲート電極（ＧＡＴＥ）に十分な大きさのゲートバイアスを印加することにより、ベース領域７１８内に反転層チャネルが誘導形成される。この反転層チャネルはソース領域７２０を遷移領域７１０に電気接続することになる。チャネルが線形モードで動作している間に遷移領域７１０を空乏化するためにＰ＋型埋込領域７１４も提供されてよい。所与のドレイン・ソース間バイアスに対して空乏化の度合いを増大させるために、ソース・コンタクト（ＳＯＵＲＣＥ）が遷移領域７１０と対向するよう拡張され、その遷移領域から比較的薄い絶縁層（例えば酸化層）によって絶縁され間隔が置かれる。オンステート動作時には、ソース・コンタクト拡張部（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ ｅｘｔｅｎｓｉｏｎ）と遷移領域７１０との間のＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接合に設定される逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）によって遷移領域７１０の空乏化が更に誘導されることになる。
【００３７】
次に図１０を参照して、別の好ましいＵＭＯＳＦＥＴデバイス８００を説明する。このデバイス８００は図３のデバイスに類似しているが、しかしながら、トレンチ内の埋込ソース電極と遷移領域８１０との間に拡がる一部分のトレンチ酸化物は埋込ソース電極と遷移領域８１０との間の結合の度合いを増大させるために薄くされ、それにより、順方向オンステート動作時にドレイン・ソース間電圧が増加されるにつれ遷移領域８１０が空乏化される割合が増す。図１０に示されているように、ＵＭＯＳＦＥＴデバイス８００はＮ＋型基板層８０４（例えばドレイン・コンタクト層）、ドレイン電極８０２と、漸変的ドーピング濃度をその中に有する場合があるドリフト領域８０６とを含む。Ｐ型ベース領域８１８も、遷移領域８１０とソース領域８２０との間に提供される。図示されているように濃くドープされたベース拡張領域（ｂａｓｅ ｒｅｇｉｏｎ ｅｘｔｅｎｓｉｏｎ）８１４も提供される。このベース拡張領域８１４はトレンチ内の埋込ソース電極と組んで、ベース領域８１８内の反転層チャネルがピンチオフされる前に（すなわち線形モードを抜け出る前に）遷移領域８１０を十分に空乏化する働きをする。
【００３８】
次いで図１１を参照して、横型ＭＯＳＦＥＴをその中に有する別の好ましい縦型デバイス９００を説明する。このデバイス９００は図５Ｇのデバイスに類似しているが、しかしながら、トレンチ内のソース電極９２４と遷移領域９１０との間に拡がる一部分のトレンチ酸化物は埋込ソース電極９２４と遷移領域９１０との間の結合の度合いを増大させるために薄くされる。図１１に示されているように、デバイス９００はＮ＋型基板層９０４（例えばドレイン・コンタクト層）、ドレイン電極９０２と、漸変的ドーピング濃度をその中に有する場合があるドリフト領域９０６とを含む。図示されているようにＰ型ベース領域９１８も提供される。ソース領域９２０とチャネル拡張領域９２２（Ｎ＋で示されている）も提供されてよい。ソース領域とチャネル拡張領域９２２は従来のＣＭＯＳ製造技術を使用してゲート電極（ＧＡＴＥ）にセルフアライン（自己整合、ｓｅｌｆ−ａｌｉｇｎ）されてよい。
【００３９】
最後に、添付図面と本明細書では、本発明の一般的な好ましい実施態様が開示されてきた。特定の用語が採用されているが、それらは限定目的のためではなく、包括的かつ記述的な意味合いにおいて使用されている。本発明の範囲は以下の請求項によって定められる。
【図面の簡単な説明】
【図１】従来のＵＭＯＳＦＥＴの断面図である。
【図２】従来の別のＵＭＯＳＦＥＴの断面と、そのドーピング・プロファイルを示した図である。
【図３】本発明の一実施態様によるＧＤ−ＵＭＯＳＦＥＴの断面と、そのドーピング・プロファイルを示した図である。
【図４】本発明の一実施態様による横型ＭＯＳＦＥＴを具備した縦型デバイスの断面と、そのドーピング・プロファイルを示した図である。
【図５Ａ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｂ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｃ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｄ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｅ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｆ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｇ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図６】本発明の一実施態様による横型ＭＯＳＦＥＴの断面図である。
【図７Ａ】図６のデバイスが遷移領域とＰ＋型埋込層を使って設計されたときの伝達曲線（曲線Ａ）と、遷移領域とＰ＋型埋込層を使わないで設計されたときの伝達曲線（曲線Ｂ）と、を示した図である。
【図７Ｂ】図７Ａの伝達曲線に基づく相互コンダクタンス対ゲート電圧のグラフを示した図である。
【図８】本発明の一実施態様による横型ＭＯＳＦＥＴの断面図である。
【図９】本発明のもう一つの実施態様による横型ＭＯＳＦＥＴの断面図である。
【図１０】本発明の一実施態様による縦型ＭＯＳＦＥＴの断面図である。
【図１１】本発明のもう一つの実施態様によるその中に横型ＭＯＳＦＥＴを有する縦型デバイスの断面図である。
［発明の分野］
本発明は半導体スイッチングデバイス、特に電源スイッチングや電力増幅の用途のためのスイッチングデバイスに関する。
【０００２】
［発明の背景］
パワーＭＯＳＦＥＴは一般に電源スイッチングや電力増幅を必要とする用途のために開発されてきた。電源スイッチング用途のための市販のデバイスは一般的にＤＭＯＳＦＥＴとＵＭＯＳＦＥＴである。これらのデバイスにおける主な目的の一つは、電力損失を減らすために低いオン抵抗率（ｌｏｗ ｓｐｅｃｉｆｉｃ ｏｎ−ｒｅｓｉｓｔａｎｃｅ）を実現することである。パワーＭＯＳＦＥＴでは、ゲート電極が適切なゲートバイアスの印加のターンオン（ｔｕｒｎ−ｏｎ）とターンオフ（ｔｕｒｎ−ｏｆｆ）の制御を実現する。例えば、Ｎ型エンハンスメントＭＯＳＦＥＴ（Ｎ−ｔｙｐｅ ｅｎｈａｎｃｅｍｅｎｔ ＭＯＳＦＥＴ）におけるターンオンは、正のゲートバイアスの印加に応じて導電性Ｎ型反転層チャネル（「チャネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）」とも呼ばれる）がＰ型ベース領域内に形成されたときに起きる。この反転層チャネルは、Ｎ型ソース領域とＮ型ドレイン領域とを電気接続して、それらの間の多数キャリア伝導を可能にする。
【０００３】
パワーＭＯＳＦＥＴのゲート電極は、一般的には二酸化シリコンの介在絶縁層（ｉｎｔｅｒｖｅｎｉｎｇ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）によってベース領域から分離される。ゲートはベース領域から絶縁されているので、ＭＯＳＦＥＴを伝導状態に維持し、またはＭＯＳＦＥＴをオンステートからオフステート若しくはオフステートからオンステートへスイッチするためにほとんどゲート電流は必要とされない。ゲートはＭＯＳＦＥＴのベース領域とでコンデンサを形成するので、ゲート電流はスイッチング時は小さく保たれる。結果、充電電流と放電電流（「変位電流（ｄｉｓｐｌａｃｅｍｅｎｔ ｃｕｒｒｅｎｔ）」）だけがスイッチ時に必要とされる。絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）に付随する高い入力インピーダンスのために、ゲートには最小限の電流需要があり、ゲート駆動回路が簡単に実現できる。さらに、ＭＯＳＦＥＴにおける電流伝導は反転層チャネルを通る多数キャリア輸送（ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ ｔｒａｎｓｐｏｒｔ）によって生じるので、余分な少数キャリアの再結合と蓄積に伴う遅延は存在しない。従って、パワーＭＯＳＦＥＴのスイッチ速度はバイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）よりも速い大きさのオーダにすることができる。バイポーラトランジスタと異なり、パワーＭＯＳＦＥＴは、高い電流密度と、「二次降伏（ｓｅｃｏｎｄ ｂｒｅａｋｄｏｗｎ）」として知られる破壊的故障メカニズムに遭遇することなく比較的長い持続期間の間、高電圧の印加とに耐えるように設計することができる。パワーＭＯＳＦＥＴの両端にわたる順方向電圧降下は温度の上昇に伴って増加するので、パワーＭＯＳＦＥＴは簡単に並列にすることもでき、それにより並列接続されたデバイスでの安定した電流分配が増進される。
【０００４】
ＤＭＯＳＦＥＴとＵＭＯＳＦＥＴはＰＷＳ出版（ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）から１９９５年に刊行されたＢ．Ｊ．Ｂａｌｉｇａ著の「パワー半導体デバイス（Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」と題されたテキスト（ＩＳＢＮ０−５３４−９４０９８−６）により詳細に記述されており、そのテキストの内容が本願に援用される。このテキストの第７章３３５乃至４２５ページにパワーＭＯＳＦＥＴが記述されている。ＡＣＣＵＦＥＴ（ａｃｃｕｍｕｌａｔｉｏｎ ＦＥＴ）、ＩＮＶＦＥＴ（ｉｎｖｅｒｓｉｏｎ ＦＥＴ）及びＮ＋ドレイン領域内へ拡がるトレンチ（ｔｒｅｎｃｈ）型ゲート電極を持つＥＸＴＦＥＴ（ｅｘｔｅｎｄｅｄ ｔｒｅｎｃｈ ＦＥＴ）を含むシリコンパワーＭＯＳＦＥＴの例は、１９９４年５月発行のＩＥＥＥトランザクション第４１巻第５号（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ４１，Ｎｏ５，Ｍａｙ（１９９４））に掲載されたＴ．Ｓｙａｕ、Ｐ．ＶｅｎｋａｔｒａｍａｎとＢ．Ｊ．Ｂａｌｉｇａ著の「超低オン抵抗率を持つＵＭＯＳＦＥＴ構造の比較：ＡＣＣＵＦＥＴ、ＥＸＴＦＥＴ、ＩＮＶＦＥＴ及び従来型ＵＭＯＳＦＥＴ（Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｕｌｔｒａｌｏｗ Ｓｐｅｃｉｆｉｃ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＵＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅｓ：Ｔｈｅ ＡＣＣＵＦＥＴ，ＥＸＴＦＥＴ，ＩＮＶＦＥＴ，ａｎｄ Ｃｏｎｖｅｎｔｉｏｎ ＵＭＯＳＦＥＴｓ）」と題された論文にも開示されている。Ｓｙａｕ等によって説明されたように、１００乃至２５０μΩｃｍ２の範囲のオン抵抗率が、最大２５ボルトに対応する能力があるデバイスにおいて実験的に実証された。しかしながら、これらのデバイスの性能は、トレンチの底にあるゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）において順方向耐圧（ｆｏｒｗａｒｄ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）に対応しなければならないという事実によって制限された。
【０００５】
図１に、前記Ｓｙａｕ等の論文にある図１（ｄ）の複製を示す。これは従来のＵＭＯＳＦＥＴ構造を開示する。ブロッキング・モードの動作（ｂｌｏｃｋｉｎｇ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）において、このＵＭＯＳＦＥＴは、高い最大耐圧能力を得るために比較的低いレベルでドープされなければならないＮ型ドリフト層の両端にかかるほとんどの順方向耐圧に対応するが、しかしながら、低いドーピングレベル（不純物の添加レベル）は一般にオンステート直列抵抗を増加させる。高い耐圧と低いオンステート抵抗といった競合する設計要件に基づいて、オン抵抗率（Ｒｏｎ，ｓｐ）を最大耐圧（ＢＶ）と関係付けるパワーデバイスに対するメリットのある基本的な数値が導出されている。前記したＢ．Ｊ．Ｂａｌｉｇａのテキストの３７３ページに説明されているように、Ｎ型シリコン・ドリフト領域の理想的なオン抵抗率は次の関係式によって与えられる。
Ｒｏｎ，ｓｐ＝５．９３×１０−９（ＢＶ）２．５・・・（１）
従って、６０ボルトのブロッキング能力を持つデバイスでは、理想的オン抵抗率は１７０μΩｃｍ２である。しかしながら、チャネルから更なる抵抗の寄与があるので、ＵＭＯＳＦＥＴの報告されたオン抵抗率は一般にはずっとより高い。例えば、７３０μΩｃｍ２のオン抵抗率を持つＵＭＯＳＦＥＴは、１９８９年発行の固体エレクトロニクス第３２巻第３号（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ３２，Ｎｏ３（１９８９））の２４７乃至２５１ページに掲載されたＨ．Ｃｈａｎｇ著の「トレンチ・ゲート構造を備えた６０Ｖ縦型二重拡散ＭＯＳＦＥＴの数値的及び実験的比較（Ｎｕｍｅｒｉｃａｌ ａｎｄ Ｅｘｐｅｒｉｍｅｎｔａｌ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ６０Ｖ Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴｓ ａｎｄ ＭＯＳＦＥＴｓ Ｗｉｔｈ Ａ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ）」と題された論文に開示されている。しかしながら、このデバイスではドリフト領域において理想よりも低い一様なドーピング濃度が、順方向高電圧をブロックする際にトレンチのボトムコーナ近くの高濃度の電気力線を補正するために必要とされた。米国特許第５，６３７，９８９号、第５，７４２，０７６号及び１９９７年８月６日出願の米国特許出願番号０８／９０６，９１６は縦方向電流搬送能力（ｖｅｒｔｉｃａｌ ｃｕｒｒｅｎｔ ｃａｒｒｙｉｎｇ ｃａｐａｂｉｌｉｔｙ）を持つ人気のあるパワー半導体デバイスを開示しており、本願においてそれらの特許及び特許出願の内容が援用される。
【０００６】
特に、Ｂａｌｉｇａに付与された米国特許第５，６３７，８９８号は、ＧＤ−ＵＭＯＳＦＥＴ（ｇｒａｄｅｄ−ｄｏｐｅｄ ＵＭＯＳＦＥＴ）と一般に呼ばれる好ましいシリコン電界効果トランジスタを開示している。図２に米国特許第５，６３７，８９８号にある図３の複製を示す。集積型パワー半導体デバイスの電界効果トランジスタ（ｉｎｔｅｇｒａｔｅｄ ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の単位セル１００は、１μｍの幅「Ｗｃ」を持ち、第１の導電型の濃くドープされた（例えばＮ＋型）ドレイン層基板１１４と、線形漸変的ドーピング濃度（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ）をその中に有する第１の導電型のドリフト層１１２と、第２の導電型（例えばＰ型）の比較的薄いベース層１１６と第１の導電型の濃くドープされた（例えばＮ＋型）ソース層１１８とを含んでよい。ドリフト層１１２は、層厚４μｍを持つＮ型にｉｎ−ｓｉｔｕドープされた単結晶シリコン層を、層厚１００μｍと１×１０１８ｃｍ−３（例えば１×１０１９ｃｍ−３）より大きなドーピング濃度とをその中に持つＮ型ドレイン層１１４上にエピタキシャル成長させることによって形成されてよい。ドリフト層１１２は、ドレイン層１１４とのＮ＋／Ｎ接合部において最大濃度３×１０１７ｃｍ−３を持ち、そのＮ＋／Ｎ接合部からの距離３μｍ（つまり深さ１μｍ）のところで最小濃度１×１０１６ｃｍ−３になり、その最小濃度が一定の状態に上側面（フェース）まで継続する、線形漸変的ドーピング濃度もその中に持つ。ベース層１１６はホウ素といったＰ型ドーパントをドリフト層１１２に１００ｋＥＶのエネルギーと１×１０１４ｃｍ−２のドーズレベルで注入することによって形成されてよい。次いでそのＰ型ドーパントはドリフト層１１２内へ深さ０．５μｍまで拡散されてよい。ヒ素といったＮ型ドーパントも５０ｋＥＶのエネルギーと１×１０１５ｃｍ−２のドーズレベルで注入されてよい。次にＮ型とＰ型のドーパントがそれぞれ深さ０．５μｍと１．０μｍまで同時に拡散され、ドレイン層、ドリフト層及びソース層を含む複合半導体基板を形成することが可能である。
【０００７】
次に三番目の次元の方向（図示されていない）に拡がる一対の対向する側壁１２０ａと底１２０ｂを持つストライプ形トレンチ（ｓｔｒｉｐｅ−ｓｈａｐｅｄ ｔｒｅｎｃｈ）が基板内に形成される。１μｍの幅Ｗｃを持つ単位セル１００について、トレンチはプロセスが終了した時点で好ましくは０．５μｍの幅「Ｗｔ」を持つよう形成される。次にゲート絶縁領域（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｒｅｇｉｏｎ）１２４と導電性ゲート１２６（例えばポリシリコン）を具備する絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）がトレンチ内に形成される。ゲート絶縁領域１２４のトレンチの底１２０ｂとドリフト層１１２とに隣接して拡がる部分は約２０００Åの厚み「Ｔ１」を有しており、トレンチの底で高い電界が生じることを防止し、トレンチの側壁１２０ａに沿って実質上一様なポテンシャル勾配を実現する。ゲート絶縁領域１２４のベース層１１６とソース層１１８とに対向して拡がっている部分は約５００Åの厚み「Ｔ２」を有しており、デバイスの閾値電圧を２乃至３ボルトに維持する。１５ボルトのゲートバイアスにおける単位セル１００のシミュレーションによって、６０ボルトの最大耐圧能力と、６０ボルトのパワーＵＭＯＳＦＥＴに対する１７０μΩｃｍ２の理想的オン抵抗率よりも４倍小さい４０μΩｃｍ２のオン抵抗率（Ｒｏｎ、ｓｐ）とを有する縦型シリコン電界効果トランジスタが実現できることが確認された。これらの優れた特性にもかかわらず、図２のトランジスタは、全ゲート・ドレイン間容量（ＣＧＤ（ｇａｔｅ−ｔｏ−ｄｒａｉｎ ｃａｐａｃｉｔａｎｃｅ））が大きすぎる場合にＨＦＯＭ（ｒｅｌａｔｉｖｅｌｙ ｌｏｗ ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ ｆｉｇｕｒｅ−ｏｆ−ｍｅｒｉｔ）に悩まされる場合がある。ＭＯＳＦＥＴの不適切な終端（ｅｄｇｅ ｔｅｒｍｉｎａｔｉｏｎ）もまた最大耐圧が実現されるのを妨げる場合がある。漸変的ドリフト領域とトレンチベースのソース電極とを有する別のＵＭＯＳＦＥＴもＢａｌｉｇａに付与された米国特許第５，９９８，８３３号に開示されており、その内容は本願に援用される。
【０００８】
パワーＭＯＳＦＥＴは電力増幅（ｐｏｗｅｒ ａｍｐｌｉｆｉｃａｔｉｏｎ）用途（例えばオーディオまたは無線）にも使用される場合がある。これらの用途では、伝達特性（ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）（例えばＩｄ−Ｖｇ）の線形性は符号ひずみ（ｓｉｇｎａｌ ｄｉｓｔｏｒｔｉｏｎ）を最小にするために非常に重要になる。これらの電力増幅用途に使用される市販のデバイスは一般にＬＤＭＯＳとガリウムヒ素ＭＥＳＦＥＴである。しかしながら以下説明されるように、ＬＤＭＯＳトランジスタを含むパワーＭＯＳＦＥＴは符号ひずみにつながる可能性がある非線形特性を持つ場合がある。パワーＭＯＳＦＥＴにおける電流飽和の物理はＭ．Ｓｚｅ著の「半導体デバイスの物理（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」（１９８１年）と題されたテキストの８−２−２節、４３８−４５１ページに説明されている。このテキストに説明されているように、ＭＯＳＦＥＴは一般に２つのモードの中の一つのモードで働く。低いドレイン電圧において（ゲート電圧と比較して）、ＭＯＳＦＥＴはＩｄとＶｇとの間の関係が実質上線形である線形モードで動作する。ここで、相互コンダクタンス（ｇｍ）はＶｇに依存しない。
ｇｍ＝（Ｚ／Ｌ）ｕｎｓＣｏｘＶｄ・・・（２）
ＺとＬはそれぞれチャネル幅とチャネル長である。ｕｎｓはチャネル移動度（ｃｈａｎｎｅｌ ｍｏｂｉｌｉｔｙ）、Ｃｏｘはゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）の固有静電容量（ｓｐｅｃｉｆｉｃ ｃａｐａｃｉｔａｎｃｅ）、そしてＶｄはドレイン電圧である。しかしながら、ドレイン電圧が増加してゲート電圧（Ｖｇ）に匹敵するようになると、ＭＯＳＦＥＴはチャネルのピンチオフの結果として飽和モード（ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する。これが起こるとき、相互コンダクタンスｇｍは以下のように表現される。
ｇｍ＝（Ｚ／Ｌ）ｕｎｓＣｏｘ（Ｖｇ−Ｖｔｈ）・・・（３）
Ｖｇはゲート電圧、ＶｔｈはＭＯＳＦＥＴの閾値電圧を表す。従って式（３）によって示されるように、飽和動作時には、相互コンダクタンスはゲートバイアスの増加に伴って増加する。このためドレイン電流（出力側）とゲート電圧（入力側）との関係は、ドレイン電流がゲート電圧の自乗として増加するので、非線形となる。この非線形性は電力増幅における符号ひずみの原因となり得る。更に、チャネルに沿った電圧降下がゲート電圧未満に留まりながら約１×１０４Ｖ／ｃｍ以上の縦方向電界を作り出すのに十分な大きさになると、チャネルにある電子はキャリア速度飽和のために微分移動度が減少した状態となって移動する。
【０００９】
こうして、電力スイッチングと電力増幅の用途のためのパワーＭＯＳＦＥＴを開発する試みにもかかわらず、高電圧に対応することができ、高電圧に対応するときに高線形伝達特性（ｈｉｇｈｌｙ ｌｉｎｅａｒ ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示す改善された電気特性を有する、パワーＭＯＳＦＥＴを開発する必要性が継続して存在している。
【００１０】
［発明の概要］
本発明が提供するＭＯＳＦＥＴは、高線形伝達特性（例えば、ｌｄ：Ｖｇ）を実現し、例えば線形パワーアンプにおいて有効に使用することができる。線形パワーアンプの一般的な用途には無線やオーディオの用途が含まれる。これらの好ましい線形伝達特性（ｌｉｎｅａｒ ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）は、反転層チャネル（ｉｎｖｅｒｓｉｏｎ−ｌａｙｅｒ ｃｈａｎｎｅｌ）を有し、（デバイス内の）他の領域が電流飽和モード（ｃｕｒｒｅｎｔ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する間に、その反転層チャネルは線形モード（ｌｉｎｅａｒ ｍｏｄｅ）で動作するように構成されたＭＯＳＦＥＴデバイスを形成することにより達成される可能性がある。特に、このＭＯＳＦＥＴデバイスは、ＭＯＳＦＥＴのドリフト領域が速度飽和モード（ｖｅｌｏｃｉｔｙ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ）で動作する間に、反転層チャネルが線形モードで（チャネル・ピンチオフ（ｃｈａｎｎｅｌ ｐｉｎｃｈ−ｏｆｆ）とチャネルにおける速度飽和のいずれも無く）動作させられることができるように構成される。第１の導電型の遷移領域も好ましくはチャネルとドリフト領域との間に提供される。この遷移領域は好ましくはドリフト領域の少なくとも一部分と比べて比較的濃くドープされる。遷移領域におけるドーピング濃度は、低いドレイン電圧においてチャネルの順方向オンステート伝導を可能とし、かつ、ドレイン電圧が増加させられてＭＯＳＦＥＴのゲート電極に印加される電圧の大きさを超えてもチャネルを線形モードに維持するのに十分なレベルに好ましくは設定される。この線形モードはしばしば三極管モード（ｔｒｉｏｄｅ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）と呼ばれている。大幅な範囲（ｓｉｇｎｉｆｉｃａｎｔ ｒａｎｇｅ）のゲート電圧にわたって線形モードで動作させられると、一定の相互コンダクタンス値（δＩｄ／δＶｇｓ）がより大きなダイナミック・レンジにわたって実現することができる。
【００１１】
ＭＯＳＦＥＴの設計では、遷移領域が好ましくはチャネルにおける（遷移領域に隣接する端部における）電圧がゲート電圧に等しくなる前に十分に空乏化されるようにする。ここに使用されている表現で遷移領域が「十分に空乏化される（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）」ということは、遷移領域を横断する順方向オンステート電流路のＪＦＥＴ型ピンチオフ（ＪＦＥＴ−ｓｔｙｌｅ ｐｉｎｃｈ−ｏｆｆ）を少なくとも実現するのに十分なほどに遷移領域が空乏化される、ことを意味すると解釈されるべきである。十分な空乏化（ｆｕｌｌ ｄｅｐｌｅｔｉｏｎ）を達成するために、第２の導電型の比較的濃くドープされた（例えばＰ＋型）領域が遷移領域に隙間なく近接して与えられ、ＭＯＳＦＥＴのソース領域に電気接続される。その結果、チャネルにおける電圧が増加するにつれて、遷移領域内でＪＦＥＴ型ピンチオフが生じるまで遷移領域はますます空乏化される。遷移領域におけるこのＪＦＥＴ型ピンチオフはチャネルのドレイン側における電圧（Ｖｃｄ）がゲート電圧に等しくなる前（すなわちＶｃｄ≦Ｖｇｓ）に起きるように設計することができる。例えば、０．１≦Ｖｃｄ≦０．５ボルトかつＶｇｓ＝４．０ボルトのときに遷移領域が十分に空乏化されるようにＭＯＳＦＥＴは設計されてよい。
【００１２】
本発明の第１の実施態様として提供される集積型パワーデバイス（ｉｎｔｅｇｒａｔｅｄ ｐｏｗｅｒ ｄｅｖｉｃｅ）は絶縁ゲート型電界効果トランジスタ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を具備し、この絶縁ゲート型電界効果トランジスタは、このトランジスタのドレイン領域が速度飽和モード（ｖｅｌｏｃｉｔｙ ｓａｔｕｒａｔｉｏｎ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）でそれと同時に動作する間に、順方向オンステート伝導（ｆｏｒｗａｒｄ ｏｎ−ｓｔａｔｅ ｃｏｎｄｕｃｔｉｏｎ）時に線形モード（ｌｉｎｅａｒ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）で動作する反転層チャネルを有する。好ましくは、このトランジスタは、第１の導電型のソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）とドレイン・コンタクト領域（ｄｒａｉｎ ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）とをその中に有する半導体基板を具備する。第２の導電型のベース領域（ｂａｓｅ ｒｅｇｉｏｎ）も提供され、このベース領域は前記半導体基板の一表面に隣接して拡がる。前記表面まで拡がり前記ベース領域とで整流接合（ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成する第１の導電型の遷移領域が提供される。更に、絶縁ゲート電極（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）が、前記表面上に前記ソース領域、前記ベース領域及び前記遷移領域と対向して拡がり、それに十分な大きさのゲートバイアスを印加することにより前記ベース領域内に反転層チャネルが誘導形成されるようにした。前記遷移領域と前記ドレイン・コンタクト領域との間に拡がる第１の導電型のドリフト領域が提供される。このドリフト領域は、前記遷移領域とで第１の非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成し、該第１の非整流接合のドリフト領域側に、該第１の非整流接合の遷移領域側の第１の導電型のドーピング濃度未満の第１の導電型のドーピング濃度を有する。
【００１３】
これらのトランジスタは、前記反転層チャネルが線形モードで動作している間に前記遷移領域を十分に空乏化するための、前記遷移領域に隣接した手段も好ましくは含む。前記遷移領域を十分に空乏化するための前記手段は、前記遷移領域に隣接するように配置された第２の導電型の埋込領域を含んでよい。この埋込領域は好ましくは前記ベース領域とで非整流接合を形成し、前記ベース領域によってソース・コンタクト（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）に電気接続される。前記遷移領域を十分に空乏化するための前記手段は、前記ベース領域に接触する第２の導電型の領域も具備してよい。前記半導体基板内に拡がり、前記遷移領域との界面を画定する側壁を有するトレンチも提供される。更に、絶縁ソース電極が前記トレンチ内に提供され、それは前記ソース・コンタクトによって前記ソース領域に電気接続される。
【００１４】
本発明の第２の好ましい実施態様として提供されるＵＭＯＳＦＥＴは、第１の導電型のソース領域とドレイン・コンタクト領域とを有する半導体基板と、その半導体基板内にあるトレンチとを具備してよい。絶縁ゲート電極も前記トレンチ内に提供されてよい。前記トレンチは好ましくは、前記絶縁ゲート電極と前記トレンチの底との間に拡がる埋込ソース電極（ｂｕｒｉｅｄ ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）も備える。前記埋込ソース電極と前記ソース領域とは一緒に電気接続される。第２の導電型のベース領域も半導体基板内に提供される。このベース領域は、前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することにより前記ベース領域内に反転層チャネルが誘導形成されるように、前記トレンチの側壁まで拡がる。前記トレンチの側壁まで前記埋込ソース電極と対向して拡がる第１の導電型のドリフト領域が提供される。動作中、このドリフト領域は速度飽和モードで動作する。アイソレーションを実現してチャネル領域とドリフト領域においてそれぞれ線形モードと速度飽和モードを可能にすることによって性能を改善するために、前記ドリフト領域と前記ベース領域との間に拡がる遷移領域（ｔｒａｎｓｉｔｉｏｎ ｒｅｇｉｏｎ）が提供される。この遷移領域は前記ドリフト領域と前記ベース領域とでそれぞれ非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）と整流接合（ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成する。前記遷移領域は、前記ドリフト領域の前記非整流接合に隣接して拡がる一部分における第１の導電型のドーピング濃度と比較してより高い第１の導電型のドーピング濃度もその中に有する。このＵＭＯＳＦＥＴは、前記ドリフト領域が前記非整流接合から前記ドレイン領域への方向に増加する漸変的ドーピング・プロファイル（ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に持つようにそのドリフト領域をドープすることによってＧＤ−ＵＭＯＳＦＥＴも構築する場合がある。前記ベース領域のドーピング・プロファイル及び形状も、前記チャネルにおける電圧がゲート電圧に近づくにつれて前記チャネル領域が十分に空乏化されるように仕立てられてよい。
【００１５】
本発明の第３の実施態様として提供される縦型ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ）は、半導体基板と、その半導体基板内にあるトレンチとを具備してよい。ソース電極も前記トレンチ内に提供されてよい。このソース電極は電気絶縁層によって前記トレンチの側壁と底から隔離される。絶縁ゲート電極も半導体基板の上側面（フェース）上に提供され、第２の導電型のベース領域が前記半導体基板内に提供される。前記ベース領域は絶縁ゲート電極に対向して拡がる。好ましい縦型ＭＯＳＦＥＴは、前記ベース領域内に拡がりそのベース領域とでＰＮ整流接合を形成する第１の導電型のソース領域も備える。デバイス特性を改善するために、前記ソース領域は前記絶縁ソース領域と電気接続される。第１の導電型の遷移領域もＭＯＳＦＥＴのチャネルとドリフト領域との間の隔離を実現するために利用される。この遷移領域は前記トレンチの側壁から前記ベース領域まで拡がり、そのベース領域とでＰＮ接合を形成して、前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することにより前記ソース領域から前記遷移領域まで拡がる反転層チャネルが誘導形成されるようにする。ドリフト領域も半導体基板内に提供され、このドリフト領域は前記トレンチの側壁に隣接して拡がる。このドリフト領域は、前記ドリフト領域における第１の導電型のドーピング濃度が前記遷移領域における第１の導電型のドーピング濃度未満となる場所に、前記遷移領域とで非整流接合を形成する。特に、前記遷移領域における最大の第１の導電型のドーピング濃度は前記した非整流接合の場所での前記ドリフト領域における第１の導電型のドーピング濃度の約１０倍よりも大きい。
【００１６】
本発明の第４の実施態様として提供される横型ＭＯＳＦＥＴ（ｌａｔｅｒａｌ ＭＯＳＦＥＴ）は、その上側面（フェース）まで拡がる第１の導電型のエピタキシャル領域（ｅｐｉｔａｘｉａｌ ｒｅｇｉｏｎ）をその中に有する半導体基板と、そのエピタキシャル領域内にある第２の導電型のベース領域とを具備してよい。第１の導電型のソース領域も前記ベース領域内に拡がり、そのベース領域とでＰＮ接合を形成する。それとは対照的に、ドレイン・コンタクト領域は前記エピタキシャル領域内に提供されるが、しかし前記ベース領域とは空間的に隔てられる。絶縁ゲート電極も前記半導体基板の前記上側面（フェース）上に提供される。このゲート電極は前記ベース領域と対向して拡がる。前記半導体基板内に拡がり前記ベース領域とでＰＮ接合を形成する好ましい遷移領域も提供される。前記遷移領域の位置決め（ｐｏｓｉｔｉｏｎｉｎｇ）は、前記絶縁ゲート電極に十分な大きさのゲートバイアスが印加されることにより前記ベース領域内に前記ソース領域から前記遷移領域まで拡がる反転層チャネルが誘導形成されるようにする。オンステート動作（ｏｎ−ｓｔａｔｅ ｏｐｅｒａｔｉｏｎ）時に速度飽和モードで動作する第１の導電型のドリフト領域も提供される。このドリフト領域は前記遷移領域から前記ドレイン・コンタクト領域まで拡がり、前記遷移領域と前記ドレイン・コンタクト領域とでそれぞれ第１及び第２の非整流接合を形成する。前記ドリフト領域における最小の第１の導電型のドーピング濃度は好ましくは前記遷移領域における最大の第１の導電型のドーピング濃度未満である。第２の導電型の埋込層（ｂｕｒｉｅｄ ｌａｙｅｒ）も提供される。この埋込層は、前記遷移領域の少なくとも一部分と全く対向して拡がり、前記ベース領域とで非整流接合を形成し、前記ベース領域と比較してより高い第２の導電型のドーピング濃度を有する。
【００１７】
本発明は更に、横型ＭＯＳＦＥＴをその中に有する縦型パワーデバイスを製造する好ましい方法を提供する。この方法は、第１の導電型のドリフト領域をそれ自体の中に有し、かつ前記ドリフト領域とそれ自体の上側面（フェース）との間に拡がる第１の導電型の遷移領域を有する半導体基板を形成する工程を含む。前記遷移領域は好ましくは、前記ドリフト領域における最小のドーピング濃度の約１０倍よりも大きな最大のドーピング濃度をその中に有する。次に、前記遷移領域を経て前記ドリフト領域内へと拡がる第２の導電型のベース領域が形成される。好ましくはトレンチも前記半導体基板内に形成される。特に、前記遷移領域を経て前記ドリフト領域内へと拡がり、前記遷移領域の一部分によって前記ベース領域から空間的に隔てられるトレンチが形成される。次に絶縁電極が前記トレンチ内に形成され、ゲート電極が前記上側面（フェース）上に形成される。横型ＭＯＳＦＥＴを画定するために、第１の導電型のドーパントを半導体基板内に選択注入して、それにより前記ベース領域内のソース領域と、前記ベース領域から前記遷移領域内へと拡がるチャネル拡張領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ ｅｘｔｅｎｓｉｏｎ）とを画定する工程が実行される。チャネル拡張領域の形成により、ゲート電極を前記遷移領域上で横方向に拡げる必要性がなくなる。次に、前記ソース領域を前記トレンチ内の前記絶縁電極に電気接続するソース・コンタクトが提供される。
【００１８】
これらの上述した実施態様は、線形パワーアンプや電力スイッチングの用途に有効に使用することができる、高線形伝達特性（例えばｌｄ：Ｖｇ）を有するＭＯＳＦＥＴを実現する。好ましくチャネルピンチオフの前に十分に空乏化される遷移領域を使用することにより、チャネルは線形モードで動作させられることができ、かつドリフト領域は、大電圧に対応し、速度飽和モードで動作させられることができる。
【００１９】
［好適な実施態様の説明］
以下、本発明の好ましい実施の態様を添付図面を参照しながら詳細に説明する。しかしながら本発明は異なった形式で実施されてよく、ここに説明される実施態様に限定されるべきではない。これらの実施態様は、本開示が周到かつ完全であり、当業者に本発明の技術的範囲を十分に明らかにするよう、提供されるものである。添付図面では、層と領域の厚みは明確にするために誇張して描かれている。層が別の層または基板の「上（ｏｎ）」にあると言うときは、その層は、直にその他の層若しくは基板上にあり得る、または介在層も存在する場合がある、ことも理解されたい。更に、用語「第１の導電型」と「第２の導電型」はＮ型またはＰ型といった正反対の導電型を言うが、しかしながらここに説明されるそれぞれの実施態様は相補的な態様も含む。類似の符号は全体を通じて類似の要素に付される。
【００２０】
まず図３を参照して、本発明の第１の実施態様によるＵＭＯＳＦＥＴを説明する。特に、集積型ＵＭＯＳＦＥＴの単位セル２００は所定の幅「Ｗｃ」（例えば１μｍ）を有し、第１の導電型の濃くドープされた（例えばＮ＋型）ドレイン・コンタクト層１１４と、線形漸変的ドーピング・プロファイル（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に有する第１の導電型のドリフト層１１２と、約１×１０１７ｃｍ−３の比較的高いＮ型ドーピング（不純物の添加）濃度をその中に有する場合がある第１の導電型の遷移領域１１７と、を具備する。図示されているように、遷移領域１１７はドリフト領域１１２とで非整流接合（ｎｏｎ−ｒｅｃｔｉｆｙｉｎｇ ｊｕｎｃｔｉｏｎ）を形成し、遷移領域１１７のＮ型ドーピング濃度は、遷移領域１１７との非整流接合（部）まで拡がるＮ型ドリフト層１１２の一部分におけるＮ型ドーピング濃度よりも高い。
【００２１】
第２の導電型（例えばＰ型）の比較的薄いベース層１１６も遷移領域１１７上に提供され、その遷移領域とでＰＮ整流接合を形成する。このベース層１１６は約０．２μｍの層厚を有する。第１の導電型の比較的濃くドープされた（例えばＮ＋型）ソース層１１８も図示されているようにベース層１１６上に提供される。ソース電極１２８ｂとドレイン電極１３０もそれぞれ第１及び第２の面（フェース）上にソース層１１８とドレイン・コンタクト層とでオーム性接触するよう提供される。ソース電極１２８ｂは好ましくは、遷移領域１１７を経て拡がるＰ＋型ベース拡張領域１１９とでオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成する。比較的濃くドープされた遷移領域１１７がベース層１１６とドリフト層１１２との間に与えられ、ベース層１１６内に形成された反転層チャネルが、それと同時にドリフト領域が速度飽和モードで動作する間に、（チャネル・ピンチオフまたは速度飽和することなく）線形モードで動作させられることを可能にすることで性能が改善されるようにした。
【００２２】
遷移領域１１７におけるドーピング濃度は好ましくは、低いドレイン電圧において反転層チャネルの順方向オンステート伝導を可能にし、ドレイン電圧が増加してゲート電極１２７に印加される電圧の大きさを超える際にチャネルを線形モードに維持するのに十分なレベルに設定される。この線形モードはしばしば三極管モード（ｔｒｉｏｄｅ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）と言われる。このＵＭＯＳＦＥＴの好ましい設計では、チャネルのドレイン側における（すなわち遷移領域１１７に隣接する端部における）電圧Ｖｃｄが０≦Ｖｃｄ≦Ｖｇｓであるときに遷移領域１１７が十分に空乏化される。Ｖｇｓはゲート・ソース間電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）である。例えば、このＵＭＯＳＦＥＴは、０．２≦Ｖｃｄ≦０．５ボルトかつＶｇｓ＝４．０ボルトであるときに遷移領域１１７が十分に空乏化されるように設計される。十分な空乏化を実現するために、Ｐ＋型ベース拡張領域１１９は遷移領域１１７に直に近接するよう（すなわち複数のトレンチがその中に並んだ多重セル・デバイスにおけるそれぞれのメサ（ｍｅｓａ）の中央に）提供される。その結果、チャネルにおける電圧が増加するにつれ、遷移領域１１７がＪＦＥＴの従来の動作に類似した方法でピンチオフされるまで遷移領域１１７はますます空乏化される。
【００２３】
ドリフト層１１２と遷移領域１１７は１００μｍの層厚で１×１０１８ｃｍ−３（例えば１×１０１９ｃｍ−３）より大きな第１の導電型のドーピング濃度をその中に有するＮ型ドレイン・コンタクト層１１４（例えばＮ＋型基板）上に約４μｍの層厚を有するＮ型のｉｎ−ｓｉｔｕドープされた単結晶シリコン層をエピタキシャル成長させることにより形成される。図示されているように、ドリフト層１１２は、ドレイン・コンタクト層１１４とのＮ＋／Ｎ非整流接合部において約５×１０１６ｃｍ−３（例えば３×１０１７ｃｍ−３）より大きな最大濃度と、遷移領域１１７との接合部において約１×１０１６ｃｍ−３の最小濃度とを有する、線形漸変的ドーピング・プロファイル（ｌｉｎｅａｒｌｙ ｇｒａｄｅｄ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）をその中に有してよい。ベース層１１６はホウ素といったＰ型ドーパントを例えば１００ｋｅＶのエネルギーと約１×１０１４ｃｍ−２のドーズレベルでドリフト層１１２に注入することによって形成されてよい。次にＰ型ドーパントがドリフト層１１２内に深さ０．８μｍまで拡散されてよい。次にヒ素といったＮ型ドーパントが５０ｋｅＶのエネルギーと１×１０１５ｃｍ−２のドーズレベルで注入されてよい。次にＮ型ドーパントとＰ型ドーパントが同時にそれぞれ深さ０．５μｍと深さ１．０μｍまで拡散される。ベース層１１６における第２の導電型（例えばＰ型）ドーピング濃度も好ましくは、ソース層１１８とのＰＮ接合部（すなわち第１のＰＮ接合）における約５×１０１６ｃｍ−３より大きい。選択注入工程もＰ＋型ベース拡張領域１１９を画定するために比較的高いドーズレベルと高いエネルギーレベルで実行されてよい。
【００２４】
次いで三番目の次元（図示されていない）に拡がる一対の対向する側壁１２０ａと底１２０ｂを有するストライプ形トレンチ（ｓｔｒｉｐｅ−ｓｈａｐｅｄ ｔｒｅｎｃｈ）が基板内に形成される。１．０μｍの幅Ｗｃを有する単位セル１００では、プロセスが終了した時点でトレンチは０．５μｍの幅「Ｗｔ」を有する。ゲート電極／ソース電極絶縁領域１２５、ゲート電極１２７（例えばポリシリコン）とトレンチベースのソース電極１２８ａ（例えばポリシリコン）もトレンチ内に形成される。ゲート電極１２７は比較的小さく形成され、かつトレンチ全体を占有しないので、スイッチング時に単位セル２００を駆動するために必要とされるゲート電荷量は（他のパラメータと大きさは全て同じと仮定して）図２の単位セルを駆動するために必要とされるゲート電荷量よりずっと少ない。
【００２５】
ここで、トレンチベースのソース電極１２８ａは第３の次元（図示されていない）でソース電極１２８ｂに電気接続される。ゲート電極／ソース電極絶縁領域１２５の、トレンチの底１２０ｂとドリフト層１１２とに隣接して拡がる部分は、トレンチのボトムコーナ（ｂｏｔｔｏｍ ｃｏｒｎｅｒｓ）に集中する高電界の発生を防止し、トレンチの側壁１２０ａに沿って実質上一様な電位勾配を実現するために、例えば１５００Åと５０００Åの間の範囲にある厚み「Ｔ１」も有してよい。しかしながら、ゲート電極／ソース電極絶縁領域１２５の、ベース層１１６とソース層１１８とに対向して拡がる部分は好ましくは、当該デバイスの閾値電圧を約２乃至３ボルトに維持するために、約７５０Å未満、より好ましくは２５０Åの厚み「Ｔ２」を有する。
【００２６】
図３のデバイスのシミュレーションも半メサ幅（ｈａｌｆ−ｍｅｓａ ｗｉｄｔｈ）が０．５μｍで１μｍの半セルピッチ（ｈａｌｆ−ｃｅｌｌ ｐｉｔｃｈ）を有する単位セルに対して実行された。厚みＴ２は２５０Åに設定され、ベース層１１６の層厚は、ピークのドーピング濃度が２×１０１７ｃｍ−３で、０．２μｍに設定された。ゲート電極１２７は深さ０．６μｍまで拡がり、トレンチの深さは４．７μｍに設定された。厚みＴ１も３０００Åに設定された。遷移領域１１７とドリフト層１１２におけるドーピング濃度は図３の右側に示されたプロファイルの通りである。これらの特性に基づいて、Ｉｄ−Ｖｄ曲線の間の間隔が一様になった優れた電流飽和特性が（２乃至４ボルトの範囲のゲートバイアスにおいて）観測された。２乃至４ボルトの範囲のゲートバイアスに対して線形性が高いＩｄ−Ｖｇ伝達特性も観測された。
【００２７】
次に図４を参照して、本発明の第２の実施態様による、横型ＭＯＳＦＥＴ領域（ｌａｔｅｒａｌ ＭＯＳＦＥＴ ｒｅｇｉｏｎ）をその中に有する好ましい縦型デバイス３００を説明する。図示されたように、この好ましいデバイス３００は半導体基板の上側面（フェース）上に横型ＭＯＳＦＥＴを含む。この横型ＭＯＳＦＥＴのソース領域、チャネル領域とドレイン領域はＮ＋型ソース領域、Ｐ型ベース領域とＮ型遷移領域とによって形成される。Ｎ型遷移領域とＰ型ベース領域は漸変的ドーピング・プロファイルをその中に有するＮ型ドリフト領域内に提供される。ソース領域、ベース領域とドリフト領域の縦方向のドーピング・プロファイルは図４の右側に示されている。図示されているように、トレンチも基板内に提供される。このトレンチは好ましくは電気絶縁層（例えば酸化層）で区画され、ソース電極で充たされる。遷移領域は、ドリフト領域の上部と比べて比較的高いレベルの濃度１×１０１７ｃｍ−３にドープされてよく、トレンチの側壁からＰ型ベース領域まで拡がる。遷移領域はドリフト領域とで非整流接合を形成し、ベース領域とでＰＮ整流接合を形成する。当業者によって理解されるところでは、横型ＭＯＳＦＥＴのゲート電極に十分に正のゲートバイアスを印加することによって、ベース領域の、ゲート電極のすぐ下に拡がる部分に、反転層チャネルが誘導形成されることになる。この反転層チャネルは、ドレイン・コンタクトがソース・コンタクトと比較して正にバイアスされると、順方向オンステート動作（ｆｏｒｗａｒｄ ｏｎ−ｓｔａｔｅ ｏｐｅｒａｔｉｏｎ）時にソース領域を遷移領域に電気接続することになる。ゲート電極は、チャネルと遷移領域との間に十分な電気接続を（遷移領域とベース領域との間のＰＮ接合部の固有の空乏領域（ｂｕｉｌｔ−ｉｎ ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）の影響を押しとどめることによって）実現するためにトレンチの側壁の比較的近くまで拡がるようにかたどられるようにしてもよい。
【００２８】
本発明の好ましい側面によれば、ドリフト領域は、ドリフト領域の第１の導電型のドーピング濃度が遷移領域の第１の導電型のドーピング濃度未満である場所に、遷移領域とで非整流接合を形成する。特に、遷移領域における最大の第１の導電型のドーピング濃度は好ましくは、その非整流接合の場所でドリフト領域における第１の導電型のドーピング濃度の約１０倍よりも大きい。図示されているように、この非整流接合はトレンチの側壁からＰ型ベース領域まで伸びる。デバイス３００の設計では、チャネルにおける電圧が（遷移領域側で）ゲート電圧に等しくなる前のポイントで、より好ましくは、チャネルにおける電圧がゲート電圧の小さな割合でしかないポイントで、十分に空乏化されるようにした。十分な空乏化を達成するために、Ｐ型ベース領域は十分に高いレベルでドープされ（かつ十分な深さを有し）、遷移領域とＰ型ベース領域との間のＰＮ接合部で形成される空乏領域がそのＰＮ接合が逆バイアスされるようになるときに主に遷移領域の側に拡がるようにした。結果、チャネルにおける電圧が増加するにつれ、遷移領域がピンチオフされるまでその遷移領域はますます空乏化されるようになる。
【００２９】
図４のデバイスのシミュレーションは、チャネル幅が０．２μｍで図に示された縦方向のドーピング・プロファイルを有する横型ＭＯＳＦＥＴについても実行された。遷移領域におけるＮ型のドーピング濃度も１×１０１７ｃｍ−３に設定され、ドリフト領域におけるドーピング濃度は遷移領域との非整流接合部において１×１０１６ｃｍ−３であった。これらの特性に基づいて、Ｉｄ−Ｖｄ曲線の間の間隔が一様になった優れた電流飽和特性が（２乃至３ボルトの範囲にあるゲートバイアスで）観測された。線形性が高いＩｄ−Ｖｇ伝達特性も２乃至３ボルトの範囲にあるゲートバイアスで観測された。
【００３０】
次に図５Ａ乃至図５Ｇを参照して、横型ＭＯＳＦＥＴをその中に有する好ましい縦型デバイスを製造する好ましい方法を説明する。特に、図５Ａに、濃くドープされた半導体基板４００（ドレイン・コンタクト層）上にＮ型のｉｎ−ｓｉｔｕドープされたエピタキシャル層４０２を成長させる工程を示す。図５Ａの右側に示されているように、エピタキシャル層４０２は、漸変的ドーピング・プロファイルをその中に有するドリフト領域４０５と、そのドリフト領域４０５上にＮ型遷移領域４０３とを含む。図示されているように、Ｎ型遷移領域４０３はエピタキシャル層４０２の上面まで拡がり、約１×１０１７ｃｍ−３のレベルまでドープされてよい。ドリフト領域４０５における最小ドーピング濃度も約１×１０１６ｃｍ−３のレベルに設定されてよい。次に図５Ｂを参照して説明すると、Ｐ型ベース領域のドーパントをエピタキシャル層４０２内に選択注入する工程の間、第１のマスク（図示されていない）が使用されてよい。注入されたＰ型ベース領域用ドーパントをドライブイン（ｄｒｉｖｅ−ｉｎ）してベース領域４０４を画定するためのアニール工程が実行されてよい。図示されているように、Ｐ型ベース領域４０４は遷移領域４０３よりかなりずっと濃くドープされてよく、エピタキシャル層４０２内に遷移領域４０３よりも深く拡がってよい。ベース領域４０４は、エピタキシャル層４０２の表面から間隔を置いて比較的高いピークのドーピング濃度も有してよい。特に、ベース領域４０４の表面におけるドーピング濃度は、望みの閾値電圧を設定するために前記ピークよりも低くてよく、そのピーク値はオンステート動作時に遷移領域４０３に十分な空乏を実現する値に設定されてよい。
【００３１】
図５Ｃに示されているように、次に従来のフォトリソグラフィ画定化エッチング工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ ｄｅｆｉｎｅｄ ｅｔｃｈｉｎｇ ｓｔｅｐｓ）を使ってエピタキシャル層４０２内にトレンチが形成されてよい。次にトレンチの側壁と底は電気絶縁層４０６で区画される。トレンチの側壁とベース領域４０４との間の間隔は、遷移領域４０３における比較的高いドーピング濃度にもかかわらず、十分な逆バイアスが遷移領域４０３とベース領域４０４との間のＰＮ接合に設定されたらすぐに遷移領域４０３が十分に空乏化され得るように、設計される。例えば、絶縁保護酸化物の被着工程（ｃｏｎｆｏｒｍａｌ ｏｘｉｄｅ ｄｅｐｏｓｉｔｉｏｎ ｓｔｅｐ）が、酸化絶縁層をエピタキシャル層４０２の表面上とトレンチ内に画定するために実行されてよい。次いでトレンチは例えばドープされたポリシリコン領域４０８で補充されてよい。次に、ドープされたポリシリコン領域４０８と電気絶縁層４０６を平坦化してエピタキシャル層４０２の表面を露出させるために従来の平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）工程が実行されてよい。図５Ｄを参照して説明すると、次に表面上及びポリシリコン領域４０８上にゲート酸化層４１０を成長または被着させるために従来の工程が実行されてよい。次いでドープされたポリシリコンの層がゲート酸化層４１０上に被着させられてよい。この層は、ベース領域４０４と対向して拡がるゲート電極４１２を画定するために従来の技術を使用してかたどられて（パタン化されて）よい。
【００３２】
次に図５Ｅを参照して説明すると、次にソース領域４１４とチャネル拡張領域４１６は、ゲート電極４１２と別のかたどられたフォトレジスト層（図示されない）を注入マスクとして使用してＮ型ドーパントをエピタキシャル層４０２内に高いドーズレベルで注入することによって形成されてよい。チャネル拡張領域４１６は好ましくは、順方向オンステート動作時のベース領域４０４における反転層チャネルの電気接続を改善して、ゲート電極をＮ型遷移領域４０３上で横方向に拡張することに伴う追加のゲート静電容量を除去するよう設計される。注入済みのＮ型ドーパントをドライブインして、更にベース領域４０４のＰ型ドーパントをドライブインするためにアニール工程（ａｎｎｅａｌｉｎｇ ｓｔｅｐ）が実行されてよい。図５Ｆに示されているように、比較的厚い被膜保護（ｐａｓｓｉｖａｔｉｏｎ）用酸化物のブランケット層４１８がコンタクトウィンドウをその中に画定するために被着させられ、かつかたどられてよい。次に図５Ｇに示されているように、メタリゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）層が付着させられ、次いでソース電極４２０を画定するようかたどられてよい。同様に、次にメタリゼーション層は半導体基板の裏面上にドレイン電極４２２として付着させられてよい。
【００３３】
次に図６を参照して説明すると、好ましい横型ＭＯＳＦＥＴ（例えばＬＤＭＯＳ）は、Ｎ型エピタキシャル層内に形成されてよいＰ型ベース領域を具備する。図示されているように、このＮ型エピタキシャル層は従来の技術を使用してＰ型基板上に形成されてよい。ゲート酸化絶縁層（ｇａｔｅ ｏｘｉｄｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）とゲート電極も好ましくはＮ型エピタキシャル層の表面上に提供される。図示されているように、ゲート電極はＰ型ベース領域に対向して拡がる。ゲート電極を注入マスク（ｉｍｐｌａｎｔ ｍａｓｋ）として使用してベース領域内にＮ＋型ソース領域を画定し、そしてＮ＋型ドレイン・コンタクト領域を画定するために、選択注入工程が実行されてよい。図示されているようにＰ型ベース領域とＮ型エピタキシャル層の中にＮ型遷移領域を画定するために別の選択注入工程も実行されてよい。この注入工程は、その中に約１×１０１７ｃｍ−３のドーピング濃度を持つ遷移領域を提供するために十分なドーズで実行されてよい。遷移領域を画定するために使用されたのと同じ注入マスクは、ベース領域とエピタキシャル層の中にＰ型ドーパントを注入する工程の際の注入マスクとしても使用されてよい。後者の注入工程は、遷移領域と並ぶＰ＋型埋込層を画定するのにそれぞれ十分なドーズレベルとエネルギーレベルとで実行されてよい。図示されているように、このＰ＋型埋込層はＰ型ベース領域とで非整流接合を形成し、Ｐ型ベース領域によってソース電極に電気接続される。遷移領域をドレイン・コンタクト領域に電気接続する横方向Ｎ型ドリフト領域を画定するために選択注入工程も実行されてよい。特に、Ｎ型ドリフト領域は好ましくは、遷移領域におけるＮ型ドーピング濃度がドリフト領域におけるＮ型ドーピング濃度より約１０倍大きいポイントで遷移領域とで非整流接合を形成する。遷移領域からドレイン領域への方向に増加する横方向のドーピング・プロファイルを有するドリフト領域を画定するためにも従来の技術が使用されてよい。ソース・コンタクトとドリフト領域との結合を実現するために、ソース・コンタクトは図示されているようにドリフト領域上に拡がるようにかたどられてよい。
【００３４】
ゲート電圧の関数として伝達曲線及び相互コンダクタンスのグラフが図７Ａと図７Ｂに示される。特に、図７Ａは、図６のデバイスに関する例示的な伝達曲線を、遷移領域とＰ＋型埋込層とを備えた場合（曲線Ａ）と、遷移領域とＰ＋型埋込層とを備えていない場合（曲線Ｂ）とで示している。図７Ａにおいて曲線Ａを曲線Ｂと比較して判るように、例えばＶｃｄ＝０．２ボルトのときに遷移領域を十分に空乏化するよう設計できる遷移領域及びＰ＋型埋込層の組み合わせを使用して、より高線形伝達特性を得ることができる。図７Ａの曲線Ａが曲線Ｂよりもより高線形伝達特性を示しているという事実は図７Ｂの相互コンダクタンス曲線によって最も良く示すことができる。特に、図７Ｂの曲線Ａは、約４ボルトでフラットな相互コンダクタンス（ｇｍ〜４×１０−５ｍｈｏｓ／ｍｉｃｒｏｎ）を示す。相互コンダクタンスがフラットであるポイントでもしゲート電圧振幅（ｇａｔｅ ｖｏｌｔａｇｅ ｓｗｉｎｇ）が０．５ボルトであれば、ｇｍの１％の変化が実現される可能性がある。それとは対照的に、ｇｍ〜４×１０−５ｍｈｏｓ／ｍｉｃｒｏｎで電圧が約７ボルトのところで、曲線Ｂは遷移領域とＰ＋型埋込層が使用されないときのｇｍの７％の変化を実証する。従って、図６のデバイスはずっと大きなダイナミックレンジ（ｄｙｎａｍｉｃ ｒａｎｇｅ）を有することが期待できる。
【００３５】
次に図８を参照して別の好ましい横型ＭＯＳＦＥＴデバイス６００の断面を説明する。デバイス６００は、第１の導電型（例えばＮ型）のエピタキシャル層６０６を第２の導電型（例えばＰ型）の半導体基板層６０４上に具備する。基板コンタクト６０２も複合半導体基板の第２の面（フェース）上に提供される。図示されているように、第２の導電型のベース領域６１８がエピタキシャル層６０６内に与えられる。第１の導電型の複合ドレイン領域（ｃｏｍｐｏｓｉｔｅ ｄｒａｉｎ ｒｅｇｉｏｎ）もエピタキシャル層６０６内に与えられる。この複合ドレイン領域は、遷移領域６１０（Ｎ型として示されている）、ドリフト領域６０８（Ｎ型ＬＤＤ領域として示されている）、及びドレイン・コンタクト領域（Ｎ＋として示されている）とを具備する。ドレイン・コンタクト（ＤＲＡＩＮ）も図示されているようにドレイン・コンタクト領域上に提供されてよい。ドリフト領域６０８は、遷移領域６１０の第１の導電型のドーピング濃度未満の一様な第１の導電型のドーピング濃度をその中に有してよい。代わりに、ドリフト領域６０８は遷移領域６１０からドレイン・コンタクト領域６１２まで伸びる方向に増加する横方向の漸変的ドーピング・プロファイルをその中に有してよい。遷移領域６１０は約２×１０１７ｃｍ−３のレベルでドープされてよく、ドリフト領域６０８の遷移領域６１０に密接に隣接して拡がる一部分は約１×１０１６ｃｍ−３のレベルでドープされてよい。この横型ＭＯＳＦＥＴデバイス６００は好ましくは、ベース領域６１８内に拡がるソース領域６２０を含む。当業者であれば理解できるように、ゲート電極（ＧＡＴＥ）に十分な大きさのゲートバイアスを印加することにより、ベース領域６１８内に反転層チャネルが誘導形成される。この反転層チャネルはソース領域６２０を遷移領域６１０に電気接続することになる。本発明のこの実施態様の好ましい側面によれば、オンステート動作時に、チャネルにおける最大電圧が実質上ゲートバイアスの大きさ未満のレベルに保たれた状態でチャネルは線形モードに維持されることが可能である。更に、第２の導電型（Ｐ＋として示されている）の第１及び第２の制御領域６１４と６１６は、ドレイン・ソース間電圧が増加するにつれて遷移領域６１０を空乏化するための手段として使用することができる。図示されているように、第１及び第２の制御領域６１４と６１６は両方ともにソース・コンタクト（ＳＯＵＲＣＥ）に電気接続される。第２の制御領域６１６は複合半導体基板の第１の面（フェース）にてソース・コンタクトに電気接続され、第１の制御領域６１４はベース領域６１８によってソース・コンタクトに電気接続される。第１及び第２の制御領域６１４と６１６の対向する側面の間の間隔は、正のドレイン・ソース間電圧がその対向する側面の間に拡がる遷移領域６１０の一部分を十分にピンチオフする電圧に影響を与える。第１の制御領域６１４（図６のＰ＋型埋込領域に類似する）に加えて第２の制御領域６１６を使用することにより、より濃くドープされた遷移領域６１０を使用することが可能になる。例えば、図６のデバイスにおける遷移領域と比べて、図８のデバイスの遷移領域６１０はそれが同じドレイン・ソース間電圧において十分に空乏化する前に２倍の電荷を有する場合がある。高い遷移領域電荷を与える能力によって、その上で相互コンダクタンスが一定になるダイナミックレンジ（ゲート電圧振幅）が増加する（例えば図７Ａと図７Ｂを参照）。
【００３６】
次に図９を参照して別の好ましい横型ＭＯＳＦＥＴデバイス７００の断面を説明する。デバイス７００は第１の導電型（例えばＮ型）のエピタキシャル層７０６を第２の導電型（例えばＰ型）の半導体基板層７０４上に具備する。基板コンタクト７０２もこの複合半導体基板の第２の面（フェース）上に提供される。第２の導電型のベース領域７１８は図示されているようにエピタキシャル層７０６内に提供される。第１の導電型の複合ドレイン領域もエピタキシャル層７０６内に提供される。この複合ドレイン領域は遷移領域７１０（Ｎ型で示されている）、ドリフト領域７０８（Ｎ型ＬＤＤ領域で示されている）とドレイン・コンタクト領域（Ｎ＋で示されている）とを具備する。ドレイン・コンタクト（ＤＲＡＩＮ）も図示されているようにドレイン・コンタクト領域上に提供されてよい。ドリフト領域７０８は、遷移領域７１０における第１の導電型のドーピング濃度未満の一様な第１の導電型のドーピング濃度をその中に有してよい。代わりに、ドリフト領域７０８は遷移領域７１０からドレイン・コンタクト領域７１２まで伸びる方向に増加する横方向の漸変的ドーピング・プロファイルをその中に有してよい。遷移領域７１０は約２×１０１７ｃｍ−３のレベルでドープされてよく、ドリフト領域７０８の遷移領域７１０に密接に隣接して拡がる一部分は約１×１０１６ｃｍ−３のレベルでドープされてよい。この横型ＭＯＳＦＥＴデバイス７００は好ましくは、ベース領域７１８内に拡がるソース領域７２０も含む。当業者が理解するところでは、ゲート電極（ＧＡＴＥ）に十分な大きさのゲートバイアスを印加することにより、ベース領域７１８内に反転層チャネルが誘導形成される。この反転層チャネルはソース領域７２０を遷移領域７１０に電気接続することになる。チャネルが線形モードで動作している間に遷移領域７１０を空乏化するためにＰ＋型埋込領域７１４も提供されてよい。所与のドレイン・ソース間バイアスに対して空乏化の度合いを増大させるために、ソース・コンタクト（ＳＯＵＲＣＥ）が遷移領域７１０と対向するよう拡張され、その遷移領域から比較的薄い絶縁層（例えば酸化層）によって絶縁され間隔が置かれる。オンステート動作時には、ソース・コンタクト拡張部（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ ｅｘｔｅｎｓｉｏｎ）と遷移領域７１０との間のＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接合に設定される逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）によって遷移領域７１０の空乏化が更に誘導されることになる。
【００３７】
次に図１０を参照して、別の好ましいＵＭＯＳＦＥＴデバイス８００を説明する。このデバイス８００は図３のデバイスに類似しているが、しかしながら、トレンチ内の埋込ソース電極と遷移領域８１０との間に拡がる一部分のトレンチ酸化物は埋込ソース電極と遷移領域８１０との間の結合の度合いを増大させるために薄くされ、それにより、順方向オンステート動作時にドレイン・ソース間電圧が増加されるにつれ遷移領域８１０が空乏化される割合が増す。図１０に示されているように、ＵＭＯＳＦＥＴデバイス８００はＮ＋型基板層８０４（例えばドレイン・コンタクト層）、ドレイン電極８０２と、漸変的ドーピング濃度をその中に有する場合があるドリフト領域８０６とを含む。Ｐ型ベース領域８１８も、遷移領域８１０とソース領域８２０との間に提供される。図示されているように濃くドープされたベース拡張領域（ｂａｓｅ ｒｅｇｉｏｎ ｅｘｔｅｎｓｉｏｎ）８１４も提供される。このベース拡張領域８１４はトレンチ内の埋込ソース電極と組んで、ベース領域８１８内の反転層チャネルがピンチオフされる前に（すなわち線形モードを抜け出る前に）遷移領域８１０を十分に空乏化する働きをする。
【００３８】
次いで図１１を参照して、横型ＭＯＳＦＥＴをその中に有する別の好ましい縦型デバイス９００を説明する。このデバイス９００は図５Ｇのデバイスに類似しているが、しかしながら、トレンチ内のソース電極９２４と遷移領域９１０との間に拡がる一部分のトレンチ酸化物は埋込ソース電極９２４と遷移領域９１０との間の結合の度合いを増大させるために薄くされる。図１１に示されているように、デバイス９００はＮ＋型基板層９０４（例えばドレイン・コンタクト層）、ドレイン電極９０２と、漸変的ドーピング濃度をその中に有する場合があるドリフト領域９０６とを含む。図示されているようにＰ型ベース領域９１８も提供される。ソース領域９２０とチャネル拡張領域９２２（Ｎ＋で示されている）も提供されてよい。ソース領域とチャネル拡張領域９２２は従来のＣＭＯＳ製造技術を使用してゲート電極（ＧＡＴＥ）にセルフアライン（自己整合、ｓｅｌｆ−ａｌｉｇｎ）されてよい。
【００３９】
最後に、添付図面と本明細書では、本発明の一般的な好ましい実施態様が開示されてきた。特定の用語が採用されているが、それらは限定目的のためではなく、包括的かつ記述的な意味合いにおいて使用されている。本発明の範囲は以下の請求項によって定められる。
【図面の簡単な説明】
【図１】従来のＵＭＯＳＦＥＴの断面図である。
【図２】従来の別のＵＭＯＳＦＥＴの断面と、そのドーピング・プロファイルを示した図である。
【図３】本発明の一実施態様によるＧＤ−ＵＭＯＳＦＥＴの断面と、そのドーピング・プロファイルを示した図である。
【図４】本発明の一実施態様による横型ＭＯＳＦＥＴを具備した縦型デバイスの断面と、そのドーピング・プロファイルを示した図である。
【図５Ａ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｂ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｃ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｄ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｅ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｆ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図５Ｇ】本発明の一実施態様によるデバイスを製造する好ましい方法を説明するための中間的な構造体を示した図である。
【図６】本発明の一実施態様による横型ＭＯＳＦＥＴの断面図である。
【図７Ａ】図６のデバイスが遷移領域とＰ＋型埋込層を使って設計されたときの伝達曲線（曲線Ａ）と、遷移領域とＰ＋型埋込層を使わないで設計されたときの伝達曲線（曲線Ｂ）と、を示した図である。
【図７Ｂ】図７Ａの伝達曲線に基づく相互コンダクタンス対ゲート電圧のグラフを示した図である。
【図８】本発明の一実施態様による横型ＭＯＳＦＥＴの断面図である。
【図９】本発明のもう一つの実施態様による横型ＭＯＳＦＥＴの断面図である。
【図１０】本発明の一実施態様による縦型ＭＯＳＦＥＴの断面図である。
【図１１】本発明のもう一つの実施態様によるその中に横型ＭＯＳＦＥＴを有する縦型デバイスの断面図である。
Claims (46)
- 絶縁ゲート型電界効果トランジスタを具備し、前記トランジスタは、順方向オンステート伝導時に該トランジスタのドレイン領域が速度飽和モードで動作すると同時に線形モードで動作する反転層チャネルをその中に有する、ことを特徴とする集積型パワーデバイス。
- 第１の導電型のソース領域及びドレイン・コンタクト領域をその中に有する半導体基板と、
前記半導体基板の一表面に隣接して拡がる第２の導電型のベース領域と、
前記表面まで拡がり前記ベース領域とで整流接合を形成する第１の導電型の遷移領域と、
前記ソース領域、前記ベース領域及び前記遷移領域と対向して前記表面上に拡がり、それに十分な大きさのゲートバイアスを印加することにより前記ソース領域と前記遷移領域との間に反転層チャネルが誘導形成されるようにした、絶縁ゲート電極と、
前記遷移領域と前記ドレイン・コンタクト領域との間に拡がり、前記遷移領域とで第１の非整流接合を形成し、前記第１の非整流接合のそれ自体の側に前記第１の非整流接合の前記遷移領域側の第１の導電型のドーピング濃度未満の第１の導電型のドーピング濃度を有する、第１の導電型のドリフト領域と、を具備することを特徴とする請求項１に記載の集積型パワーデバイス。 - 前記反転層チャネルが線形モードで動作している間に前記遷移領域を十分に空乏化するための、前記遷移領域に隣接した手段を更に具備する、ことを特徴とする請求項２に記載の集積型パワーデバイス。
- 前記遷移領域を十分に空乏化するための前記手段は、前記遷移領域に隣接するように配置された第２の導電型の埋込領域を具備する、ことを特徴とする請求項３に記載の集積型パワーデバイス。
- 前記埋込領域は前記ベース領域とで非整流接合を形成する、ことを特徴とする請求項４に記載の集積型パワーデバイス。
- 前記遷移領域を十分に空乏化するための前記手段は、前記ベース領域と接触する第２の導電型の領域を具備する、ことを特徴とする請求項３に記載の集積型パワーデバイス。
- 前記半導体基板内に拡がり、前記遷移領域との界面を画定する側壁を有するトレンチと、
前記トレンチ内に拡がり、前記ソース領域に電気接続された絶縁ソース電極と、を更に具備する、ことを特徴とする請求項３に記載の集積型パワーデバイス。 - 縦型デバイスであって、前記絶縁ゲート型電界効果トランジスタは横型トランジスタであり、前記半導体基板は第１及び第２の対向する面（フェース）を有し、前記絶縁ゲート電極と前記ソース領域は前記第１の面に隣接して形成され、前記ドレイン・コンタクト領域は前記第２の面に隣接して形成された、ことを特徴とする請求項７に記載の集積型パワーデバイス。
- 前記半導体基板の前記表面と前記第１の面（フェース）とは同一の広がりを持つ、ことを特徴とする請求項８に記載の集積型パワーデバイス。
- 前記ドリフト領域は前記トレンチの側壁に沿って拡がる、ことを特徴とする請求項９に記載の集積型パワーデバイス。
- 前記遷移領域を十分に空乏化するための前記手段は、
前記遷移領域とで整流接合を形成し、前記ベース領域とで非整流接合を形成する、第２の導電型の第１の制御領域と、
前記遷移領域内に拡がり、該遷移領域とで整流接合を形成する、第２の導電型の第２の制御領域と、を具備することを特徴とする請求項３に記載の集積型パワーデバイス。 - 前記ソース領域上に拡がり、前記第２の制御領域に電気接続されたソース・コンタクトを更に具備する、ことを特徴とする請求項１１に記載の集積型パワーデバイス。
- 前記ソース・コンタクトは前記ベース領域上に拡がり、前記第１の制御領域は前記ベース領域によって前記ソース・コンタクトと電気結合する、ことを特徴とする請求項１２に記載の集積型パワーデバイス。
- 前記ソース領域上に拡がり、かつ前記遷移領域と対向して拡がって該遷移領域とでＭＩＳ接合を形成する、ソース・コンタクトを更に具備する、ことを特徴とする請求項５に記載の集積型パワーデバイス。
- 第１の導電型のソース領域とドレイン・コンタクト領域とを有する半導体基板と、
前記半導体基板内にあるトレンチと、
前記トレンチ内にある絶縁ゲート電極と、
前記半導体基板内にあって、前記トレンチの一側壁まで拡がって前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することによりその中に反転層チャネルが誘導形成されるようにした、第２の導電型のベース領域と、
前記ドレイン・コンタクト領域上にあって、前記トレンチの前記側壁まで拡がる、第１の導電型のドリフト領域と、
前記ドリフト領域と前記ベース領域との間に拡がり、それらの領域とでそれぞれ非整流接合と整流接合とを形成し、前記ドリフト領域の前記非整流接合に隣接して拡がる一部分における第１の導電型のドーピング濃度と比較してより高い第１の導電型のドーピング濃度をその中に有する、遷移領域と、を具備することを特徴とするＵＭＯＳＦＥＴ。 - 前記ドリフト領域は、前記非整流接合から前記ドレイン・コンタクト領域への方向に増大する漸変的ドーピング・プロファイルをその中に有する、ことを特徴とする請求項１５に記載のＵＭＯＳＦＥＴ。
- 前記トレンチ内にあって、前記絶縁ゲート電極と前記トレンチの底との間に拡がり、前記ソース領域に電気接続された、埋込ソース電極を更に具備する、ことを特徴とする請求項１５に記載のＵＭＯＳＦＥＴ。
- 前記反転層チャネルが線形モードで動作している間に前記遷移領域を十分に空乏化するための、該遷移領域に隣接した手段を更に具備する、ことを特徴とする請求項１５に記載のＵＭＯＳＦＥＴ。
- 前記遷移領域を十分に空乏化するための前記手段はベース拡張領域を具備し、前記遷移領域は前記ベース拡張領域と前記トレンチの前記側壁との間に拡がる、ことを特徴とする請求項１８に記載のＵＭＯＳＦＥＴ。
- 第２の導電型のベース領域をその中に有する第１の導電型の半導体基板と、
前記ベース領域内にあって、該ベース領域とでＰＮ接合を形成する、第１の導電型のソース領域と、
前記半導体基板内にあって、前記ベース領域内まで拡がり該ベース領域とでＰＮ接合を形成する第１の導電型の遷移領域を含む、第１の導電型のドレイン領域と、
前記ベース領域と対向して拡がり、それに十分な大きさのゲートバイアスを印加することにより前記ベース領域内に前記ソース領域から前記遷移領域まで拡がるとともに順方向オンステート・モードの動作時に前記ソース領域と前記遷移領域とでそれぞれの非整流接合を形成する反転層チャネルを誘導形成するようにした、絶縁ゲート電極と、
前記オンステート・モードの動作時に、かつ前記反転層チャネルがピンチオフする前に、前記遷移領域を十分に空乏化するための、前記ベース領域に電気接続された手段と、を具備することを特徴とするＭＯＳＦＥＴ。 - 前記ドレイン領域は、
前記遷移領域とで非整流接合を形成する第１の導電型のドリフト領域と、
前記ドリフト領域とで非整流接合を形成する第１の導電型のドレイン・コンタクト領域と、を更に具備することを特徴とする請求項２０に記載のＭＯＳＦＥＴ。 - 前記ドレイン・コンタクト領域は前記ドリフト領域よりも濃くドープされており、前記遷移領域内の最大の第１の導電型ドーピング濃度は前記ドリフト領域内の最小の第１の導電型のドーピング濃度の約１０倍よりも大きい、ことを特徴とする請求項２１に記載のＭＯＳＦＥＴ。
- 前記遷移領域を十分に空乏化するための前記手段は、
前記遷移領域とで整流接合を形成し、前記ベース領域とで非整流接合を形成する、第２の導電型の第１の制御領域と、
前記遷移領域内に拡がり該遷移領域とで整流接合を形成する、第２の導電型の第２の制御領域と、を具備することを特徴とする請求項２０に記載のＭＯＳＦＥＴ。 - 前記ソース領域上に拡がり、前記第２の制御領域に電気接続された、ソース・コンタクトを更に具備する、ことを特徴とする請求項２３に記載のＭＯＳＦＥＴ。
- 前記ソース・コンタクトは前記ベース領域上に拡がり、前記第１の制御領域は前記ベース領域によって前記ソース・コンタクトに電気結合される、ことを特徴とする請求項２４に記載のＭＯＳＦＥＴ。
- 前記ソース領域上に拡がり、かつ前記遷移領域と対向して拡がって該遷移領域とでＭＩＳ接合を形成する、ソース・コンタクトを更に具備する、ことを特徴とする請求項２３に記載のＭＯＳＦＥＴ。
- 横型ＭＯＳＦＥＴを具備し、前記トランジスタは、順方向オンステート伝導時に該トランジスタのドレイン領域の第１の部分が速度飽和モードで動作すると同時に線形モードで動作する反転層チャネルをその中に有し、前記ドレイン領域は、順方向オンステート伝導時に前記反転層チャネルとで非整流接合を形成するとともに該ドレイン領域の前記第１の部分よりも濃くドープされた遷移領域を具備する、ことを特徴とする集積型パワーデバイス。
- 前記横型ＭＯＳＦＥＴは、前記反転層チャネルが線形モードで動作している間に前記遷移領域を十分に空乏化するための、前記遷移領域に隣接した手段を具備する、ことを特徴とする請求項２７に記載の集積型パワーデバイス。
- 前記遷移領域を十分に空乏化するための前記手段は、順方向オンステート伝導時に前記反転層チャネルがその中に形成される前記横型ＭＯＳＦＥＴのベース領域に電気接続された第２の導電型の埋込領域を具備する、ことを特徴とする請求項２８に記載の集積型パワーデバイス。
- 前記遷移領域を十分に空乏化するための前記手段は、順方向オンステート伝導時に前記反転層チャネルがその中に形成される前記横型ＭＯＳＦＥＴのベース領域と接触した第２の導電型の領域を具備する、ことを特徴とする請求項２８に記載の集積型パワーデバイス。
- その一面まで拡がる第１の導電型の第１の領域をその中に有する半導体基板と、
前記第１の領域内にあって、該第１の領域とでＰＮ接合を形成する、第２の導電型のベース領域と、
前記ベース領域内にある第１の導電型のソース領域と、
前記第１の領域内にある第１の導電型のドレイン・コンタクト領域と、
前記一面上に前記ベース領域と対向して拡がる絶縁ゲート電極と、
前記半導体基板内に拡がり前記ベース領域とでＰＮ接合を形成して、前記絶縁ゲート電極に十分な大きさのゲートバイアスを印加することにより前記ベース領域内に前記ソース領域から前記遷移領域まで拡がる反転層チャネルが誘導形成されるようにした、第１の導電型の遷移領域と、
前記遷移領域と前記ドレイン・コンタクト領域との間に拡がり、それら二つの領域とでそれぞれ第１及び第２の非整流接合を形成し、前記遷移領域内の最大のドーピング濃度未満の最小のドーピング濃度をその中に有する、第１の導電型のドリフト領域と、を具備することを特徴とする横型ＭＯＳＦＥＴ。 - 前記ベース領域内にある前記反転層チャネルが順方向オンステート・モードの動作時にピンチオフされる前に前記遷移領域を十分に空乏化するための、前記遷移領域に隣接した手段を更に具備する、ことを特徴とする請求項３１に記載の横型ＭＯＳＦＥＴ。
- 前記遷移領域は前記ソース領域よりも薄くドープされており、かつ、前記ドリフト領域の最小ドーピング濃度よりも少なくとも１０倍濃くドープされている、ことを特徴とする請求項３２に記載の横型ＭＯＳＦＥＴ。
- 前記遷移領域を十分に空乏化するための前記手段は、前記遷移領域の少なくとも一部分と完全に対向して拡がり、前記ベース領域とで非整流接合を形成し、前記ベース領域と比較してより高い第２の導電型のドーピング濃度をその中に有する、第２の導電型の埋込層を具備する、ことを特徴とする請求項３２に記載の横型ＭＯＳＦＥＴ。
- 前記埋込層は前記遷移領域とセルフアラインされている、ことを特徴とする請求項３４に記載の横型ＭＯＳＦＥＴ。
- 前記第１の領域はＮ型エピタキシャル層を具備する、ことを特徴とする請求項３５に記載の横型ＭＯＳＦＥＴ。
- 前記遷移領域を十分に空乏化するための前記手段は、
前記遷移領域とで整流接合を形成し、前記ベース領域とで非整流接合を形成する、第２の導電型の第１の制御領域と、
前記遷移領域内に拡がり、該遷移領域とで整流接合を形成する、第２の導電型の第２の制御領域と、を具備することを特徴とする請求項３２に記載の横型ＭＯＳＦＥＴ。 - 前記ソース領域上に拡がり、前記第２の制御領域に電気接続されるソース・コンタクトを更に具備する、ことを特徴とする請求項３７に記載の横型ＭＯＳＦＥＴ。
- 前記ソース・コンタクトは前記ベース領域上に拡がり、前記第１の制御領域は前記ベース領域によって前記ソース・コンタクトに電気接続される、ことを特徴とする請求項３８に記載の横型ＭＯＳＦＥＴ。
- 前記ソース領域上に拡がり、前記遷移領域と対向して拡がって該遷移領域とでＭＩＳ接合を形成する、ソース・コンタクトを更に具備する、ことを特徴とする請求項３７に記載の横型ＭＯＳＦＥＴ。
- 絶縁ゲート型電界効果トランジスタを動作させる方法であって、
前記トランジスタのゲート電極に正電圧を印加する段階と、
順方向オンステート伝導時に、前記ゲート電極に印加された前記正電圧の大きさ未満の大きさの正電圧を前記トランジスタのドレイン領域に印加すると同時にチャネル／ドレイン接合部において該ドレイン領域の一部分を十分に空乏化する段階と、を具備することを特徴とする絶縁ゲート型電界効果トランジスタの動作方法。 - 絶縁ゲート型電界効果トランジスタを動作させる方法であって、
前記トランジスタのゲート電極に正電圧を印加する段階と、
順方向オンステート伝導時に、前記ゲート電極に印加された前記正電圧の大きさ未満の大きさの正電圧をチャネル／ドレイン接合部に誘導する正電圧を前記トランジスタのドレイン領域に印加すると同時に該チャネル／ドレイン接合部において該ドレイン領域の一部分を十分に空乏化する段階と、を具備することを特徴とする絶縁ゲート型電界効果トランジスタの動作方法。 - 第１の導電型のソース領域とドレイン・コンタクト領域とをその中に有する半導体基板を形成する工程と、
前記半導体基板の一表面に隣接して拡がる第２の導電型のベース領域を形成する工程と、
前記表面まで拡がり、前記ベース領域とで整流接合を形成する、第１の導電型の遷移領域を形成する工程と、
前記表面上に、前記ソース領域、前記ベース領域及び前記遷移領域と対向して拡がり、それ自体に十分な大きさのゲートバイアスを印加することにより反転層チャネルが誘導形成されるようにする、絶縁ゲート電極を形成する工程と、
前記遷移領域と前記ドレイン・コンタクト領域との間に拡がり、前記遷移領域とで第１の非整流接合を形成し、前記第１の非整流接合のそれ自体の側に該第１の非整流接合の前記遷移領域側の第１の導電型のドーピング濃度未満の第１の導電型のドーピング濃度を有する、第１の導電型のドリフト領域を形成する工程と、を具備することを特徴とするＭＯＳＦＥＴの製造方法。 - 横型ＭＯＳＦＥＴをその中に有する縦型パワーデバイスを製造する方法であって、
第１の導電型のドリフト領域をその中に有し、かつ、その一面と該ドリフト領域との間に拡がり該ドリフト領域内の最小ドーピング濃度よりも大きな最大ドーピング濃度を有する第１の導電型の遷移領域を有する、半導体基板を形成する工程と、
前記遷移領域を経て前記ドリフト領域内へ拡がる第２導電型のベース領域を形成する工程と、
前記遷移領域を経て前記ドリフト領域内へ拡がり、該遷移領域の一部分によって前記ベース領域から空間的に隔てられた側壁を有するトレンチを形成する工程と、
前記トレンチ内に絶縁電極を形成する工程と、
前記半導体基板の前記一面上にゲート電極を形成する工程と、
前記半導体基板内に第１の導電型のドーパントを注入して、前記ベース領域内にソース領域と、前記ベース領域から前記遷移領域内へ拡がるチャネル拡張領域と、を画定する工程と、
前記ソース領域を前記トレンチ内の前記絶縁電極に電気接続するソース・コンタクトを形成する工程と、を具備することを特徴とする縦型パワーデバイスの製造方法。 - 前記ドリフト領域はその中に漸変的ドーピング・プロファイルを有し、前記遷移領域は前記ドリフト領域内の最小ドーピング濃度の約１０倍よりも大きなレベルにドープされる、ことを特徴とする請求項４４に記載の縦型パワーデバイスの製造方法。
- 前記ドリフト領域はその中に漸変的ドーピング・プロファイルを有し、前記遷移領域は前記ドリフト領域内の最小ドーピング濃度の約１０倍よりも大きなレベルにドープされる、ことを特徴とする請求項４５に記載の縦型パワーデバイスの製造方法。
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|---|---|---|---|
| US09/602,414 US6545316B1 (en) | 2000-06-23 | 2000-06-23 | MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same |
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|---|---|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066922A (ja) * | 2004-08-27 | 2006-03-09 | Internatl Rectifier Corp | トレンチベースのソースおよびゲート電極を有するパワーデバイス |
| JP2012023272A (ja) * | 2010-07-16 | 2012-02-02 | Toshiba Corp | 半導体装置 |
| JP2012204636A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2013171931A (ja) * | 2012-02-20 | 2013-09-02 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8541834B2 (en) | 2011-03-24 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| JP2014225693A (ja) * | 2014-08-04 | 2014-12-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2016537809A (ja) * | 2013-10-21 | 2016-12-01 | ヴィシェイ−シリコニックス | 高エネルギードーパント注入技術を用いた半導体構造 |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE514192T1 (de) * | 2000-03-31 | 2011-07-15 | Ihp Gmbh | Cmos-kompatibler lateraler dmos-transistor |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| JP5025071B2 (ja) * | 2001-02-01 | 2012-09-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6624470B2 (en) * | 2001-05-30 | 2003-09-23 | Fuji Electric Co., Ltd. | Semiconductor device and a method for manufacturing same |
| US6573558B2 (en) * | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6858500B2 (en) | 2002-01-16 | 2005-02-22 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| DE10207309B4 (de) * | 2002-02-21 | 2015-07-23 | Infineon Technologies Ag | MOS-Transistoreinrichtung |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| EP1661186A2 (en) * | 2003-08-27 | 2006-05-31 | Koninklijke Philips Electronics N.V. | Electronic device comprising an ldmos transistor |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7183610B2 (en) * | 2004-04-30 | 2007-02-27 | Siliconix Incorporated | Super trench MOSFET including buried source electrode and method of fabricating the same |
| US7402863B2 (en) * | 2004-06-21 | 2008-07-22 | International Rectifier Corporation | Trench FET with reduced mesa width and source contact inside active trench |
| JP2008505480A (ja) * | 2004-06-30 | 2008-02-21 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 深い位置にクランプダイオードを備えたトレンチ型ｍｏｓｆｅｔ |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| DE102004045944B4 (de) | 2004-09-22 | 2018-08-16 | Infineon Technologies Ag | MOS-Feldeffekttransistor |
| KR100641555B1 (ko) * | 2004-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터 |
| DE102005009000B4 (de) * | 2005-02-28 | 2009-04-02 | Infineon Technologies Austria Ag | Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren |
| CN102867825B (zh) | 2005-04-06 | 2016-04-06 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| JP5215849B2 (ja) * | 2005-07-13 | 2013-06-19 | エヌエックスピー ビー ヴィ | Ｌｄｍｏｓトランジスタ及びその製造方法 |
| DE102006056809B9 (de) * | 2006-12-01 | 2009-01-15 | Infineon Technologies Austria Ag | Anschlussstruktur für ein elektronisches Bauelement |
| JP4728210B2 (ja) * | 2006-12-12 | 2011-07-20 | Ｏｋｉセミコンダクタ株式会社 | 高耐圧縦型ｍｏｓトランジスタ |
| US7521332B2 (en) * | 2007-03-23 | 2009-04-21 | Alpha & Omega Semiconductor, Ltd | Resistance-based etch depth determination for SGT technology |
| US8021563B2 (en) * | 2007-03-23 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Etch depth determination for SGT technology |
| US7615847B2 (en) * | 2007-03-23 | 2009-11-10 | Infineon Technologies Austria Ag | Method for producing a semiconductor component |
| DE102007014038B4 (de) * | 2007-03-23 | 2015-02-12 | Infineon Technologies Austria Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
| US20090057869A1 (en) * | 2007-08-31 | 2009-03-05 | Alpha & Omega Semiconductor, Ltd. | Co-packaged high-side and low-side nmosfets for efficient dc-dc power conversion |
| JP2010541212A (ja) | 2007-09-21 | 2010-12-24 | フェアチャイルド・セミコンダクター・コーポレーション | 電力デバイスのための超接合構造及び製造方法 |
| US8426960B2 (en) * | 2007-12-21 | 2013-04-23 | Alpha & Omega Semiconductor, Inc. | Wafer level chip scale packaging |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US7943445B2 (en) * | 2009-02-19 | 2011-05-17 | International Business Machines Corporation | Asymmetric junction field effect transistor |
| JP2011009352A (ja) * | 2009-06-24 | 2011-01-13 | Renesas Electronics Corp | 半導体装置およびその製造方法ならびにそれを用いた電源装置 |
| JP5149922B2 (ja) * | 2010-02-23 | 2013-02-20 | 富士電機株式会社 | 半導体素子 |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| CN102738232B (zh) * | 2011-04-08 | 2014-10-22 | 无锡维赛半导体有限公司 | 超结功率晶体管结构及其制作方法 |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8785279B2 (en) | 2012-07-30 | 2014-07-22 | Alpha And Omega Semiconductor Incorporated | High voltage field balance metal oxide field effect transistor (FBM) |
| US8680613B2 (en) | 2012-07-30 | 2014-03-25 | Alpha And Omega Semiconductor Incorporated | Termination design for high voltage device |
| US9224852B2 (en) * | 2011-08-25 | 2015-12-29 | Alpha And Omega Semiconductor Incorporated | Corner layout for high voltage semiconductor devices |
| US8541302B2 (en) | 2011-12-15 | 2013-09-24 | Semiconductor Components Industries, Llc | Electronic device including a trench with a facet and a conductive structure therein and a process of forming the same |
| US8592279B2 (en) | 2011-12-15 | 2013-11-26 | Semicondcutor Components Industries, LLC | Electronic device including a tapered trench and a conductive structure therein and a process of forming the same |
| US8679919B2 (en) | 2011-12-15 | 2014-03-25 | Semiconductor Components Industries, Llc | Electronic device comprising a conductive structure and an insulating layer within a trench and a process of forming the same |
| US8647970B2 (en) | 2011-12-15 | 2014-02-11 | Semiconductor Components Industries, Llc | Electronic device comprising conductive structures and an insulating layer between the conductive structures and within a trench |
| US8802530B2 (en) * | 2012-06-06 | 2014-08-12 | Alpha And Omega Semiconductor Incorporated | MOSFET with improved performance through induced net charge region in thick bottom insulator |
| US9054183B2 (en) * | 2012-07-13 | 2015-06-09 | United Silicon Carbide, Inc. | Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor |
| US8951867B2 (en) * | 2012-12-21 | 2015-02-10 | Alpha And Omega Semiconductor Incorporated | High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices |
| US9142655B2 (en) | 2013-03-12 | 2015-09-22 | Infineon Technologies Ag | Semiconductor device |
| US9696736B2 (en) | 2013-03-15 | 2017-07-04 | Fairchild Semiconductor Corporation | Two-terminal current limiter and apparatus thereof |
| US9520390B2 (en) | 2013-03-15 | 2016-12-13 | Semiconductor Components Industries, Llc | Electronic device including a capacitor structure and a process of forming the same |
| US8803236B1 (en) * | 2013-05-30 | 2014-08-12 | Vanguard International Semiconductor Corporation | Lateral double diffused metal-oxide-semiconductor device and method for fabricating the same |
| JP6218462B2 (ja) | 2013-07-04 | 2017-10-25 | 三菱電機株式会社 | ワイドギャップ半導体装置 |
| US9679890B2 (en) | 2013-08-09 | 2017-06-13 | Fairchild Semiconductor Corporation | Junction-less insulated gate current limiter device |
| US20150118810A1 (en) * | 2013-10-24 | 2015-04-30 | Madhur Bobde | Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path |
| US9735147B2 (en) | 2014-09-15 | 2017-08-15 | Fairchild Semiconductor Corporation | Fast and stable ultra low drop-out (LDO) voltage clamp device |
| JP6400545B2 (ja) * | 2015-09-11 | 2018-10-03 | 株式会社東芝 | 半導体装置 |
| US10229993B2 (en) * | 2016-03-14 | 2019-03-12 | Maxin Integrated Products, Inc. | LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods |
| KR101786738B1 (ko) * | 2016-05-11 | 2017-10-18 | 현대오트론 주식회사 | 반도체 장치 |
| US10468485B2 (en) * | 2017-05-26 | 2019-11-05 | Allegro Microsystems, Llc | Metal-oxide semiconductor (MOS) device structure based on a poly-filled trench isolation region |
| DE102017130223B4 (de) | 2017-12-15 | 2020-06-04 | Infineon Technologies Ag | Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler |
| JP7405517B2 (ja) * | 2019-03-29 | 2023-12-26 | ローム株式会社 | 半導体装置 |
| US11049934B2 (en) | 2019-09-18 | 2021-06-29 | Globalfoundries U.S. Inc. | Transistor comprising a matrix of nanowires and methods of making such a transistor |
| CN113013229A (zh) * | 2021-02-25 | 2021-06-22 | 厦门大学 | 一种碳化硅umosfet功率器件及其制备方法 |
| EP4092740A1 (en) * | 2021-05-21 | 2022-11-23 | Infineon Technologies Austria AG | Semiconductor die with a vertical transistor device |
| CN113410309A (zh) * | 2021-06-23 | 2021-09-17 | 电子科技大学 | 一种低比导通电阻的分立栅mosfet器件及其制造方法 |
Family Cites Families (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4705759B1 (en) | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US5191396B1 (en) | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPS5553462A (en) | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US5008725C2 (en) | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| US4680853A (en) | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| US4593302B1 (en) | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| US4419811A (en) | 1982-04-26 | 1983-12-13 | Acrian, Inc. | Method of fabricating mesa MOSFET using overhang mask |
| NL8203870A (nl) | 1982-10-06 | 1984-05-01 | Philips Nv | Halfgeleiderinrichting. |
| US4789882A (en) | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
| US4975751A (en) | 1985-09-09 | 1990-12-04 | Harris Corporation | High breakdown active device structure with low series resistance |
| US4941026A (en) | 1986-12-05 | 1990-07-10 | General Electric Company | Semiconductor devices exhibiting minimum on-resistance |
| JP2570742B2 (ja) | 1987-05-27 | 1997-01-16 | ソニー株式会社 | 半導体装置 |
| GB2206994A (en) | 1987-06-08 | 1989-01-18 | Philips Electronic Associated | Semiconductor device |
| US5229633A (en) | 1987-06-08 | 1993-07-20 | U.S. Philips Corporation | High voltage lateral enhancement IGFET |
| JP2771172B2 (ja) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| US5283201A (en) | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| US5216807A (en) | 1988-05-31 | 1993-06-08 | Canon Kabushiki Kaisha | Method of producing electrical connection members |
| US5113236A (en) | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
| DE69209678T2 (de) | 1991-02-01 | 1996-10-10 | Philips Electronics Nv | Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung |
| US5362979A (en) | 1991-02-01 | 1994-11-08 | Philips Electronics North America Corporation | SOI transistor with improved source-high performance |
| US5246870A (en) | 1991-02-01 | 1993-09-21 | North American Philips Corporation | Method for making an improved high voltage thin film transistor having a linear doping profile |
| GB9106108D0 (en) | 1991-03-22 | 1991-05-08 | Philips Electronic Associated | A lateral insulated gate field effect semiconductor device |
| JPH05160407A (ja) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | 縦型絶縁ゲート型半導体装置およびその製造方法 |
| DE69317004T2 (de) | 1992-03-26 | 1998-06-10 | Texas Instruments Inc | Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium |
| US5213986A (en) | 1992-04-10 | 1993-05-25 | North American Philips Corporation | Process for making thin film silicon-on-insulator wafers employing wafer bonding and wafer thinning |
| US5430314A (en) | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5640034A (en) | 1992-05-18 | 1997-06-17 | Texas Instruments Incorporated | Top-drain trench based resurf DMOS transistor structure |
| JP3383377B2 (ja) | 1993-10-28 | 2003-03-04 | 株式会社東芝 | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 |
| US5498898A (en) | 1993-12-28 | 1996-03-12 | Nippon Steel Corporation | Semiconductor device using element isolation by field shield |
| JPH0897411A (ja) | 1994-09-21 | 1996-04-12 | Fuji Electric Co Ltd | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
| JP3395473B2 (ja) | 1994-10-25 | 2003-04-14 | 富士電機株式会社 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
| JP3325736B2 (ja) * | 1995-02-09 | 2002-09-17 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| DE19534154C2 (de) | 1995-09-14 | 2001-06-28 | Siemens Ag | Durch Feldeffekt steuerbares Leistungs-Halbleiterbauelement |
| US5648671A (en) | 1995-12-13 | 1997-07-15 | U S Philips Corporation | Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile |
| DE19611045C1 (de) * | 1996-03-20 | 1997-05-22 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5710451A (en) | 1996-04-10 | 1998-01-20 | Philips Electronics North America Corporation | High-voltage lateral MOSFET SOI device having a semiconductor linkup region |
| US5710455A (en) | 1996-07-29 | 1998-01-20 | Motorola | Lateral MOSFET with modified field plates and damage areas |
| US5918137A (en) | 1998-04-27 | 1999-06-29 | Spectrian, Inc. | MOS transistor with shield coplanar with gate electrode |
| US5998833A (en) | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
-
2000
- 2000-06-23 US US09/602,414 patent/US6545316B1/en not_active Expired - Lifetime
-
2001
- 2001-06-05 AU AU6817401A patent/AU6817401A/xx active Pending
- 2001-06-05 EP EP01946079A patent/EP1312121A2/en not_active Withdrawn
- 2001-06-05 CN CNB018144608A patent/CN1211863C/zh not_active Expired - Fee Related
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- 2001-06-05 JP JP2002505689A patent/JP2004502306A/ja active Pending
- 2001-06-05 KR KR1020027017493A patent/KR20030036239A/ko not_active Application Discontinuation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066922A (ja) * | 2004-08-27 | 2006-03-09 | Internatl Rectifier Corp | トレンチベースのソースおよびゲート電極を有するパワーデバイス |
| JP2012023272A (ja) * | 2010-07-16 | 2012-02-02 | Toshiba Corp | 半導体装置 |
| TWI470768B (zh) * | 2010-07-16 | 2015-01-21 | Toshiba Kk | Semiconductor device |
| US8541834B2 (en) | 2011-03-24 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| JP2012204636A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2013171931A (ja) * | 2012-02-20 | 2013-09-02 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2016537809A (ja) * | 2013-10-21 | 2016-12-01 | ヴィシェイ−シリコニックス | 高エネルギードーパント注入技術を用いた半導体構造 |
| JP2014225693A (ja) * | 2014-08-04 | 2014-12-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
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