JP2012023272A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング特性を向上させる。
【解決手段】半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に、前記第１半導体層の主面に対して略平行な方向に交互に設けられた第１導電形の第２半導体層および第２導電形の第３半導体層と、前記第２半導体層および前記第３半導体層の上に設けられた第２導電形の第４半導体層と、前記第４半導体層の表面に選択的に設けられた第１導電形の第５半導体層と、前記第５半導体層の表面から前記第４半導体層を貫通し前記第２半導体層に接するトレンチ内に絶縁膜を介して設けられた制御電極と、前記第１半導体層に接続された第１主電極と、前記第４半導体層および前記第５半導体層に接続された第２主電極と、前記第４半導体層と第２半導体層とのあいだに設けられた第１導電形の第６半導体層と、を備える。前記第６半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも高い。
【選択図】図１

Description

本発明の実施の形態は、半導体装置に関する。
上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗は、ドリフト層の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定する不純物ドープ濃度は、ベース層と、ドリフト層と、によって形成されるｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが既存のパワーＭＯＳＦＥＴを越える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ形ピラー層とｎ形ピラー層を埋め込んだ構造が知られている。スーパージャンクション構造では、ｐ形ピラー層とｎ形ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ形ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗と耐圧のトレードオフを実現することが可能である。これにより、チップ面積を小さく、動作電流密度を増加させることが可能である。
スーパージャンクション構造では、その横方向の周期を微細にするほど、ｎ形ピラー層の不純物濃度を上げることが可能になり、材料限界を越えた低オン抵抗が実現する。スーパージャンクション構造の微細化に伴い、ＭＯＳゲート構造も微細化する必要がある。プレーナゲート構造では微細化に限界があり、トレンチゲート構造を採用することが有効である。
しかし、トレンチゲート構造は、プレーナゲート構造に比べて、ドレイン電圧を印加した際に、ゲート・ドレイン間容量（Ｃｇｄ）が低い電圧で低下してしまう。このため、ドレイン・ソース間容量（Ｃｄｓ）に比べて、ゲート・ドレイン間容量が小さく、スイッチング時のゲートの制御性が悪くなり、スイッチングノイズが発生するという問題があった。
特開２００８−１０３５６３号公報
本発明の実施の形態は、スイッチング特性が向上する半導体装置を提供する。
本実施の形態の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に、前記第１半導体層の主面に対して略平行な方向に交互に設けられた第１導電形の第２半導体層および第２導電形の第３半導体層と、前記第２半導体層および前記第３半導体層の上に設けられた第２導電形の第４半導体層と、前記第４半導体層の表面に選択的に設けられた第１導電形の第５半導体層と、前記第５半導体層の表面から前記第４半導体層を貫通し前記第２半導体層に接するトレンチ内に絶縁膜を介して設けられた制御電極と、前記第１半導体層に接続された第１主電極と、前記第４半導体層および前記第５半導体層に接続された第２主電極と、前記第４半導体層と第２半導体層とのあいだに設けられた第１導電形の第６半導体層と、を備える。前記第６半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも高い。
また、本実施の形態の別の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第２半導体層の上に設けられた第２導電形の第４半導体層と、前記第４半導体層の表面に選択的に設けられた第１導電形の第５半導体層と、前記第５半導体層の表面から前記第４半導体層を貫通し前記第２半導体層に接するトレンチ内に第１絶縁膜を介して設けられた制御電極と、前記トレンチ内において、前記制御電極の下に、第２絶縁膜を介して設けられた埋め込み電極と、前記第１半導体層に接続された第１主電極と、前記第４半導体層および前記第５半導体層に接続された第２主電極と、前記第４半導体層と第２半導体層とのあいだに設けられた第１導電形の第６半導体層と、を備える。前記第６半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも高い。
第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における半導体装置の要部断面模式図、（ｂ）は、（ａ）のＡ−Ｂ位置における切断面を上から眺めた要部平面模式図である。 第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ドレイン層の上に、半導体層を形成する工程の要部断面模式図、（ｂ）は、ドレイン層の上に、スーパージャンクション構造を形成する工程の要部断面模式図である。 第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ｎ形ピラー層の上に、ｎ形層を形成する工程の要部断面模式図、（ｂ）は、スーパージャンクション構造の上に、ベース層を形成する工程の要部断面模式図である。 第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ベース層の表面にソース層を形成する工程の要部断面模式図、（ｂ）は、ゲート電極用のトレンチを形成する工程の要部断面模式図である。 第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ゲート電極を形成する工程の要部断面模式図、（ｂ）は、ベース層の表面にレジスト層を形成する工程の要部断面模式図である。 比較例に係る半導体装置の要部断面模式図である。 Ｖｄｓと、ＣｄｓおよびＣｇｄと、の関係を説明するグラフである。 第２の実施の形態に係る半導体装置の要部断面模式図である。 第３の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフ、（ｃ）は、半導体装置の深さ方向と、電界と、の関係を説明するグラフである。 第４の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフである。 第５の実施の形態に係る半導体装置の要部断面模式図である。 第６の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフである。
以下、図面を参照しつつ、本実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における半導体装置の要部断面模式図、（ｂ）は、（ａ）のＡ−Ｂ位置における切断面を上から眺めた要部平面模式図である。
半導体装置１は、電力用の半導体素子である。半導体装置１においては、ｎ＋形のドレイン層（第１半導体層）１０の上に、断面がピラー状のｎ形ピラー層（第２半導体層）１１と、断面がピラー状のｐ形ピラー層（第３半導体層）１２と、が設けられている。ｎ形ピラー層１１の導電形は、ｎ形（第１導電形）であり、ｐ形ピラー層１２の導電形は、ｐ形（第２導電形）である。半導体装置１においては、ｎ形ピラー層１１およびｐ形ピラー層１２がドレイン層１０の主面に対して略平行な方向に交互に設けられている。これにより、ｎ形ピラー層１１およびｐ形ピラー層１２によるｐｎ接合がドレイン層１０の主面上に周期的に配置される。
すなわち、半導体装置１は、ｎ形ピラー層１１と、ｐ形ピラー層１２と、がドレイン層１０の主面に対して略平行な方向に繰り返し周期的に配列されたスーパージャンクション構造を有する。換言すれば、ｎ形ピラー層１１をｎ−形のドリフト層とした場合、このドリフト層内に、ｐ形ピラー層１２が周期的に設けられている。ｎ形ピラー層１１は、ドレイン層１０の主面に接続されている。ｐ形ピラー層１２とドレイン層１０とのあいだには、ｎ形ピラー層１１が介設されている。ｐ形ピラー層１２の下端については、ドレイン層１０に接続してもよい。
ｎ形ピラー層１１およびｐ形ピラー層１２の上には、ｐ形のベース層（第４半導体層）１３が設けられている。ベース層１３の表面には、ｎ＋形のソース層（第５半導体層）１４が選択的に設けられている。ソース層１４が設けられたベース層１３と、ソース層１４が設けられていないベース層１３と、がドレイン層１０の主面に対して略平行な方向に交互に繰り返し配列されている。
半導体装置１においては、トレンチ２０ｔがソース層１４の表面からベース層１３を貫通して、ｎ形ピラー層１１に接するように設けられている。例えば、トレンチ２０ｔは、ソース層１４に接するように、ベース層１３の表面から、ｎ形ピラー層１１およびｐ形ピラー層１２の内部にかけて設けられている。トレンチ２０ｔは、ｎ形ピラー層１１とｐ形ピラー層１２とのあいだに位置している。換言すれば、ｎ形ピラー層１１に、２つのトレンチ２０ｔが接している。
トレンチ２０ｔ内には、ゲート絶縁膜（第１絶縁膜）２０を介して、トレンチ状のゲート電極（制御電極）２１が設けられている。ゲート電極２１は、ゲート絶縁膜２０を介して、ベース層１３、ソース層１４、ｎ形層３０、およびｎ形ピラー層１１に隣接している。
ソース層１４が設けられたベース層１３とｎ形ピラー層１１とのあいだには、ｎ形ピラー層１１よりも高い濃度のｎ形不純物を含むｎ形層（第６半導体層）３０が設けられている。ｎ形層３０の底面は、ゲート電極２１の下端よりもベース層１３に近い位置にある。換言すれば、ｎ形層３０の底面とベース層１３の底面とのあいだの距離は、ゲート電極２１の下端とベース層１３の底面とのあいだの距離よりも短い。
ドレイン層１０は、ドレイン層１０の下に設けられたドレイン電極（第１主電極）８１に電気的に接続されている。ベース層１３およびソース層１４の上には、ソース電極８０が設けられている。ベース層１３およびソース層１４は、ソース電極（第２主電極）８０に電気的に接続されている。本実施の形態では、ソース電極８０側を上側、ドレイン電極８１側を下側とする。
半導体装置１の平面においては、ｎ形ピラー層１１およびｐ形ピラー層１２がｎ形ピラー層１１およびｐ形ピラー層１２が交互に配列する方向に対して略垂直に、延在している。ベース層１３、ソース層１４、およびゲート電極２１は、ｎ形ピラー層１１およびｐ形ピラー層１２が交互に配列する方向に対して略垂直に延在している。すなわち、ｎ形ピラー層１１、ｐ形ピラー層１２、ベース層１３、ソース層１４、およびゲート電極２１は、それぞれが同じ方向にストライプ状に延在している。ｎ形層３０についても、ベース層１３が延在する方向に延在している。
ドレイン層１０、ｎ形ピラー層１１、ｐ形ピラー層１２、ベース層１３、ソース層１４、およびｎ形層３０の主成分は、例えば、シリコン（Ｓｉ）である。ｎ形ピラー層１１の不純物濃度は、ベース層１３の不純物濃度よりも高い。ゲート絶縁膜２０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。ゲート電極２１の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ソース電極８０およびドレイン電極８１の主成分は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等である。
半導体装置１の製造過程について説明する。
図２は、第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ドレイン層の上に、半導体層を形成する工程の要部断面模式図、（ｂ）は、ドレイン層の上に、スーパージャンクション構造を形成する工程の要部断面模式図である。
まず、図２（ａ）に示すように、半導体基板であるドレイン層１０の主面の上に、ｎ形不純物を含む半導体層１１Ａをエピタキシャル成長法により形成する。半導体層１１Ａは、ｎ形ピラー層１１の基材である。
次に、図２（ｂ）に示すように、ドレイン層１０の上に、マスク９０を選択的に形成する。マスク９０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、マスク９０から開口されたドレイン層１０にエッチング処理を施し、ドレイン層１０内に、トレンチ１２ｔを選択的に形成する。さらに、トレンチ１２ｔ内に、エピタキシャル成長法により、ｐ形不純物を含むｐ形ピラー層１２を形成する。
これにより、ｎ形ピラー層１１と、ｐ形ピラー層１２と、が繰り返し周期的に配列されたスーパージャンクション構造がドレイン層１０の上に形成される。スーパージャンクション構造を形成した後、マスク９０を除去する。
図３は、第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ピラー層の上に、ｎ形層を形成する工程の要部断面模式図、（ｂ）は、スーパージャンクション構造の上に、ベース層を形成する工程の要部断面模式図である。
次に、図３（ａ）に示すように、スーパージャンクション構造の上に、ベース層１３を選択的に開口するマスク９１を形成する。マスク９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、マスク９１から開口されたｎ形ピラー層１１の上側に、リン（Ｐ）等のｎ形不純物を注入する。これにより、ｎ形ピラー層１１の上層には、ｎ形ピラー層１１よりも高い濃度のｎ形不純物を含むｎ形層３０が形成される。
マスク９１を除去した後、図３（ｂ）に示すように、ｐ形ピラー層１２およびｎ形層３０の上に、ベース層１３を形成する。これにより、スーパージャンクション構造の上に、ベース層１３が形成される。
図４は、第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ベース層の表面にソース層を形成する工程の要部断面模式図、（ｂ）は、ゲート電極用のトレンチを形成する工程の要部断面模式図である。
次に、図４（ａ）に示すように、ベース層１３の表面を選択的に開口するマスク９２を形成する。マスク９２の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、マスク９２から開口されたベース層１３に、例えば、リン（Ｐ）等のｎ形不純物を注入する。これにより、ベース層１３の表面に、ソース層１４が選択的に形成される。ソース層１４を形成した後、マスク９２を除去する。
次に、図４（ｂ）に示すように、ベース層１３を選択的に開口するマスク９３を形成する。マスク９３の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、マスク９３から開口されたベース層１３の表面から、ｎ形ピラー層１１およびｐ形ピラー層１２の内部にかけて、エッチングによりトレンチ２０ｔを形成する。
図５は、第１の実施の形態に係る半導体装置の製造過程を説明するための要部断面模式図であり、（ａ）は、ゲート電極を形成する工程の要部断面模式図、（ｂ）は、ベース層の表面にレジスト層を形成する工程の要部断面模式図である。
次に、図５（ａ）に示すように、トレンチ２０ｔを高温酸化雰囲気に晒し、トレンチ２０ｔの内壁に、ゲート絶縁膜２０を形成する。さらに、トレンチ２０ｔ内に、ＣＶＤ（Chemical Vapor Deposition）によって、ゲート絶縁膜２０を介してゲート電極２１を形成する。ベース層１３およびソース層１４の上に形成されたゲート絶縁膜２０については、除去する。
次に、図５（ｂ）に示すように、ベース層１３およびソース層１４の上に、レジスト層９４を選択的に形成する。続いて、ベース層１３の表面から突出し、レジスト層９４から表出したゲート電極２１の表面に、ゲート絶縁膜２０をさらに形成する。
この後、レジスト層９４を除去し、図１に示すように、ベース層１３およびソース層１４の上に、ソース電極８０を形成する。さらに、ドレイン層１０の下には、ドレイン電極８１を形成する。このような製造過程によって、半導体装置１が形成される。
半導体装置１の作用効果について説明する。
半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００の作用効果について説明する。
図６は、比較例に係る半導体装置の要部断面模式図である。
比較例に係る半導体装置１００には、上述したｎ形層３０が設けられていない。半導体装置１００においては、ドレイン層１０の上に、ｎ形ピラー層１１と、ｐ形ピラー層１２と、が設けられている。半導体装置１００は、ｎ形ピラー層１１と、ｐ形ピラー層１２と、がドレイン層１０の主面に対して略平行な方向に繰り返し周期的に配列されたスーパージャンクション構造を有する。
ｎ形ピラー層１１およびｐ形ピラー層１２の上には、ベース層１３が設けられている。ベース層１３の表面には、ソース層１４が選択的に設けられている。ベース層１３の表面から、ｎ形ピラー層１１の内部にかけては、トレンチ２０ｔが設けられている。トレンチ２０ｔ内には、ゲート絶縁膜２０を介して、ゲート電極２１が設けられている。ゲート電極２１は、ゲート絶縁膜２０を介して、ベース層１３、ソース層１４、およびｎ形ピラー層１１に隣接している。
ベース層１３およびソース層１４は、ソース電極８０に電気的に接続されている。ドレイン層１０は、ドレイン層１０の下に設けられたドレイン電極８１に電気的に接続されている。
半導体装置１００のスイッチングオン時には、ゲート電極２１に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２０を介してゲート電極２１が対向するベース層１３に、チャネルが形成される。そして、ソース層１４、チャネル、ｎ形ピラー層１１、およびドレイン層１０を通じて、ソース電極８０とドレイン電極８１とのあいだに電流が流れる。
半導体装置１００のスイッチングオフ時には、トレンチ２０ｔとｎ形ピラー層１１とのあいだ、および、ｎ形ピラー層１１とｐ形ピラー層１２とのあいだのｐｎ接合界面から空乏層が拡がる。スーパージャンクション構造においては、それぞれのｐｎ接合界面から拡がる空乏層同士が互いに繋がって、完全に空乏化する。スイッチングオフ時には、ソース電極８０とドレイン電極８１とのあいだに高電圧が印加されても、ソース電極８０とドレイン電極８１とのあいだの主電流経路が遮断されて、半導体装置１００は、高い耐圧を保持する。
但し、半導体装置１００においては、トレンチ２０ｔからｐ形ピラー層１２までの距離がｎ形ピラー層１１の中心からｐ形ピラー層１２までよりも短い。つまり、スーパージャンクション構造が完全に空乏化する前に、トレンチ２０ｔの周辺が空乏化してしまう。
このため、半導体装置１００においては、ドレイン電極８１とソース電極８０とのあいだの容量（Ｃｄｓ）が急激に低減する前に、ゲート電極２１とドレイン電極８１とのあいだの容量（Ｃｇｄ）が低減してしまう。
例えば、ドレイン電極８１とソース電極８０とのあいだの電圧をＶｄｓとした場合、Ｖｄｓと、ＣｄｓおよびＣｇｄと、の関係を、図７に示す。図７（ａ）の横軸は、電圧（Ｖｄｓ）であり、縦軸は、容量（Ｃｄｓ、Ｃｇｄ）である。図７（ｂ）の横軸は、電圧（Ｖｄｓ）であり、縦軸は、容量比（Ｃｇｄ／Ｃｄｓ）である。図７中の括弧内の１、１００は、半導体装置１、半導体装置１００を意味する。
図７（ａ）を用いて、ドレイン電極８１とソース電極８０とのあいだの容量（Ｃｄｓ）の変化について説明する。
電圧を印加して初期段階（０〜Ｖ１）では、Ｖｄｓは、比較的低電圧の状態にある。この段階では、ｐ形ピラー層１２と、ｎ形ピラー層１１と、の接合面積が大きいため、Ｃｄｓは、大きい値を示す。ところが、Ｖ１以上になると、スーパージャンクション構造において、それぞれのｐｎ接合界面から拡がる空乏層同士が互いに繋がるため、スーパージャンクション構造が完全に空乏化する。従って、Ｖ１以上では、Ｃｄｓが急激に減少する。Ｃｄｓが急激に減少した後においては、既にスーパージャンクション構造が完全に空乏層化しているので、Ｖｄｓが増加しても、Ｃｄｓは、略一定の値を示す。このＣｄｓの変化については、スーパージャンクション構造を備えた半導体装置１、１００において起き得る。
次に、図７（ａ）を用いて、ゲート電極２１とドレイン電極８１とのあいだの容量（Ｃｇｄ）の変化について説明する。
まず、比較例に係る半導体装置１００のＣｇｄの変化について説明する。
電圧を印加して初期段階（０〜Ｖ１）では、Ｖｄｓは、比較的低電圧の状態にある。トレンチ２０ｔがｎ形ピラー層１１に接する面積は、ｐ形ピラー層１２と、ｎ形ピラー層１１と、の接合面積よりも小さい。従って、初期段階におけるＣｇｄは、Ｃｄｓよりも小さくなる。さらに、スーパージャンクション構造が完全に空乏化する前に、トレンチ２０ｔの周辺が空乏化する。このため、Ｃｄｓが電圧Ｖ１以上において急激に低減する前に、Ｃｇｄが低減してしまう。
これに対して、第１の実施の形態に係る半導体装置１では、隣接するトレンチ２０ｔのあいだに、ｎ形ピラー層１１よりも高い不純物を含むｎ形層３０が設けられている。従って、Ｖｄｓを印加した際には、ｎ形層３０の存在によって、トレンチ２０ｔの周辺が半導体装置１００よりも空乏化し難くなる。これにより、半導体装置１では、電圧Ｖ１よりも高電圧側でＣｇｄが急激に低下する。
図７（ｂ）を用いて、容量比（Ｃｇｄ／Ｃｄｓ）の変化について説明する。
半導体装置１、１００においては、ゲート電極２１にゲート信号が入力されることでスイッチング動作が制御される。
ドレイン電極８１の電圧変化は、Ｃｄｓと、Ｃｇｄと、の充放電により決定される。Ｃｇｄが小さいと、Ｃｄｓの充放電が優先になり、ゲート電流によってドレイン電極８１の電圧を制御し難くなる。このような状態では、スイッチングノイズが発生し易くなる。
比較例に係る半導体装置１００では、Ｃｄｓが低下するよりも低いＶｄｓでＣｇｄが低下するため、Ｃｇｄ／Ｃｄｓが急激に低下する電圧（Ｖ２）が存在する。つまり、ゲート電極２１による制御性が著しく悪くなる電圧が存在してしまう。従って、半導体装置１００ではスイッチングノイズが発生し易くなる。
これに対し、半導体装置１では、Ｃｇｄ／Ｃｄｓが急激に低下する電圧がなくなる。このため、半導体装置１では、半導体装置１００に比べ、ゲートによる制御性が向上し、スイッチングノイズが発生し難くなる。
なお、図７においては、ＣｇｄがＣｄｓよりも高い電圧で低下する特性を示したが、Ｃｇｄと、Ｃｄｓと、が同じ電圧で低下する場合でも、Ｃｇｄ／Ｃｄｓが急激に低下することはなく、同様な効果を得る。
また、半導体装置１においては、ｎ形層３０をベース層１３の下端から、より深く構成することにより、Ｃｇｄをより大きくすることが可能である。しかし、トレンチ２０ｔの底面よりも浅い位置に、高濃度のｎ形層３０の底面を位置させることにより、トレンチ２０ｔの底部の電界集中を抑制することができる。これにより、半導体装置１においては、ゲート絶縁膜２０の耐圧性およびゲート電極２１によるスイッチング制御の信頼性が向上する。
このように、半導体装置１のスイッチングノイズは、半導体装置１００のスイッチングノイズに比べて低減する。
次に、他の実施の形態について説明する。以下の説明および図面では、半導体装置１と同一の構成要素に同一の符号を付している。半導体装置１と同一の構成要素については、必要に応じて説明を省略する。
（第２の実施の形態）
図８は、第２の実施の形態に係る半導体装置の要部断面模式図である。
半導体装置２は、半導体装置１の変形例である。半導体装置２においては、２つのトレンチ２０ｔに挟まれた、ｎ形層３０の上に設けられたベース層１３の表面に、ソース層１４が設けられていない。すなわち、ｎ形層３０の上のベース層１３の表面に、ソース層１４が設けられていない。半導体装置２のソース層１４は、ｎ形層３０の上のベース層１３にトレンチ２０ｔを介して隣接するベース層１３の表面に、選択的に設けられている。ｎ形層３０の底面は、ゲート電極２１の下端よりもベース層１３に近い位置にある。ｎ形層３０の底面とベース層１３の底面とのあいだの距離は、ゲート電極２１の下端とベース層１３の底面とのあいだの距離よりも短い。
半導体装置２においても、ベース層１３とｎ形ピラー層１１とのあいだにｎ形層３０が隣接しているので、半導体装置１と同様の作用効果を有する。
半導体装置１、２においては、ベース層１３と、ｎ形層３０と、の接合部の電界が増加し、この接合部において、アバランシェ降伏が起き易い構造になっている。
しかし、半導体装置２においては、ｎ形層３０の上のベース層１３の表面に、ソース層１４が設けられていない。このため、半導体装置２においては、ソース層１４／ベース層１３／ｎ形層３０による寄生バイポーラトランジスタが形成されない。従って、半導体装置２においては、アバランシェ降伏によるホール電流が流れても、寄生バイポーラトランジスタの誤動作が起こり難い。その結果、半導体装置２は、半導体装置１に比べて、高いアバランシェ耐量を有する。
（第３の実施の形態）
図９は、第３の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフ、（ｃ）は、半導体装置の深さ方向と、電界と、の関係を説明するグラフである。
図９（ａ）に示す半導体装置３は、ｎ形ピラー層１１と、ｐ形ピラー層１２と、がドレイン層１０の主面に対して略平行な方向に繰り返し周期的に配列されたスーパージャンクション構造を有する。ｎ形ピラー層１１およびｐ形ピラー層１２の上には、ベース層１３が設けられている。ベース層１３の表面には、ソース層１４が選択的に設けられている。
トレンチ２０ｔは、ソース層１４の表面から、ソース層１４、ベース層１３、およびｎ形層３０を貫通して、ｎ形ピラー層１１にまで到達している。トレンチ２０ｔは、ｎ形ピラー層１１の中心に設けられている。トレンチ２０ｔ内には、ゲート絶縁膜２０を介して、ゲート電極２１が設けられている。ゲート電極２１は、ゲート絶縁膜２０を介して、ベース層１３、ソース層１４、ｎ形層３０、およびｎ形ピラー層１１に隣接している。ｎ形層３０の底面は、ゲート電極２１の下端よりもベース層１３に近い位置にある。ｎ形層３０の底面とベース層１３の底面とのあいだの距離は、ゲート電極２１の下端とベース層１３の底面とのあいだの距離よりも短い。
半導体装置３においても、トレンチ２０ｔにｎ形層３０が隣接しているので、半導体装置３のスイッチングオフ時には、スーパージャンクション構造が完全に空乏化する後に、トレンチ２０ｔの周辺が空乏化する。従って、半導体装置３においても、ゲート絶縁膜２０の耐圧性およびゲート電極２１によるスイッチング制御の信頼性が向上する。
また、高濃度のｎ形層３０がベース層１３直下に設けられると、ベース層１３直下の電界が増加するが、半導体装置３においては、ｐ形ピラー層１２の上半部分の濃度をｎ形ピラー層１１の上半部分の濃度よりも高くしている（図９（ｂ）参照）。これにより、半導体装置３においては、スーパージャンクション構造の中央部分の電界が強くなる（図９（ｃ）参照）。
従って、半導体装置３においては、ベース層１３の直下の電界が弱くなり、アバランシェ降伏がベース層１３の直下ではなく、ｐ形ピラー層１２の中央部分で起き易くなる。これにより、半導体装置３においては、安定した耐圧が得られる。また、アバランシェ降伏によって、半導体装置３内に、大きな電流が流れても、ベース層４の直下の電界が弱いので、負性抵抗が発生し難くなる。その結果、半導体装置３では、高いアバランシェ耐量が得られる。
（第４の実施の形態）
図１０は、第４の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフである。
図１０（ａ）に示す半導体装置４は、半導体装置３の変形例である。半導体装置４においては、ベース層１３とｐ形ピラー層１２とのあいだに、ｐ形不純物を含むｐ形層（第７半導体層）３１が設けられている。ｐ形層３１は、ｐ形ピラー層１２よりも高い濃度のｐ形不純物を含む。ｐ形層３１は、ｎ形層３０に隣接している。
半導体装置４においては、トレンチ２０ｔが設けられた結果、トレンチ２０ｔからドレイン層１０の主面に対し、略平行な方向に空乏層が伸び易くなっている。このため、トレンチ２０ｔ周辺においては、セルピッチを狭くする場合と同様に、スーパージャンクション構造の不純物濃度をより高くすることができる。このため、ｐ形ピラー層１２の上に、ｐ形ピラー層１２よりも高い不純物濃度を含む、高濃度のｐ形層３１を形成することができる。
従って、ｐ形層３１に隣接するｎ形層３０の不純物濃度をさらに高い濃度にすることが可能になる。その結果、半導体装置４においては、オン抵抗がより低減する。また、高濃度のｐ形層３１を形成することで、Ｖｄｓに対するＣｄｓの変化がより緩和される。これにより、半導体装置４においては、スイッチングノイズがより発生し難くなる。
また、図１０（ｂ）に示すように、ｎ形層３０よりもｐ形層３１の方が低い濃度にすることにより、半導体装置４の電界分布は、図９（ｃ）と同様の電界分布になる。これにより、半導体装置４においては、ゲート絶縁膜２０の耐圧性およびゲート電極２１によるスイッチング制御の信頼性が向上する。
（第５の実施の形態）
図１１は、第５の実施の形態に係る半導体装置の要部断面模式図である。
半導体装置５は、半導体装置３の別の変形例である。半導体装置５においては、隣接する２つのトレンチ２０ｔがベース層１３の表面から、ベース層１３、およびｎ形層３０を貫通して、ｎ形ピラー層１１にまで到達している。ｎ形ピラー層１１には、２つのトレンチ２０ｔが接している。ベース層１３に選択的に設けられたソース層１４は、それぞれのトレンチ２０ｔに隣接している。ｎ形層３０の底面は、ゲート電極２１の下端よりもベース層１３に近い位置にある。ｎ形層３０の底面とベース層１３の底面とのあいだの距離は、ゲート電極２１の下端とベース層１３の底面とのあいだの距離よりも短い。
ｎ形ピラー層１１の上に、２つのトレンチ２０ｔを設けたことにより、Ｃｇｄがより増加する。また、隣接するトレンチ２０ｔの間隔を広く、トレンチ２０ｔと、ｐ形ピラー層１２と、の間隔を狭くすることにより、アバランシェ降伏時に発生する電流を、隣接するトレンチ２０ｔ間のベース層１３に選択的に流すことが可能になる。さらに、半導体装置５においては、隣接するトレンチ２０ｔ間のベース層１３にソース層１４が設けられていない。このため、半導体装置５においては、ソース層１４／ベース層１３／ｎ形層３０による寄生バイポーラトランジスタが形成されない。従って、半導体装置５においては、アバランシェ降伏によるホール電流が流れても、寄生バイポーラトランジスタの誤動作が起こり難い。その結果、半導体装置５は、高いアバランシェ耐量を有する。
（第６の実施の形態）
図１２は、第６の実施の形態に係る半導体装置を説明する図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、半導体装置の深さ方向と、不純物濃度と、の関係を説明するグラフである。
図１２（ａ）に示す半導体装置６においては、ドレイン層１０の上に、ｎ−形のドリフト層（第２半導体層）１５が設けられている。換言すれば、半導体装置６においては、ドレイン層１０の上に、ｐ形ピラー層１２を配置しないドリフト層１５が設けられている。ドリフト層１５の上には、ｎ形層３０が設けられている。ｎ形層３０の上には、ベース層１３が設けられている。すなわち、ベース層１３とドリフト層１５とのあいだには、ドリフト層１５よりも高い濃度のｎ形不純物を含むｎ形層３０が設けられている。ベース層１３の表面には、ソース層１４が選択的に設けられている。
ソース層１４の表面から、ベース層１３を貫通し、ドリフト層１５の内部にかけては、トレンチ２０ｔよりも深いトレンチ２５ｔが設けられている。トレンチ２５ｔは、ドリフト層１５に接している。トレンチ２５ｔの上側においては、ゲート絶縁膜２０を介して、トレンチ状のゲート電極２１が設けられている。ゲート電極２１は、ゲート絶縁膜２０を介して、ベース層１３、ソース層１４、ｎ形層３０、およびドリフト層１５に隣接している。ｎ形層３０の底面は、ゲート電極２１の下端よりもベース層１３に近い位置にある。ｎ形層３０の底面とベース層１３の底面とのあいだの距離は、ゲート電極２１の下端とベース層１３の底面とのあいだの距離よりも短い。
ゲート電極２１の下には、フィールドプレート絶縁膜（第２絶縁膜）２５を介して、フィールドプレート電極２６（埋め込み電極）が設けられている。フィールドプレート電極２６は、例えば、ソース電極８０に電気的に接続されている。
このように、半導体装置６においては、ドリフト層１５内に、スーパージャンクション構造ではなく、フィールドプレート構造が設けられている。
半導体装置６の作用効果について説明する。
半導体装置６のスイッチングオン時には、ゲート電極２１に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２０を介してゲート電極２１が対向するベース層１３に、チャネルが形成される。ソース層１４、チャネル、ｎ形層３０、ドリフト層１５およびドレイン層１０を通じて、ソース電極８０とドレイン電極８１とのあいだに電流が流れる。
半導体装置６のスイッチングオフ時には、トレンチ２５ｔと、ドリフト層１５と、の界面から、ｎ形層３０側およびドリフト層１５側に、空乏層が延びていく。ドリフト層１５において空乏層同士が繋がると、ドリフト層１５が完全に空乏化して、上述したように、Ｃｄｓが急激に低下する。
ここで、ｎ形層３０が設けられていなければ、比較例に係る半導体装置１００と同様に、ドリフト層１５が完全に空乏化する前に、ゲート絶縁膜２０の周辺が先に空乏化してしまう。この場合、ドレイン電極８１とソース電極８０とのあいだの容量（Ｃｄｓ）が急激に低減する前に、ゲート電極２１とドレイン電極８１とのあいだの容量（Ｃｇｄ）が低減してしまう。この場合、上述したごとく、スイッチングノイズが発生し易くなる。
これに対し、半導体装置６には、ｎ形層３０が設けられているので、Ｖｄｓが印加されても、ゲート絶縁膜２０の周辺が空乏化し難くなる。すなわち、Ｃｄｓが急激に低減した後に、Ｃｇｄが低下する。従って、Ｃｇｄ／Ｃｄｓの急激な低下が抑制される。その結果、半導体装置６では、スイッチングノイズが発生し難くなる。
このように、ドリフト層１５内に、フィールドプレート構造が設けられた半導体装置６においても、ｎ形層３０によって、Ｃｇｄが低下する電圧を制御することができる。
また、ドリフト層１５の深さ方向の不純物濃度を一定にするほか、図１２（ｂ）に示すように、ソース電極８０の側よりも、ドレイン電極８１の側で不純物濃度を高くする構成も本実施の形態に含まれる。
ソース電極８０の側よりも、ドレイン電極８１の側で不純物濃度を高くすることにより、高耐圧を維持しながら、オン抵抗を下げることができる。また、ゲート電極２１の下端よりも浅い位置に、高濃度のｎ形層３０の底面を位置させることにより、ゲート絶縁膜２０の耐圧性およびゲート電極２１によるスイッチング制御の信頼性が向上する。
以上、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。それぞれの実施の形態ついては、それぞれが独立した実施の形態ではなく、それぞれの実施の形態を適宜複合することができる。例えば、本実施の形態では、第１導電形をｎ形、第２導電形をｐ形として説明をしたが、第１導電形をｐ形、第２導電形をｎ形としても実施可能である。
例えば、ゲート電極２１、スーパージャンクション構造、フィールドプレート構造の平面パターンは、ストライプ状に限らず、格子状、千鳥状、ハニカム状に形成してもよい。
例えば、ｐ形ピラー層１２、フィールドプレート絶縁膜２５は、ドレイン層１０と接していない構造を示していたが、ドレイン層１０に接していても実施可能である。
また、半導体材としてシリコン（Ｓｉ）を挙げたが、半導体材としては、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体、ダイアモンドなどのワイドバンドギャップ半導体を挙げることができる。
また、半導体装置の製造方法においては、図２〜図５に例示された製造プロセスに限られない。例えば、スーパージャンクション構造の製造については、エピタキシャル成長によって、ピラー層を形成する製造過程のほか、イオン注入と、埋め込み結晶成長と、を複数繰り返す製造プロセスや、加速電圧を変化させたイオン注入によって、ピラー層を形成する製造プロセスも本実施の形態に含まれる。
１、２、３、４、５、６、１００ 半導体装置
１０ ドレイン層（第１半導体層）
１１ ｎ形ピラー層（第２半導体層）
１１Ａ 半導体層
１２ ｐ形ピラー層（第３半導体層）
１２ｔ、２０ｔ、２５ｔ トレンチ
１３ ベース層（第４半導体層）
１４ ソース層（第５半導体層）
１５ ドリフト層（第２半導体層）
２０ ゲート絶縁膜（第１絶縁膜）
２１ ゲート電極（制御電極）
２５ フィールドプレート絶縁膜（第２絶縁膜）
２６ フィールドプレート電極（埋め込み電極）
３０ ｎ形層（第６半導体層）
３１ ｐ形層（第７半導体層）
８０ ソース電極（第２主電極）
８１ ドレイン電極（第１主電極）
９０、９１、９２、９３ マスク
９４ レジスト層

Claims (8)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層の上に、前記第１半導体層の主面に対して略平行な方向に交互に設けられた第１導電形の第２半導体層および第２導電形の第３半導体層と、
    前記第２半導体層および前記第３半導体層の上に設けられた第２導電形の第４半導体層と、
    前記第４半導体層の表面に選択的に設けられた第１導電形の第５半導体層と、
    前記第５半導体層の表面から前記第４半導体層を貫通し前記第２半導体層に接するトレンチ内に絶縁膜を介して設けられた制御電極と、
    前記第１半導体層に接続された第１主電極と、
    前記第４半導体層および前記第５半導体層に接続された第２主電極と、
    前記第４半導体層と第２半導体層とのあいだに設けられた第１導電形の第６半導体層と、
    を備え、
    前記第６半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも高いことを特徴とする半導体装置。
  2. 前記第６半導体層の底面と前記第４半導体層の底面とのあいだの距離は、前記制御電極の下端と前記第４半導体層の底面とのあいだの距離よりも短いことを特徴とする請求項１記載の半導体装置。
  3. 前記第２半導体層に、２つの前記トレンチが接していることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記２つの前記トレンチに挟まれた、前記第２半導体層の上に設けられた前記第４半導体層の表面に、前記第５半導体層が設けられていないことを特徴とする請求項３記載の半導体装置。
  5. 前記第４半導体層と前記第３半導体層とのあいだに設けられ、前記第３半導体層の不純物濃度よりも高い濃度の不純物を含む第２導電形の第７半導体層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第７半導体層は、前記第６半導体層に隣接していることを特徴とする請求項５記載の半導体装置。
  7. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
    前記第２半導体層の上に設けられた第２導電形の第４半導体層と、
    前記第４半導体層の表面に選択的に設けられた第１導電形の第５半導体層と、
    前記第５半導体層の表面から前記第４半導体層を貫通し前記第２半導体層に接するトレンチ内に第１絶縁膜を介して設けられた制御電極と、
    前記トレンチ内において、前記制御電極の下に、第２絶縁膜を介して設けられた埋め込み電極と、
    前記第１半導体層に接続された第１主電極と、
    前記第４半導体層および前記第５半導体層に接続された第２主電極と、
    前記第４半導体層と第２半導体層とのあいだに設けられた第１導電形の第６半導体層と、
    を備え、
    前記第６半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも高いことを特徴とする半導体装置。
  8. 前記第６半導体層の底面と前記第４半導体層の底面との距離は、前記制御電極の下端と前記第４半導体層の底面との距離よりも短いことを特徴とする請求項７記載の半導体装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014132612A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔ
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
WO2015151185A1 (ja) * 2014-03-31 2015-10-08 新電元工業株式会社 半導体装置
JPWO2013179820A1 (ja) * 2012-05-31 2016-01-18 国立研究開発法人産業技術総合研究所 半導体装置
JP2016537809A (ja) * 2013-10-21 2016-12-01 ヴィシェイ−シリコニックス 高エネルギードーパント注入技術を用いた半導体構造
US9653557B2 (en) 2013-06-20 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor device
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
WO2020084736A1 (ja) * 2018-10-25 2020-04-30 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法
JP2021007129A (ja) * 2019-06-28 2021-01-21 ルネサスエレクトロニクス株式会社 半導体装置
JP7289258B2 (ja) 2019-11-22 2023-06-09 ルネサスエレクトロニクス株式会社 半導体装置
CN112913032B (zh) * 2018-10-25 2024-05-03 三菱电机株式会社 半导体装置以及电力变换装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140085141A (ko) * 2012-12-27 2014-07-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
KR101360070B1 (ko) * 2012-12-27 2014-02-12 현대자동차 주식회사 반도체 소자 및 그 제조 방법
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
JP5843801B2 (ja) 2013-03-19 2016-01-13 株式会社東芝 情報処理装置およびデバッグ方法
JP6173987B2 (ja) * 2013-09-20 2017-08-02 サンケン電気株式会社 半導体装置
JP6400548B2 (ja) 2015-09-14 2018-10-03 株式会社東芝 半導体装置
JP2017059636A (ja) * 2015-09-15 2017-03-23 三菱電機株式会社 半導体装置の製造方法
DE102015121566B4 (de) * 2015-12-10 2021-12-09 Infineon Technologies Ag Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
WO2017168733A1 (ja) * 2016-03-31 2017-10-05 新電元工業株式会社 半導体装置の製造方法及び半導体装置
US10147790B2 (en) * 2016-06-21 2018-12-04 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
JP6818712B2 (ja) 2018-03-22 2021-01-20 株式会社東芝 半導体装置
JP7198236B2 (ja) * 2020-03-13 2022-12-28 株式会社東芝 半導体装置
CN113628969B (zh) * 2020-05-06 2022-06-24 苏州东微半导体股份有限公司 半导体超结器件的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250732A (ja) * 1994-12-30 1996-09-27 Siliconix Inc デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2002076339A (ja) * 2000-09-05 2002-03-15 Fuji Electric Co Ltd 超接合半導体素子
JP2004502306A (ja) * 2000-06-23 2004-01-22 シリコン・ワイヤレス・コーポレイション 速度飽和モードでの動作時に線形伝達特性を持つｍｏｓｆｅｔデバイスとその製造方法及び動作方法
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置
JP2006093457A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp 絶縁ゲート型半導体装置
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP2007288026A (ja) * 2006-04-19 2007-11-01 Toyota Motor Corp 半導体装置とその製造方法
WO2011093473A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008520A (en) 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
JP4091921B2 (ja) * 2004-02-16 2008-05-28 松下電器産業株式会社 半導体装置及びその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP5002148B2 (ja) 2005-11-24 2012-08-15 株式会社東芝 半導体装置
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
JP5135759B2 (ja) 2006-10-19 2013-02-06 富士電機株式会社 超接合半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250732A (ja) * 1994-12-30 1996-09-27 Siliconix Inc デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2004502306A (ja) * 2000-06-23 2004-01-22 シリコン・ワイヤレス・コーポレイション 速度飽和モードでの動作時に線形伝達特性を持つｍｏｓｆｅｔデバイスとその製造方法及び動作方法
JP2002076339A (ja) * 2000-09-05 2002-03-15 Fuji Electric Co Ltd 超接合半導体素子
JP2005085990A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 電力用半導体装置
JP2006093457A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp 絶縁ゲート型半導体装置
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP2007288026A (ja) * 2006-04-19 2007-11-01 Toyota Motor Corp 半導体装置とその製造方法
WO2011093473A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013179820A1 (ja) * 2012-05-31 2016-01-18 国立研究開発法人産業技術総合研究所 半導体装置
JP2014132612A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔ
US9653557B2 (en) 2013-06-20 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor device
JP2016537809A (ja) * 2013-10-21 2016-12-01 ヴィシェイ−シリコニックス 高エネルギードーパント注入技術を用いた半導体構造
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
WO2015151185A1 (ja) * 2014-03-31 2015-10-08 新電元工業株式会社 半導体装置
JP5833277B1 (ja) * 2014-03-31 2015-12-16 新電元工業株式会社 半導体装置
US9859414B2 (en) 2014-03-31 2018-01-02 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
US10527654B2 (en) 2014-08-19 2020-01-07 Vishay SIliconix, LLC Vertical sense devices in vertical trench MOSFET
US10444262B2 (en) 2014-08-19 2019-10-15 Vishay-Siliconix Vertical sense devices in vertical trench MOSFET
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
WO2020084736A1 (ja) * 2018-10-25 2020-04-30 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
JPWO2020084736A1 (ja) * 2018-10-25 2021-06-03 三菱電機株式会社 半導体装置及び電力変換装置
CN112913032A (zh) * 2018-10-25 2021-06-04 三菱电机株式会社 半导体装置、电力变换装置以及半导体装置的制造方法
JP7019835B2 (ja) 2018-10-25 2022-02-15 三菱電機株式会社 半導体装置及び電力変換装置
US11557671B2 (en) 2018-10-25 2023-01-17 Mitsubishi Electric Corporation Semiconductor device having trench gate electrodes formed in first pillars including source layers formed in the first pillars being deeper into the substrate than first source layers in second pillars
CN112913032B (zh) * 2018-10-25 2024-05-03 三菱电机株式会社 半导体装置以及电力变换装置
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法
JP7184681B2 (ja) 2019-03-18 2022-12-06 株式会社東芝 半導体装置およびその制御方法
JP2021007129A (ja) * 2019-06-28 2021-01-21 ルネサスエレクトロニクス株式会社 半導体装置
JP7289258B2 (ja) 2019-11-22 2023-06-09 ルネサスエレクトロニクス株式会社 半導体装置

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