JP2017059636A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ウエハ反りを抑制し、製造コストを削減し、導電性の高いＮｉ膜を得ることができる半導体装置の製造方法を提供する。
【解決手段】互いに対向する第１及び第２の主面を持つ半導体基板１の第１の主面に第１の主電極９を形成する。半導体基板１の第２の主面に第２の主電極１３を形成する。第１及び第２の主電極９、１３の表面を活性化する表面活性化処理を行う。第１及び第２の主電極９、１３の表面を清浄化する表面清浄化処理を行う。表面活性化処理及び表面清浄化処理の後に、第１及び第２の主電極９、１３上にそれぞれ２％以上の結晶性Ｎｉを含む第１及び第２のＮｉ膜１４、１５を湿式成膜法により同時に形成する。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関する。
例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）及びＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などの電力用半導体装置（パワーデバイス）は、産業用モータや自動車用モータなどのインバータ回路、大容量サーバの電源装置、及び無停電電源装置などの半導体スイッチとして広く用いられている。
表裏導通型の電力用半導体装置では、オン特性などに代表される通電性能を改善するために、半導体基板が薄く加工される。近年では、コスト面・特性面を改善するため、ＦＺ（Floating Zone）法により作製されたウエハ材料をもとに、５０μｍ程度まで薄型化された極薄ウエハプロセスを用いて半導体装置が製造されている。
一方、このような表裏導通型の電力用半導体装置を回路基板などに実装する場合、電力用半導体装置の裏面側を回路基板上にはんだ付けし、表面側をＡｌワイヤなどでワイヤボンドすることで回路基板と電気的に接続していた。近年では、電力用半導体装置の通電性能が向上したため、両面をはんだ付けすることで、電力用半導体装置を組み込んだ電力用半導体モジュールの通電性能や放熱性能を向上させる構造に変化しつつある。そのため、電力用半導体装置の表面側に形成する電極層に、はんだ付けのために数μｍ（ミクロン）レベルのＮｉ（ニッケル）膜が必要とされている。蒸着又はスパッタなどの真空成膜法では、成膜速度が遅く、生産性及び製造コストの面で問題が残る。そのため、高速成膜可能な湿式成膜法である、めっきが注目されている。
しかし、前述のウエハ薄肉化と電極厚膜化の動向から、ウエハプロセス中のウエハ反りが問題となる。具体的には、ウエハハンドリング中に予期せぬ場所にウエハ端が接触すると、ウエハ欠け又は割れが発生する。これにより、製造歩留りが低下し、製造コストの高騰を招くといった問題がある。
このようなウエハの反りを防止するために以下の技術が提案されている（例えば、特許文献１参照）。半導体ウエハの裏面に真空成膜法で裏面電極を形成すると、半導体ウエハは裏面電極の成膜時の温度差に基づく応力によって表面側に凸に反った状態となる。次に、半導体ウエハの裏面をプラズマ処理し、半導体ウエハの裏面に付着する付着物を除去する。次に、めっき処理時の裏面電極汚染を防止し、かつウエハの反りを抑制するために、半導体ウエハの裏面に半導体ウエハの反りに沿って剥離テープを貼り付ける。剥離テープの貼り付け後も、半導体ウエハは、表面側に凸に反った状態を維持する。次に、半導体ウエハの表面にめっき膜を無電解めっき処理により形成する。次に、半導体ウエハから剥離テープを剥離する。その後、半導体ウエハから半導体チップを切り出す。
特開２０１１−２２２８９８号公報
しかし、特許文献１に示された技術では、安定した品質を維持するための成膜条件やテープ貼付条件などの製造条件の管理が難しい。また、裏面電極の保護のために、ウエハへのテープの貼りと剥がし工程を付与してプロセス数を増加させている。これにより、必然的にウエハのハンドリング回数も増加し、そのことに起因したウエハ破損の確率も増加する。また、テープ剥がし後の裏面電極にテープ材料の残渣などがあると、組立時の不良率も増加する。これらの理由から、製造コストを低減するのが難しいという問題がある。
本発明は、上述のような課題を解決するためになされたもので、その目的はウエハ反りを抑制し、製造コストを削減し、導電性の高いＮｉ膜を得ることができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、互いに対向する第１及び第２の主面を持つ半導体基板の前記第１の主面に第１の主電極を形成する工程と、前記半導体基板の前記第２の主面に第２の主電極を形成する工程と、前記第１及び第２の主電極の表面を活性化する表面活性化処理を行う工程と、前記第１及び第２の主電極の表面を清浄化する表面清浄化処理を行う工程と、前記表面活性化処理及び前記表面清浄化処理の後に、前記第１及び第２の主電極上にそれぞれ２％以上の結晶性Ｎｉを含む第１及び第２のＮｉ膜を湿式成膜法により同時に形成する工程とを備えることを特徴とする。
本発明では、表面電極と裏面電極上にそれぞれＮｉ膜を同時に形成する。これにより、ウエハ反りを抑制し、製造コストを削減することができる。また、Ｎｉ膜に含まれる結晶性Ｎｉの割合を２％以上とすることにより導電性の高いＮｉ膜を得ることができる。
本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係るめっき前処理のフローチャートである。 Ｎｉめっき膜中の結晶性Ｎｉの割合とＮｉめっき膜の抵抗値の関係を示す図である。 図８の横軸の一部を拡大した図である。 本発明の実施の形態２に係る半導体装置の製造方法のフローチャートである。 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態２に係る半導体装置を回路基板上にはんだ付けした状態を示す断面図である。 図１２のはんだ接合界面を示す平面図である。 本発明の実施の形態２に係る半導体装置のＡｕめっき膜の厚みと半導体装置の面積に対するはんだボイド比率の関係を示す図である。 図１４の横軸の一部を拡大した図である。 本発明の実施の形態３に係る半導体装置の製造方法のフローチャートである。 本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。図２〜図６は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。本実施の形態では、表裏導通型の半導体装置の一例としてトレンチ型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の表裏面にはんだ付け用の電極を形成する。
まず、図２に示すように、半導体基板１の表面側の構造を形成する（ステップＳ１）。具体的には、ｎ型の半導体基板１の表面側（紙面の上方）からリン又は砒素などのイオンを注入し、活性化炉による熱処理を行ってｎ型電荷蓄積層２を形成する。同様にホウ素又は二フッ化ホウ素（ＢＦ２）などを注入してｐ型ベース層３を形成する。同様にリン又は砒素などを注入してｐ型ベース層３の一部にｎ型エミッタ層４を形成する。
次に、半導体基板１の表面側に写真製版及びドライエッチングを行って、ｎ型エミッタ層４、ｐ型ベース層３及びｎ型電荷蓄積層２を貫通するトレンチ５を形成する。トレンチ５は紙面奥行方法に同様の断面形状が連続している。次に、熱酸化などによりトレンチ５内壁に沿ってゲート絶縁膜６を例えば１００ｎｍ程度形成する。次に、トレンチ５内にポリシリコンを埋め込んでトレンチゲート７を形成する。次に、ＣＶＤ（化学気相成長：Chemical Vapor Deposition）等によりトレンチゲート７上に層間絶縁膜８を形成する。電極とのコンタクトを取るために、写真製版、ドライエッチング又はウエットエッチングなどにより不要な層間絶縁膜８を取り除く。このようにして半導体基板１の表面構造が形成される。
次に、図３に示すように、半導体基板１の表面上に、エミッタ電極９を真空蒸着法又はスパッタ法などにより例えば５μｍ程度形成する（ステップＳ２）。エミッタ電極９はｐ型ベース層３及びｎ型エミッタ層４に電気的に接続されている。エミッタ電極９の材料として純Ａｌ、ＡｌＳｉ合金、ＡｌＣｕ合金、又はＡｌＳｉＣｕ合金を用いることができる。ただし、エミッタ電極９のＡｌ中のＳｉ又はＣｕの濃度は５ｗｔ％以下である。また、エミッタ電極９のＡｌと半導体基板１のＳｉ又はＳｉＣの間で原子の相互拡散が起こり、Ａｌが基板側に突き出すといった、いわゆるＡｌスパイクという現象が発生することもある。そこで、エミッタ電極９は、Ｔｉ、Ｍｏ、Ｗ、Ｖ、Ｃｒなどの金属膜をバリアメタルとして半導体基板１とＡｌ合金の間に設けた積層構造にしてもよい。
また、エミッタ電極９の周囲を覆う保護膜１０を形成する。保護膜１０は、半導体装置表面の保護や外部との絶縁距離を確保するために設けられている。保護膜１０の材料として、ＳｉＯ２（シリコン酸化膜）又はＳｉＮ（シリコン窒化膜）など無機物、又は、ポリイミドなどの有機物を用いることができる。その厚みは主に１μｍから１０μｍであり、外部との絶縁を確保するために５０μｍ程度の厚みとすることもある。
次に、図４に示すように、半導体基板１の裏面を研削砥石による機械加工及びフッ酸又は硝酸を含むウエットエッチングにより適切な厚さまで薄化する（ステップＳ３）。次に、半導体基板１の裏面側（紙面の下方）からのイオン注入と熱処理によりｎ型バッファ層１１及びｐ型コレクタ層１２を順に形成する（ステップＳ４）。なお、半導体基板１の表面に形成されたエミッタ電極９は融点が低いため、拡散炉を用いて１０００℃程度まで加熱するとエミッタ電極９の融点を超えてしまう。そこで、ｎ型バッファ層１１及びｐ型コレクタ層１２を形成するための熱処理において、裏面側だけを効率的に加熱できるレーザアニールを用いてもよい。
次に、図５に示すように、半導体基板１の裏面にコレクタ電極１３を形成する（ステップＳ５）。コレクタ電極１３はｐ型コレクタ層１２に電気的に接続されている。コレクタ電極１３の材料として純Ａｌ、ＡｌＳｉ合金、ＡｌＣｕ合金、又はＡｌＳｉＣｕ合金を用いることができる。
ここで、エミッタ電極９及びコレクタ電極１３の表面には強固な有機物残渣と酸化膜が形成されている。このため、一般的な脱脂と酸洗いを行った後にめっきを行っても、それらの電極のＡｌ合金とめっき金属との間で金属拡散が生じず、強固な付着力を有するめっき膜を形成できない。そこで、以下に説明するようなめっき前処理を行う（ステップＳ６）。
図７は、本発明の実施の形態１に係るめっき前処理のフローチャートである。まず、表面活性化処理として例えばプラズマを利用したプラズマクリーニングを行う（ステップＳ６−１）。プラズマクリーニングとはＡｌ合金上に焼きついてしまった一般的なめっき前処理で除去できない有機物残渣を、プラズマで酸化分解するか又は叩き出して表面を清浄にする処理方法である。
次に、Ａｌ合金の表面に残留した軽度の有機物汚染と酸化膜を除去する脱脂処理を行う（ステップＳ６−２）。次に、Ａｌ合金の表面を中和し、表面をエッチングして面を荒らし、後工程での処理液の反応性を高め、めっきの付着力を向上させる酸洗浄を行う（ステップＳ６−３）。
次に、エミッタ電極９及びコレクタ電極１３のＡｌ合金の表面にＡｌの酸化膜を除去しつつＺｎ（亜鉛）の皮膜を形成する第１ジンケート処理を行う（ステップＳ６−４）。具体的には、Ｚｎがイオンとして溶解した水溶液にＡｌ合金を浸漬すると、Ｚｎの方がＡｌよりも標準酸化還元電位が貴であるため、Ａｌがイオンとして溶解しこの時生じた電子によってＺｎイオンがＡｌ合金の表面で電子を受け取りＡｌ合金の表面にＺｎの皮膜を作る。この時にＡｌの酸化膜も除去される。
次に、Ｚｎで被覆されたＡｌ合金を濃硝酸に浸漬しＺｎを溶解させると共に、Ａｌ表面に薄くて均一なＡｌ酸化物皮膜を形成するジンケート剥離を行う（ステップＳ６−５）。次に、再びＡｌ合金をＺｎ処理液に浸漬してＡｌ合金の表面にＡｌの酸化膜を除去しつつＺｎ（亜鉛）の皮膜を形成する第２ジンケート処理を行う（ステップＳ６−６）。これらの処理によりＡｌ合金は薄くなると共に平滑になる。回数を増やすほどＡｌ合金の表面は均一になり、めっき膜の出来映えも良くなるが、生産性を考慮すると２回多くても３回が好ましい。
このようにしてめっき前処理を行う。一般的なめっき前処理と異なる点はプラズマクリーニング、ジンケート処理及びジンケート剥離が工程内に含まれていることである。なお、各工程の間には十分な水洗時間を確保し、前の工程の処理液や残渣が次工程に持ち込まれないようにする。
次に、図６に示すように、無電解Ｎｉめっきを行うことで基板表面のエミッタ電極９と基板裏面のコレクタ電極１３上にそれぞれ無電解Ｎｉめっき膜１４，１５を同時に形成する（ステップＳ７）。具体的には、Ｚｎで被覆されたエミッタ電極９及びコレクタ電極１３のＡｌ合金を無電解Ｎｉめっき液に浸漬すると、最初は、Ｚｎの方がＮｉよりも標準酸化還元電位が卑であるため、Ａｌ合金上にＮｉが析出する。続いて表面がＮｉで覆われると、めっき液中に含まれる還元剤の作用によって、自動触媒的にＮｉが析出する。ただし、この自動触媒的析出時には、還元剤の成分がめっき膜に取り込まれるため、無電解Ｎｉめっき膜１４，１５は合金となり、また還元剤の濃度が高いと非晶となる。一般に還元剤として次亜りん酸が利用されているため、無電解Ｎｉめっき膜１４，１５にはＰが含まれている。このような条件で、エミッタ電極９上の無電解Ｎｉめっき膜１４を５．０μｍ、コレクタ電極１３上の無電解Ｎｉめっき膜１５を４．８μｍ形成する。また、無電解Ｎｉめっき膜１４，１５の中のＰ濃度は５．５ｗｔ％であり、Ｘ線回折により結晶性Ｎｉの存在を確認した。
図８は、Ｎｉめっき膜中の結晶性Ｎｉの割合とＮｉめっき膜の抵抗値の関係を示す図である。図９は、図８の横軸の一部を拡大した図である。図６に示すようなトレンチＩＧＢＴを用いてＮｉめっき膜を形成していないサンプルとの比較によりＮｉめっき膜のみの抵抗値を調査した。この結果、Ｎｉめっき膜に含まれる結晶性Ｎｉの割合を２％以上とすることによりＮｉめっき膜の抵抗値が下がり、導電性が向上することを確認した。また、この実験では、無電解Ｎｉめっき膜に含まれるＰ濃度を変化させることによって、無電解Ｎｉめっき膜に含まれる結晶性Ｎｉの割合を変化させた。結晶性Ｎｉの割合は、無電解Ｎｉめっき膜の形成後に半導体装置を形成したウエハ全体を熱処理により加熱することで、適宜、調整することも可能である。
以上説明したように、本実施の形態では、基板表面のエミッタ電極９と基板裏面のコレクタ電極１３上にそれぞれ無電解Ｎｉめっき膜１４，１５を同時に形成する。これにより、めっき膜形成時のウエハ反りを抑制することができる。また、両面に対して同時にめっきによる湿式成膜を実施することでテープ貼付やテープ剥がし工程が不要となるため、ウエハハンドリング時のウエハ破損確率も低減することができる。また、テープ貼付に伴うプロセス数も減らし、製造時のエネルギー消費量を減らすことができる。よって、ウエハ反りを抑制し、製造コストを削減することができる。また、無電解Ｎｉめっき膜１４，１５に含まれる結晶性Ｎｉの割合を２％以上とすることにより導電性の高いＮｉ膜を得ることができる。
また、表面活性化処理としてプラズマクリーニングを行うことにより半導体基板１の表裏面を非接触で同時に表面活性化することができる。また、表面清浄化処理としてジンケート処理を行うことにより無電解Ｎｉめっき膜１４，１５を均一に形成することができる。さらに、ジンケート処理を少なくとも２回実施することにより、無電解Ｎｉめっき膜１４，１５の膜厚を均一にすることができる。また、無電解Ｎｉめっきを用いることで簡易な設備構成で無電解Ｎｉめっき膜１４，１５を形成することができる。
また、無電解Ｎｉめっき膜１４，１５を形成する前に、半導体基板１の表面においてエミッタ電極９の周囲を保護膜１０で囲繞する。これにより、組立に必要な部分のみに無電解Ｎｉめっき膜１４，１５を形成することができ、チップ周辺にはんだ材料が飛散することによる特性変動を抑制することができる。
また、エミッタ電極９及びコレクタ電極１３がＡｌ合金電極であれば、半導体基板１との確実な接続を行うことができる。さらに、これらの電極がバリアメタルと、バリアメタル上に設けられたＡｌ合金電極とを有することが好ましい。これにより、これらの電極を半導体基板１と接合して熱処理が行われた場合でも、Ａｌ合金とＳｉの相互拡散によるアルミスパイクを抑制しつつ、確実な電気的接続を行うことができる。または、これらの電極がＡｌ合金電極と、Ａｌ合金電極上に設けられたバリアメタルとを有する構成としてもよい。これにより、ジンケート処理によるＡｌの浸食を抑制することができる。
実施の形態２．
図１０は、本発明の実施の形態２に係る半導体装置の製造方法のフローチャートである。図１１は、本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。まず、実施の形態１と同様にステップＳ１〜Ｓ７を行う。次に、図１１に示すように、無電解Ｎｉめっき膜１４，１５上にそれぞれ無電解Ａｕめっき膜１６，１７を置換型の無電解Ａｕめっきにより形成する（ステップＳ８）。置換型の無電解Ａｕめっきは、無電解Ｎｉめっき膜１４，１５の上に施すものであり、めっき液中に含まれる錯化剤の作用によってＮｉとＡｕが置換する作用を利用したものである。置換型であるためＮｉの表面がＡｕで被覆されてしまうと反応が停止する。従って、厚く成膜するのは難しく、多くても０．１μｍ、一般的には０．０５μｍ程度の成膜をするものが多い。ただし、はんだ付け用として利用する場合は、Ａｕめっきの厚さは上述した値でも少なすぎることはない。
このようにして、エミッタ電極９上の無電解Ｎｉめっき膜１４を５．０μｍ、無電解Ａｕめっき膜１６を０．０５μｍ形成し、コレクタ電極１３上の無電解Ｎｉめっき膜１５を４．８μｍ、無電解Ａｕめっき膜１７を０．０５μｍ形成する。また、無電解Ｎｉめっき膜１４，１５の中のＰ濃度は５．５ｗｔ％であり、Ｘ線回折により結晶性Ｎｉの存在を確認した。
図１２は、本発明の実施の形態２に係る半導体装置を回路基板上にはんだ付けした状態を示す断面図である。図１３は、図１２のはんだ接合界面を示す平面図である。回路基板１８上にはんだ１９を用いて半導体装置２０をはんだ付けした際に、半導体装置２０の裏面側のはんだ濡れ性によってははんだボイド２１が発生する。
これに対して、本実施の形態では無電解Ｎｉめっき膜１４，１５上にそれぞれ無電解Ａｕめっき膜１６，１７を形成することで、無電解Ｎｉめっき膜１４，１５の酸化を抑制できるため、はんだ付け時のボイド発生を防止できる。また、無電解Ａｕめっきを用いることで簡易な設備構成で無電解Ａｕめっき膜１６，１７を形成することができる。
図１４は、本発明の実施の形態２に係る半導体装置のＡｕめっき膜の厚みと半導体装置の面積に対するはんだボイド比率の関係を示す図である。図１５は、図１４の横軸の一部を拡大した図である。図１４及び図１５より、Ａｕめっき膜の厚みを１０ｎｍ以上とすることによって、はんだ付け後のはんだボイド比率を大きく減少させることができることが分かる。この場合、はんだ１９の材料としてＳｎ−３．０％Ａｇ−０．５％Ｃｕを用いた。無電解Ｎｉめっき膜１４，１５上に無電解Ａｕめっき膜１６，１７を形成することで、Ｎｉが最表面に拡散して、Ｎｉが酸化されることによるはんだ濡れ性低下を抑制することができる。従って、はんだ付け時のはんだ濡れ性を高く維持でき、はんだ付け作業が容易となることで、製造コストの削減や信頼性の向上といった効果も期待できる。
なお、はんだ材料は上記Ｓｎ−Ａｇ−Ｃｕ系に限定されるものではなく、Ｓｎ−Ｃｕ系、Ｓｎ−Ｚｎ−Ｂｉ系、Ｓｎ−Ｂｉ−Ｃｕ系、Ｓｎ−Ｂｉ−Ｃｕ−Ｎｉ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｃｕ−Ｎｉ系、Ｓｎ−Ａｇ−Ｃｕ−Ｎｉ系などでもよい。これらのはんだ材料に対しても本実施の形態によりボイド比率を低減することができる。
実施の形態３．
図１６は、本発明の実施の形態３に係る半導体装置の製造方法のフローチャートである。図１７は、本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。まず、実施の形態１，２と同様にステップＳ１〜Ｓ７を行う。次に、図１７に示すように、無電解Ｎｉめっき膜１４，１５上にそれぞれ無電解Ｐｄめっき膜２１，２２を無電解Ｐｄめっきにより形成する（ステップＳ９）。次に、無電解Ｐｄめっき膜２１，２２上にそれぞれ無電解Ａｕめっき膜１６，１７を無電解Ａｕめっきにより形成する（ステップＳ１０）。
無電解Ｐｄめっき膜２１，２２は、無電解Ｎｉめっき膜１４，１５の表面を覆ってＮｉの酸化を抑制し、かつ無電解Ａｕめっき膜１６，１７のＡｕが無電解Ｎｉめっき膜１４，１５へ拡散するのを防止できる。従って、はんだ付け時のぬれ性を高く維持できるため、はんだ付け時のボイド発生を防止できる。この結果、はんだ付け作業が容易となり、製造コストを削減し、信頼性を向上することができる。また、無電解Ｐｄめっきを用いることで簡易な設備構成で無電解Ｐｄめっき膜２１，２２を形成することができる。その他、実施の形態１，２と同様の効果を得ることができる。
なお、半導体基板１は、Ｓｉ（珪素）によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、ＳｉＣ（炭化珪素）、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体基板、９ エミッタ電極（第１の主電極）、１０ 保護膜、１３ コレクタ電極（第２の主電極）、１４ 無電解Ｎｉめっき膜（第１のＮｉ膜）、１５ 無電解Ｎｉめっき膜（第２のＮｉ膜）、１６ 無電解Ａｕめっき膜（第１のＡｕ膜）、１７ 無電解Ａｕめっき膜（第２のＡｕ膜）、２１ 無電解Ｐｄめっき膜（第１のＰｄ膜）、２２ 無電解Ｐｄめっき膜（第２のＰｄ膜）

Claims (14)

  1. 互いに対向する第１及び第２の主面を持つ半導体基板の前記第１の主面に第１の主電極を形成する工程と、
    前記半導体基板の前記第２の主面に第２の主電極を形成する工程と、
    前記第１及び第２の主電極の表面を活性化する表面活性化処理を行う工程と、
    前記第１及び第２の主電極の表面を清浄化する表面清浄化処理を行う工程と、
    前記表面活性化処理及び前記表面清浄化処理の後に、前記第１及び第２の主電極上にそれぞれ２％以上の結晶性Ｎｉを含む第１及び第２のＮｉ膜を湿式成膜法により同時に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記第１及び第２のＮｉ膜上にそれぞれ第１及び第２のＡｕ膜を湿式成膜法により形成する工程を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１及び第２のＮｉ膜上にそれぞれ第１及び第２のＰｄ膜を湿式成膜法により形成する工程と、
    前記第１及び第２のＰｄ膜上にそれぞれ第１及び第２のＡｕ膜を湿式成膜法により形成する工程とを備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記表面活性化処理としてプラズマクリーニングを行うことを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記表面清浄化処理としてジンケート処理を行うことを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記ジンケート処理を少なくとも２回実施することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１及び第２のＮｉ膜を形成するための前記湿式成膜法は無電解Ｎｉめっきであることを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
  8. 前記第１及び第２のＡｕ膜を形成するための前記湿式成膜法は無電解Ａｕめっきであることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  9. 前記第１及び第２のＰｄ膜を形成するための前記湿式成膜法は無電解Ｐｄめっきであることを特徴とする請求項３に記載の半導体装置の製造方法。
  10. 前記第１及び第２のＮｉ膜を形成する前に、前記半導体基板の前記第１の主面において前記第１の主電極の周囲を保護膜で囲繞する工程を更に備えることを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
  11. 前記第１及び２の主電極の少なくとも一方はＡｌ合金電極であることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
  12. 前記第１及び２の主電極の少なくとも一方は、バリアメタルと、前記バリアメタル上に設けられたＡｌ合金電極とを有することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
  13. 前記第１及び２の主電極の少なくとも一方は、Ａｌ合金電極と、前記Ａｌ合金電極上に設けられたバリアメタルとを有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  14. 前記半導体基板はＳｉ又はＳｉＣであることを特徴とする請求項１〜１３の何れか１項に記載の半導体装置の製造方法。
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